JP2004248282A - 論理素子、プログラム可能論理装置、データ処理システムおよび論理素子の作成方法 - Google Patents
論理素子、プログラム可能論理装置、データ処理システムおよび論理素子の作成方法 Download PDFInfo
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Abstract
【解決手段】 論理素子100は記憶素子、MPX(マルチプレクサ)および制御部を含む。MPXは記憶素子に接続される入力104及び次高位MPX(4-LUTs102内)の入力に接続される出力をもつ最高レベルMPX(4-LUTs102内)と第二レベルのMPX106、116の出力に接続される入力および少なくとも1つの出力114をもつ第一レベルMPX110とを含んで複数レベルに段階的に配列される。制御部104、108、112はMPX 4-LUTs102内、MPX106、116、110に接続される。第一動作(非分割)モードでは制御部は第一レベルMPX110の少なくとも1つの出力において第一モード出力114を決定し、第二動作(分割)モードでは制御部は第一レベルでないMPXの選択された出力における複数第二モード出力118、120を決定する。
【選択図】 図1
Description
本発明の1つの実施態様においては、論理素子100は、記憶素子、MPX(マルチプレクサ)及び制御部を含む。マルチプレクサは、記憶素子に接続される入力104および次に高位のマルチプレクサ(4−LUTs102内)の入力に接続される出力を有する最高レベルのマルチプレクサ(4−LUTs102内)と第二のレベルのマルチプレクサ106、116の出力に接続される入力および少なくとも1つの出力114を有する第一のレベルのマルチプレクサ110とを含んで、複数のレベルに段階的に配列される。制御部104、108、112は、マルチプレクサ4−LUTs102内、106、116、110に接続される。第一の動作(非分割)モードにおいて、制御部104、108、112は、第一のレベルのマルチプレクサ110の少なくとも1つの出力における第一モード出力114を決定し、第二の動作(分割)モードにおいて、制御部104、108、112は、第一のレベルではないマルチプレクサ106、116の選択された出力における第二モード出力118、120を決定する。
Claims (25)
- 複数の記憶素子と、
前記記憶素子に接続される入力および次に高位のレベルのマルチプレクサの入力に接続される出力を有する最高レベルのマルチプレクサと第二のレベルのマルチプレクサの出力に接続される入力および少なくとも1つの出力を有する第一のレベルのマルチプレクサとを含んで複数のレベルに配列される複数のマルチプレクサと、
前記マルチプレクサに接続される複数の制御部と、
を備える論理素子において、
第一の動作モードにおいては、前記制御部が、前記第一のレベルのマルチプレクサの前記少なくとも1つの出力における第一モード出力を決定し、
第二の動作モードにおいては、前記制御部が、前記第一のレベルではないマルチプレクサの選択された出力における複数の第二モード出力を決定する、
ことを特徴とする論理素子。 - 前記第一の動作モードにおいて、前記第一モード出力が前記制御部の完全な関数を提供する、請求項1に記載の論理素子。
- 前記第二の動作モードにおいて、各第二モード出力が前記制御部の適切なサブセットの完全な関数を提供する、請求項2に記載の論理素子。
- 前記第二の動作モードにおいて、対応する副制御部が各分割された制御部に接続される各マルチプレクサにおいて前記分割された制御部と置き換わるように、1つまたはそれ以上の制御部が複数の副制御部に分割される、請求項1に記載の論理素子。
- 前記論理素子の制御部のうち1つまたはそれ以上に接続される出力及び複数の制御-マルチプレクサ入力によって決定される入力を有する1つまたはそれ以上の制御マルチプレクサを備える、請求項1に記載の論理素子。
- 前記制御マルチプレクサの1つまたはそれ以上の入力および段階的に配列される前記マルチプレクサの1つまたはそれ以上の出力に接続される入力を有する1つまたはそれ以上の入力出力マルチプレクサを備える、請求項5に記載の論理素子。
- 前記制御マルチプレクサのうち少なくとも2つが同一の制御-マルチプレクサ入力を受け取る、請求項6に記載の論理素子。
- 前記制御マルチプレクサの1つまたはそれ以上の入力に接続される入力を有する1つまたはそれ以上のフリップフロップを備える、請求項6に記載の論理素子。
- 前記入力出力マルチプレクサの1つまたはそれ以上の出力に接続される入力を有する1つまたはそれ以上のフリップフロップを備える、請求項6に記載の論理素子。
- 前記第一の動作モードと前記第二の動作モードの間で切り替えるために前記論理素子に接続される1つまたはそれ以上のモード・マルチプレクサを備える、請求項1に記載の論理素子。
- 請求項1に記載の論理素子を備える、プログラム可能論理装置。
- 請求項11に記載のプログラム可能論理装置を備える、データ処理システム。
- 複数の記憶素子を設けるステップと、
複数のマルチプレクサを設けるステップであって、前記マルチプレクサが、前記記憶素子に接続される入力および次に高位のレベルのマルチプレクサの入力に接続される出力を有する最高レベルのマルチプレクサと第二のレベルのマルチプレクサの出力に接続される入力および少なくとも1つの出力を有する第一のレベルのマルチプレクサとを含んで複数のレベルに配列される、ステップと、
複数の制御部を設けるステップであって、前記制御部が前記マルチプレクサに接続される、ステップと、
を含む論理素子の作成方法において、
第一の動作モードにおいて、前記制御部が、前記第一のレベルのマルチプレクサの前記少なくとも1つの出力における第一モード出力を決定し、かつ
第二の動作モードにおいて、前記制御部が、前記第一のレベルではないマルチプレクサの選択された出力における複数の第二モード出力を決定する、
ことを特徴とする論理素子の作成方法。 - 前記第一の動作モードにおいて、前記第一モード出力が前記制御部の完全な関数を提供する、請求項13に記載の方法。
- 前記第二の動作モードにおいて、各第二モード出力が前記制御部の適切なサブセットの完全な関数を提供する、請求項14に記載の方法。
- 前記第二の動作モードにおいて、対応する副制御部が各分割された制御部に接続される各マルチプレクサにおいて前記分割された制御部と置き換わるように、1つまたはそれ以上の制御部が複数の副制御部に分割される、請求項13に記載の方法。
- 前記論理素子の前記制御部のうち1つまたはそれ以上に接続される出力と複数の制御-マルチプレクサ入力によって決定される入力とを有する1つまたはそれ以上の制御マルチプレクサを前記論理素子に追加するステップを含む、請求項13に記載の方法。
- 前記制御マルチプレクサの1つまたはそれ以上の入力および段階的に配列される前記マルチプレクサの1つまたはそれ以上の出力に接続される入力を有する1つまたはそれ以上の入力出力マルチプレクサを前記論素子に追加するステップを含む、請求項17に記載の方法。
- 前記制御マルチプレクサのうち少なくとも2つが同一の制御-マルチプレクサ入力を受け取る、請求項18に記載の方法。
- 前記制御マルチプレクサの1つまたはそれ以上の入力に接続される入力を有する1つまたはそれ以上のフリップフロップを前記論理素子に追加するステップを含む、請求項18に記載の方法。
- 前記入力出力マルチプレクサの1つまたはそれ以上の出力に接続される入力を有する1つまたはそれ以上のフリップフロップを前記論理素子に追加するステップを含む、請求項18に記載の方法。
- 前記第一の動作モードと前記第二の動作モードとの間で切り替えるために前記論理素子に接続される1つまたはそれ以上のモード・マルチプレクサを前記論理素子に追加するステップを含む、請求項13に記載の方法。
- 複数の記憶素子と、
前記記憶素子に接続される入力および次に高位のマルチプレクサの入力に接続される出力を有する最高レベルのマルチプレクサと第二のレベルのマルチプレクサの出力に接続される入力および少なくとも1つの出力を有する第一のレベルのマルチプレクサとを含んで複数のレベルに配列される複数のマルチプレクサと、
前記マルチプレクサに接続される複数の制御部と、
前記論理素子の前記制御部のうち1つまたはそれ以上に接続される出力および複数の制御-マルチプレクサ入力によって決定される入力を有する1つまたはそれ以上の制御マルチプレクサと、
前記第一の動作モードと前記第二の動作モードとの間で切り替えるために前記論理素子に接続される1つまたはそれ以上のモード・マルチプレクサと、
を備える、該論理素子において、
第一の動作モードにおいて、前記制御部が、前記第一のレベルのマルチプレクサの前記少なくとも1つの出力における第一モード出力を決定し、
第二の動作モードにおいて、前記制御部が、前記第一のレベルではないマルチプレクサの選択された出力における第二モード出力を決定する、
ことを特徴とする論理素子。 - 請求項23に記載の論理素子を備えるプログラム可能論理装置。
- 請求項24に記載のプログラム可能論理装置を備えるデータ処理システム。
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