JP2012142662A - リコンフィギュラブルロジックブロック、並びに、これを用いたプログラマブル論理回路装置、及び、テクノロジマッピング方法 - Google Patents
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Abstract
【解決手段】最大K入力(x[0]〜x[K−1])のリコンフィギュラブルロジックブロック(K−A2LUT)は、m入力(y[0]〜y[m−1]、ただしmはKよりも小さくyはxに属する)の第1ルックアップテーブル1と、n入力(z[0]〜z[n−1]、ただしnはKよりも小さくzはxに属する)の第2ルックアップテーブル2と、p入力(c[0]〜c[p−1]、ただしpはKよりも小さくcはxに属する)の組み合わせ回路3と、組み合わせ回路3の出力に応じて第1ルックアップテーブル1と第2ルックアップテーブル2のいずれか一方を選択するセレクタ4と、を有する。
【選択図】図3
Description
図1は、本発明に係るプログラマブル論理回路装置の全体構成例を示すブロック図である。本構成例のプログラマブル論理回路装置100は、I/Oブロック101と、リコンフィギュラブルロジックブロック102(以下、RLB[Reconfigurable Logic Block]102と略称する)と、コネクションブロック103(以下、CB[Connection Block]103と略称する)と、スイッチブロック104(以下、SW[Switch Block]104と略称する)と、配線105と、を有する。
論理回路を従来のLUTで表現する場合、同じ論理関数を異なるLUTのメモリパターン(構成情報)で実現しているものが多く見られる。また、LUTのメモリパターンには同じデータの繰り返し部分が多数存在する。すなわち、一般に用いられている従来のLUTによる回路表現は、真理値表をそのままコンフィギュレーションデータとして表現したものであり、同じ論理回路でも複数の実装が存在する。そのため、入力信号の入れ替えによって得られる論理回路を同一とみなせば、LUTによる回路表現は本質的に冗長であると言える。以下では、LUTの冗長性について、3入力の論理回路を例示して説明する。
図3は、本発明に係るリコンフィギュラブルロジックブロックの概念的構成を示す図である。本発明に係る最大K入力(x[0]〜x[K−1])のリコンフィギュラブルロジックブロック(K−A2LUT)は、m入力(y[0]〜y[m−1]、ただし、mはKよりも小さくyはxに属する)の第1ルックアップテーブル1と、n入力(z[0]〜z[n−1]、ただし、nはKよりも小さくzはxに属する)の第2ルックアップテーブル2と、p入力(c[0]〜c[p−1]、ただし、pはKよりも小さくcはxに属する)の組み合わせ回路3と、組み合わせ回路3の出力に応じて第1ルックアップテーブル1と第2ルックアップテーブル2のいずれか一方を選択するセレクタ4と、を有する。
本発明に係るリコンフィギュラブルロジックブロック(K−A2LUT)のポイントをまとめて述べる。まず、第1のポイントは、入力数がmよりも大きい論理回路(最大K入力)の一部を実装することが可能であり、入力数がm以下である論理回路の全てを実装することが可能な構造とされている点である。第2のポイントは、入力数がmよりも大きい論理回路のうち、実装可能な一部の論理回路としては、出現確率の高いものが優先的に含まれている点、言い換えれば、実装可能な一部の論理回路の数を効率良く制限することで構成メモリ数が削減されている点である。第3のポイントは、入力の入れ替えによって互いに置換可能な論理回路が同一(P同値類)とみなされている点である。
図5は、本発明に係るリコンフィギュラブルロジックブロックの第1構成例を示す図であり、最大入力数K=6とした場合の回路構成を示している。
図8は、6入力のテクノロジマッピング方法を示すフローチャートである。
出現確率の高いP代表元について、先出の第1構成例(図5を参照)とは異なる入力の入れ替えを行い、それぞれP同値類に変換した結果、0または1が連続している部分を2ビットのメモリ[8]及び[9]に集約し、残りの部分を第1ブロックA及び第2ブロックBで実現した下記の第2構成例〜第16構成例では、組み合わせ回路CMBが第1構成例と異なる回路構造となる。
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
101 I/Oブロック
102 リコンフィギュラブルロジックブロック(RLB)
103 コネクションブロック(CB)
104 スイッチブロック(SB)
105 配線
1 第1ルックアップテーブル(m−LUT)
2 第2ルックアップテーブル(n−LUT)
3 組み合わせ回路
4 セレクタ
A 第1ブロック(3−LUT)
B 第2ブロック(3−LUT)
SEL0、SEL1、SEL2 セレクタ
CMB 組み合わせ回路
G(1、4、5、6、9、11、12、14、15、17、18、21、22、25、27、30、31、35、37、38) NORゲート
G(2、8、20、24、28、33、34、40) ANDゲート
G(3、7、10、13、16、19、23、26、29、32、36、39) ORゲート
Claims (5)
- 最大K入力(x[0]〜x[K−1])のリコンフィギュラブルロジックブロックであって、
m入力(y[0]〜y[m−1]、ただしmはKよりも小さくyはxに属する)の第1ルックアップテーブルと、
n入力(z[0]〜z[n−1]、ただしnはKよりも小さくzはxに属する)の第2ルックアップテーブルと、
p入力(c[0]〜c[p−1]、ただしpはKよりも小さくcはxに属する)の組み合わせ回路と、
前記組み合わせ回路の出力に応じて前記第1ルックアップテーブルと前記第2ルックアップテーブルのいずれか一方を選択するセレクタと、
を有することを特徴とするリコンフィギュラブルロジックブロック。 - 複数の論理回路を各々表現した真理値表を比較して、同一パターンが連続している部分を前記第2ルックアップテーブルで実装し、残りの部分を前記第1ルックアップテーブルで実装することを特徴とする請求項1に記載のリコンフィギュラブルロジックブロック。
- 前記複数の論理回路は、K入力のルックアップテーブルでマッピングされた論理回路のうち出現確率の高いものを含むことを特徴とする請求項2に記載のリコンフィギュラブルロジックブロック。
- 請求項3に記載のリコンフィギュラブルロジックブロックを有することを特徴とするプログラマブル論理回路装置。
- 請求項4に記載のプログラマブル論理回路装置を対象としたテクノロジマッピング方法であって、
入力数jとして前記リコンフィギュラブルロジックブロックの最大入力数Kを設定してフローを第2ステップに進める第1ステップと;
カバリングされていないノードを探索してフローを第3ステップに進める第2ステップと;
j入力のカットがあるか否かを判定し、カットがあればフローを第4ステップに進め、カットがなければフローを第10ステップに進める第3ステップと;
j入力の部分回路にカットしてフローを第5ステップに進める第4ステップと;
jがmよりも大きいか否かを判定し、大きければフローを第6ステップに進め、大きくなければフローを第8ステップに進める第5ステップと;
前記部分回路のP代表元を算出してフローを第7ステップに進める第6ステップと;
前記P代表元に基づいて前記部分回路が前記リコンフィギュラブルロジックブロックで実装可能か否かを判定し、実装可能であればフローを第8ステップに進め、実装不可能であればフローを第3ステップに進める第7ステップと;
前記リコンフィギュラブルロジックブロックでノードのカバリングを行い、フローを第9ステップに進める第8ステップと;
全てのノードがカバリング済みであるか否かを判定し、カバリング済みであれば一連のフローを終了させ、カバリング済みでなければフローを第2ステップに進める第9ステップと;
入力数jを一つデクリメントさせてフローを第2ステップに進める第10ステップと;
を有することを特徴とするテクノロジマッピング方法。
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