JP2780555B2 - キャッシュ・メモリ内蔵型マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュ・メモリを
内蔵したマイクロプロセッサに関し、特にマルチプロセ
ッサ対応のパージ機能を採用したマイクロプロセッサの
デバッグ方式に関する。

【０００２】

【従来の技術】キャッシュ・メモリを内蔵したマイクロ
プロセッサでは、外部メモリと内蔵キャッシュ・メモリ
（以下キャッシュという）の一致を常に保つこと（一貫
性：Ｃｏｈｅｒｅｎｃｙ）が要求される。

【０００３】通常キャッシュは、外部メモリ（主記憶
部）のコピーとして外部メモリの構成単位「ブロック」
（１ブロックは通常１６バイトまたは４ワード程度）に
対応した大きさの情報を保持している。プログラムの実
行や、オペランド・データは、主記憶部にある情報を用
いる必要があるが、主記憶部の書換えが生じない限り主
記憶部の情報と対応するキャッシュの内容とは変化しな
い。このため主記憶部をアクセスする代りにキャッシュ
をアクセスすることで、低速なバス・サイクルを避ける
ことができる。プロセッサが主記憶部上の情報を必要に
なった場合、対応するブロックがキャッシュに存在する
ことを「ヒット」と呼び、逆にキャッシュに存在しない
ことを「ミスヒット」と呼ぶ。

【０００４】ミスヒットが生じた場合は、主記憶部の内
容をキャッシュに取り込んでおき、次回の同一ブロック
のアクセスに備える。この動作は、「入替え」または
「リプレーズ」動作と呼ばれる。

【０００５】一方、プロセッサが主記憶部に書込みを行
った時、対応するブロックが既に一時的に主記憶部と対
応するキャッシュに不一致が生ずる。このため一般にキ
ャッシュと主記憶部を同時に書換えを行うライト・スル
ー方式、あるいはキャッシュだけの書換えを行い主記憶
部は必要な時点で更新するライト・バック方式によっ
て、キャッシュと主記憶部の一貫性を保つことが行われ
る。いずれの場合にしてもメモリ書換えはプロセッサ自
身が行うため、キャッシュあるいは主記憶部の更新が必
要であることを簡単に知ることができる。

【０００６】ところで複数のプロセッサが共有の主記憶
部を用いて処理を行うマルチプロセッサ・システムで
は、主記憶部の書換えは他のプロセッサから行われるこ
とがある。このため他のプロセッサから共有主記憶部の
内容が書き換えられた場合には、キャッシュに登録され
ているブロックの内容にかかわらず（書き換えられる主
記憶部のブロックがあるか／ないかに関係なしに）、キ
ャッシュの内容をすべての内容を無効化（パージ）して
しまうことが行われる。

【０００７】プロセッサ自身が関知せずに行う主記憶部
の書換えは、マルチプロセッサ・システムの他に、ダイ
レクト・メモリ・アクセス（ＤＭＡ）による入出力（Ｉ
／Ｏ）装置から主記憶部へのデータ転送を行う場合にも
生ずるが、他のプロセッサ類（バス・マスタ）によって
主記憶部の書換えが発生する度にキャッシュ全体のパー
ジを行うと、次のような問題が生じる。

【０００８】（１）実際に書き換えられる主記憶部に対
応するブロックをキャッシュが持っておらず、既に登録
されている他のブロックのキャッシング効果が無くな
る。 （２）パージすべきブロック以外のブロックのすべてパ
ージされる。

【０００９】（３）（１）または（２）で無効にされた
ブロックのリプレースを再度行わなくてはならない。

【００１０】従って、本来主記憶部に対応するブロック
のみをパージすれば必要／十分であるので、ブロック単
位にキャッシュのパージを行う改良が行われている。

【００１１】図５は、ブロック単位にキャッシュのパー
ジを行うことのできるマイクロプロセッサを用いた共有
メモリ型のマルチプロセッサ・システムの構成を示すブ
ロック図である。

【００１２】図において、プロセッサ・ユニット１０，
１０ａは、共通のアドレス・バスＡＢ、データ・バスＤ
Ｂを介して、共通メモリ（ＣＭＥＭ）３０をアクセスす
ることができる。それぞれのプロセッサ・ユニット１
０，１０ａはマイクロプロセッサ（ＣＰＵ１，ＣＰＵ
２）１１，１１ａとアドレス・バスＡｎ、データ・バス
Ｄｎを介して、それぞれのローカル・メモリ（ＬＭ１，
ＬＭ２）１２，１２ａをアクセスする。

【００１３】マイクロプロセッサ１１，１１ａのメモリ
・アクセスがローカル・メモリ１２，１２ａの配置され
る範囲を越えた場合、アクセスは共有メモリ３０に対し
て行われる。モニタリング・アドレス・バスＭＡｎは、
共有メモリ３０に対して行われるライト・アクセスの発
生、ならびにそのアドレスをマイクロプロセッサ１１，
１１ａに伝達するためのものである。モニタリング・ア
ドレスＭＡｎで通知されたアドレスを含むブロックがマ
イクロプロセッサ１１，１１ａキャッシュに登録されて
いることが検知されると、そのブロックだけがパージさ
れる。

【００１４】図６は、図５のマイクロプロセッサ１１，
１１ａのキャッシュ、アドレス端子まわりの構成を示す
ブロック図である。キャッシュ・ユニット（ＣＨＥ）４
１へは、アドレス制御ユニット（ＡＣＵ）４２で生成さ
れる主記憶部に対するアドレスＲＡ３１−ＲＡ３２が供
給され、ヒットすれば対応するブロックの内容がＤＯか
らマルチプレクサ（ＭＰＸ）５６を介して、１６バイト
のデータが命令コードあるいはオペランドとしてプロセ
ッサ内部に供給される。

【００１５】キャッシュ・ユニット４１でミスヒットが
検出されると、ミスヒット信号ＭＩＳＳがアクティブと
なり、バス制御ユニット（ＢＣＵ）４３に通知される。
バス制御ユニット４３はバス・サイクルの起動を行い、
キャッシュ・ユニット４１へ送られた主記憶部に対する
アドレスを保持しているアドレス・レジスタ（ＡＲＥ
Ｇ）５１を介して、アドレス端子Ａ３１−Ａ２から主記
憶部に対するアドレスが出力される。

【００１６】バス・サイクルの終了時に主記憶部から読
み出されるデータは、データ端子Ｄ３１−Ｄ０から内部
データ・バスＤＢを経由して、オペランド・レジスタ
（ＯＲＥＧ）５５へ転送される。このオペランド・レジ
スタ５５に適切な量だけのデータが蓄積されると、マル
チプレクサ５６を介してプロセッサ内部へ命令コードあ
るいはオペランドとして供給される。オペランド・レジ
スタ５５への転送と同時に、キャッシュ・ユニット４１
に対して登録が行われる。

【００１７】図７は、図６のキャッシュ・ユニット４１
の詳細な構成を示すブロック図であり、中心となるキャ
ッシュ・メモリは、連想方式として２ウェイ・セット・
アソシアティブ方式を採用しているが、この図では１ウ
ェイ分だけが示されている。キャッシュ・メモリは、１
つのエントリあたりアドレス・タグ情報ＴＡＧｎならび
にＴＡＧｎの有効性を示すバリット・ビットＶを保持す
るタグ・メモリ部（ＴＭＥＭ）６１、ならびに１ブロッ
ク分（１６バイト）のデータＤＡＴＡｎを保持するデー
タ・メモリ部（ＤＭＥＭ）６２で構成される。１つのウ
ェイに関して、３２のエントリで構成され、全体で１Ｋ
バイトの容量を持つキャッシュが構成されている。

【００１８】主記憶部に対するアドレスＲＡ３１−ＲＡ
２のうち、下位７ビット（ＲＡ８−ＲＡ２）は、アドレ
ス・デコーダ（ＲＤＥＣ）６３によりデコードされ、タ
グ・メモリ部６１の中で対応するエントリを選択する。
選択されたエントリの２２ビット長のタグ情報ＴＡＧｎ
は、コンパレータ（ＣＭＰＤ）６５によって、主記憶部
に対するアドレスＲＡ３１−ＲＡ２のうち、上位２２ビ
ット（ＲＡ３１−ＲＡ９）と比較が行われる。この比較
の結果、アドレスの上位が登録されておらず、しかも選
択されたバリッド・ビットが無効を示していれば、イン
バータ７４、および２入力ＡＮＤゲート７３により、ミ
スヒットがミスヒット信号ＭＩＳＳにより通知される。

【００１９】アドレスの上位が登録されており、しかも
選択されたバリッド・ビットが有効（バリッド）を示し
ていれば、２入力ＡＮＤゲート７２によりヒットが検知
され、ヒット信号ＨＩＴが発生する。この時、タグ・メ
モリ部６１と同様に主記憶部に対するアドレスＲＡ３１
−ＲＡ２のうち、下位７ビット（ＲＡ８−ＲＡ２）で選
択されるデータ・メモリ部６２の１６バイト・データ
が、トライ・ステート・バッファ７５を介して出力Ｄ０
として出力される。

【００２０】タグ・メモリ部６１のタグ情報ＴＡＧｎは
ＲＡ３１−ＲＡ２の値を、データ・メモリ部６２のデー
タＤＡＴＡｎはデータバスＤＢの値をそれぞれＲＡ８−
ＲＡ２で選択されるエントリに書き込むことができる。
選択されたエントリのバリッド・ビットＶは、この書込
みによってセットされる（エントリの有効を示す）。

【００２１】一方、モニタリング・アドレスＭＡ３１−
ＭＡ２のうち下位７ビット（ＭＡ８−ＭＡ２）はアドレ
ス・デコーダ（ＭＤＥＣ）６４に接続され、タグ・メモ
リ６１、およびデータ・メモリ部６２のエントリを選択
し、残りの上位２２ビット（ＭＡ３１−ＭＡ９）はコン
パレータ（ＣＭＰＭ）６６に接続され、選択されたタグ
情報ＴＡＧｎとの比較が行われる。

【００２２】外部から入力されるモニタリング・アドレ
ス・ストローブ信号ＭＡＳＴＢが、モニタリング・アド
レスＭＡ３１−ＭＡ２の有効なタイミングを示すと、タ
イミング発生回路（ＴＧＥＮ）６７でタイミング信号を
成形され、２入力ＡＮＤゲート７１によりクリア信号Ｃ
ＬＲが発生する。クリア信号ＣＬＲは、選択されている
エントリのバリッド・ビットＶをクリア（エントリの無
効を示す）１ブロック分のパージを行う。

【００２３】以上、キャッシュに関する一貫性を解決す
る従来技術について述べたが、キャッシュを内蔵したマ
イクロプロセッサで問題とされる他の重要な要件に、外
部からの観測性が挙げられる。

【００２４】マイクロプロセッサのプログラム開発時、
あるいはシステムにおける何等かの不具合が発見された
場合、デバッグの方法の一つとして、プログラムにおけ
る命令シーケンスをトレースすることが行われる。トレ
ースの目的には次のようなものがある。

【００２５】（１）実際にどのような順序で命令が実行
されているかを知る （２）プログラムのどの付近で問題が発生するかを知る （３）プログラムを本来の実行状況と同一の環境で
（１），（２）を実現する このうち、（３）は本来のプログラムに対してデバッグ
用の命令シーケンスを加えたり、あるいはバス・サイク
ルを延長することで、プロセッサの動作タイミングが実
際のプログラム動作状況とデバッグ動作時で変ってしま
い、本来の動作が再現できないことを避けるために重要
である。

【００２６】このため、マイクロプロセッサの外部端
子、特にアドレス、データ、ステータスの各端子を外部
で観測するのが普通である。ところがキャッシュを内蔵
したマイクロプロセッサ、例えば図６の内部構成を持つ
ものでは、アドレス制御ユニット４２で生成された主記
憶部に対するアドレスＲＡ３１−ＲＡ２がバス・サイク
ルに同期してアドレス端子Ａ３１−Ａ２に現われるの
は、キャッシュ・ユニット４１でミスヒットが発生した
場合である。キャッシュ・ユニット４１でヒットが続く
限り、アドレス制御ユニット４２で生成されるアドレス
はアドレス端子Ａ３１−Ａ２に現われない。

【００２７】図８は、図に示す命令シーケンスがプロセ
ッサ内部で実行される時（アドレス制御ユニット４２が
対応するアドレスを発生する時）、外部のアドレス端子
（図８ではアドレス・バスと表記）Ａ３１−Ａ０に現わ
れるアドレスの配列を示す配置図である。

【００２８】命令シーケンスに示すとおり、Ｉ００，Ｉ
０１，Ｉ０２，Ｉ０３，Ｉ００，Ｉ０１，Ｉ０２，Ｉ０
３，Ｉ１０，Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２の順序で
命令が実行される。この時、１回目のＩ００，Ｉ０１，
Ｉ０２，Ｉ０３命令の実行の際にはこれらの命令はミス
ヒットを生じるため、リプレースのためにアドレス端子
Ａ３１−Ａ０に対応するアドレスが現われる。２回目に
Ｉ００，Ｉ０１，Ｉ０２，Ｉ０３命令を実行する際に
は、これらの命令は前回のミス・ヒットにより既にキャ
ッシュ・ユニット４１に登録されているためヒットし、
アドレス端子Ａ３１−Ａ０には対応するアドレスが現わ
れない。Ｉ１０，Ｉ１１，Ｉ１２命令は、これらの命令
シーケンスを実行する以前にキャッシュ・ユニット４１
にヒットするため、アドレス端子Ａ３１−Ａ０には対応
するアドレスが現われない。Ｉ２１，Ｉ２２命令は、ミ
スヒットを生じるため、アドレス端子Ａ３１−Ａ０には
対応するアドレスが現われる。

【００２９】このようにアドレス端子Ａ３１−Ａ０を観
測する限り、Ｉ００，Ｉ０１，Ｉ０２，Ｉ０３（１回
目），Ｉ２１，Ｉ２２命令が実行されたように見えてし
まい、正しい命令シーケンスをトレースすることができ
ない。

【００３０】図６のマイクロプロセッサでは、デバッグ
機能の一つとして主記憶部に対するアドレスが特定の値
であった時に、命令シーケンスを中断するトラップを発
生するアドレス・トラップ機能が実装されている。

【００３１】アドレス端子Ａ３１−Ａ２に出力される主
記憶部に対するアドレスは、コンパレータ（ＣＭＰ）５
３によって、実行ユニット（ＥＸＵ）４４内のデータ・
バスＭＤＢから、実行ユニット４４の指定によって設定
される値を保持しているレジスタ（ＴＲＥＧ）５２の値
との比較が行われる（ＡＭＡＴＣＨ信号を発生する）。
２つの値が一致した時、バス制御ユニット４４によって
バス・サイクルが発行されたことをＢＣＹＳＴ信号によ
って検知すると、トラップ検出回路（ＴＤＥＴ）５４が
実行ユニット４４にトラップ要求信号ＡＴＲＡＰを発生
する。ＡＴＲＡＰ信号を受けて、実行ユニット４４は現
在の命令シーケンスの続行を中断し、トラップ処理を行
うようにプロセッサ全体を制御する。このように、特定
のアドレスに対するアクセスが行われた時に、トラップ
をかけることができる。しかしながら、アクセスがキャ
ッシュ・ユニット４１にヒットする場合には、バス・サ
イクルが起動されないためアドレス・トラップ機能が使
用できないことになる。

【００３２】

【発明が解決しようとする課題】上述した従来のキャッ
シュ・メモリを内蔵するマイクロプロセッサにおいて
は、ブロック単位のパージが可能なため、不要なブロッ
クのパージを避けることができ、内蔵キャッシュ・メモ
リのより有効な使用が可能であるが、モニタリングによ
るパージ実現のために、通常のアドレス端子Ａｎと同等
数の端子ＭＡｎを必要とし、マイクロプロセッサ全体の
端子数増加を招くという欠点がある。

【００３３】また、デバッグに関しては、キャッシュさ
れた命令あるいはオペランドに対して、トレースまたは
トラップがかけられないため、デバッグ段階ではキャッ
シュ動作を禁止することが行われるが、この際、実際動
作時のマイクロプロセッサの動作タイミングと異なるた
め本質的な解決にならないことがあるという問題もあ
る。

【００３４】本発明の目的は、このような問題を解決
し、ブロック単位のパージにおいてアドレス入力に使用
する端子を用い、パージ以外の場合にヒット時のアクセ
スに関するアドレス情報を出力できるようにしたキャッ
シュ・メモリ内蔵型マイクロプロセッサを提供すること
にある。

【００３５】

【課題を解決するための手段】本発明の構成は、パージ
対象となるブロック単位のアドレスを外部から指定する
機能を持つキャッシュ・メモリを内蔵したキャッシュメ
モリ内蔵型マイクロプロセッサにおいて、外部とマイク
ロプロセッサの間で前記アドレスを双方向的に接続する
アドレス接続手段と、前記外部からパージ動作の指定を
通知する通知手段と、キャッシュ・メモリへの連想アド
レスを前記アドレス接続手段へ出力するアドレス出力手
段とを備え、前記指定手段がパージ動作を指定していな
い場合に、前記出力手段を活性化し前記キャッシュ・メ
モリへの連想アドレスを前記接続手段から外部へ通知
し、前記指定手段がパージ動作を指定した場合に、前記
接続手段からパージ対象のアドレスを入力するようにし
たことを特徴とする。

【００３６】

【実施例】図１は本発明の一実施例のキャッシュ・ユニ
ットの構成を示すブロック図である。本実施例では、図
７と同様に生成されたアドレスＲＡ３１−ＲＡ２に対し
て、１ブロックあたり４ワード（１６バイト）のエント
リを３２もつセットを２組有する２ウェイ・セット・ア
ソシアティブ方式を採用しており、ここでは説明を簡易
にするため１ウェイ分だけを示している。本実施例は、
タグ・メモリ６１、データ・メモリ部６２、アドレス・
デコーダ６３，６４、コンパレータ６５，６６、連想お
よびモニタリング（パージ）に関する構成、機能が従来
例と同等であり、さらに遅延回路８１，トライステート
・バッファ８２，およびタイミング発生回路８３が付加
されている。

【００３７】遅延回路８１はキャッシュ・ユニットに連
想を要求された主記憶部に対するアドレスＲＡ３１−Ｒ
Ａ２を、キャッシュ・ユニット４１およびマイクロプロ
セッサ全体の内部動作クロック単位に遅延させる。トラ
イステート・バッファ８２は遅延回路８１の出力をモニ
タリング・アドレス端子ＭＡ３１−ＭＡ２に選択的に接
続するバッファであり、ＭＡＳＴＢ端子がインアクティ
ブ、すなわちモニタリング・アドレス端子ＭＡ３１−Ｍ
Ａ２によるパージ動作が指定されない時に出力をドライ
ブする。モニタリング・アドレス・イネーブル端子ＭＡ
ＥＮは、アクティブ状態がモニタリング・アドレス端子
ＭＡ３１−ＭＡ２にキャッシュ・ユニットでヒットした
アドレスが出力されていることを示す。このモニタリン
グ・アドレス・イネーブル端子ＭＥＡＮの状態は、タイ
ミング発生回路（ＴＧＥＮ）８３によって生成される。
タイミング発生回路８３は、アドレスＲＡ３１−ＲＡ２
のストローブ・タイミング信号ＲＡＳＴＢ（図示せず）
をきっかけにヒット状態であることを示すパルス信号を
発生する。

【００３８】図２は図１の動作タイミング図である。こ
こでＣＬＫ信号は、内部動作クロックである。アドレス
ＲＡ３１−ＲＡ２がキャッシュ・ユニットに転送される
と、ストローブ信号ＲＡＳＴＢが発生し連想動作が開始
される。この連想動作自体は従来例の場合と同等であ
る。

【００３９】アドレスＲＡ３１−ＲＡ２の転送から１．
５クロック経過すると、タグ・メモリ部６１のアクセス
ならびにコンパレータ６５による比較動作が完了し、ヒ
ット状態が判定され、ＨＩＴ信号が発生する。さらに、
０．５クロック経過すると、データ・メモリ部６２のア
クセスが完了し、データ出力ＤＯには、連想されたエン
トリのブロック単位のデータが出力される。

【００４０】この時、モニタリング・アドレス・ストロ
ーブ信号ＭＡＳＴＢがインアクティブのため、トライス
テート・バッファ８２がドライブ状態となり、遅延回路
８１によって２クロック遅延された主記憶部に対するア
ドレスＲＡ３１−ＲＡ２の値が、モニタリング・アドレ
ス端子ＭＡ３１−ＭＡ２に出力される。また、同一のタ
イミングでヒット信号ＨＩＴがアクティブであったた
め、タイミング発生器８３はＭＡＥＮ端子に１クロック
幅のパルスを発生する。

【００４１】与えられたアドレスＲＡ３１−ＲＡ２に対
し、ミスヒットが発生する場合、アドレスＲＡ３１−Ｒ
Ａ２の転送から１．５クロック経過すると、ミスヒット
状態が判定され、ＭＩＳＳ信号は発生する。ＭＡＳＴＢ
端子がインアクティブのため、遅延回路８１によって遅
延されたアドレスがモニタリング・アドレス端子ＭＡ３
１−ＭＡ２に出力されるが、この値はキャッシュ・ユニ
ットにヒットしたアドレスとしては無効な情報である。
この場合、ヒット信号ＨＩＴが発生しないため、ＭＥＡ
Ｎ端子にはパルスが発生しない。ただし、この場合はリ
プレースのためにアドレス端子Ａ３１−Ａ２に主記憶へ
のアドレスが出力される。

【００４２】ブロック単位のパージを行う場合、モニタ
リング・アドレス・ストローブ端子ＭＡＳＴＢをアクテ
ィブにすることで、トライステート・バッファ８２の出
力をハイ・インピーダンス（ＨＩ−Ｚ）状態にし、モニ
タリング・アドレス端子ＭＡ３１−ＭＡ２に外部からモ
ニタリング・アドレスを与えることで、パージ動作を実
現することができる。

【００４３】図３は、本実施例を用いてアドレスをトレ
ースすることを実現するシステムのブロック図を示す。
簡略のため、主記憶装置は省略している。マイクロプロ
セッサ（ＣＰＵ）４０は本実施例を採用したマイクロプ
ロセッサである。アドレス・メモリ（ＡＭＥＭ）１１は
マイクロプロセッサ４０で実行するプログラムが参照す
る主記憶部のアドレス履歴を記憶するメモリで、アドレ
ス情報の記憶を順々に書き込んでいくＦＩＦＯあるいは
ＬＩＦＯ形式のメモリ構成を取る。マルチプレクサ１３
は、アドレス・メモリ１１に書き込むアドレス情報を選
択するもので、マイクロプロセッサ４０がアドレス端子
Ａ３１−Ａ２から出力する主記憶部へのアドレス、また
はモニタリング・アドレス端子ＭＡ３１−ＭＡ２から出
力するキャッシュ・ユニットへのアドレスを選択する。

【００４４】制御回路（ＣＮＴ）１４は、アドレス端子
Ａ３１−Ａ２にバス・サイクルに同期して主記憶部に対
するアドレスが出力されたことのステータス情報（Ｓｔ
ａｔｕｓ）からの検知、モニタリング・アドレス・イネ
ーブル端子ＭＡＥＮの状態によってモニタリング・アド
レス端子ＭＡ３１−ＭＡ２にキャッシュ・ユニットにビ
ットしたアドレスが出力されたことの検知、マルチプレ
クサ１３の切替え制御信号ＳＥＬの発生、およびアドレ
ス・メモリ１１への書込みパルス信号ＷＲの発生を行
う。トライステート・バッファ１５は、パージを行う場
合に外部からのモニタリング・アドレスをモニタリング
要求信号により、モニタリング・アドレス端子ＭＡ３１
−ＭＡ２に加えるためのバッファである。

【００４５】この応用例では、マイクロプロセッサ４０
内のキャッシュがミスヒットした場合には、アドレス端
子Ａ３１−Ａ２からヒットした場合にはモニタリング・
アドレス端子ＭＡ３１−ＭＡ２からアドレス情報をアド
レス・メモリ１１に書き残すことができるため、命令シ
ーケンスに応じたアドレス参照のすべてを記憶すること
ができる。アドレスの記憶後、アドレス・メモリ１１の
内容をチェックすることで、正確な命令シーケンスを再
現することができる。

【００４６】図４は本発明の別の実施例のブロック図で
ある。本実施例は、第一の実施例がモニタリング・アド
レス・ストローブ端子ＭＡＳＴＢによるパージ要求があ
った時に、モニタリング・アドレス端子からヒットした
アドレスが出力されないために（パージすべきアドレ
ス）、トレースすべきアドレスの一部が欠落する可能性
があるのを避ける改良が加えられ、図１に対して衝突検
出器８４，アドレスレジスタ８５，状態フリップフロッ
プ８６，トライステートバッファ８７および２入力ＯＲ
ゲート８８が付加されている。

【００４７】衝突検出器（ＣＤＥＴ）８４は、パージの
要求とヒット状態が同時に発生したことを示す状態信号
ＮＲＤを発生し、アドレス・レジスタ（ＡＲ）８５は、
その状態信号ＮＲＤが発生した時に、遅延回路８４の出
力を保持するレジスタである。状態フリップフロップ
（ＦＦ）８６は、状態信号ＮＲＤは発生した時にリセッ
トされ、異常事態を解除するクリア端子ＲＥＳＵＭＥが
アクティブになるとクリアされるフラグであり、その異
常状態は、異常状態を示す状態端子ＥＲＲによって外部
に通知される。その異常状態の解除が指定されると、ア
ドレス・レジスタ８５に保持されたアドレス情報が、ト
タイステート・バッファ８７によってモニタリング・ア
ドレス端子ＭＡ３１−ＭＡ２に出力される。この時、遅
延回路８４の出力トライステート・バッファ８２によっ
てモニタリング・アドレス端子ＭＡ３１−ＭＡ２に出力
され、衝突が起きないよう２入力ＯＲゲート８８がトラ
イステート・バッファ８２の動作を抑制する。

【００４８】本実施例では、外部のアドレス・トレース
系は、状態端子ＥＲＲを監視しつつトレースを行い、異
常状態が発生したことを検知した場合は、次のような手
順によってアドレスをトレースする。

【００４９】（１）キャッシュの機能を抑制する外部端
子ＣＢＹＰ（図面では省略）をアクティブにし、一時的
にキャッシュ機能を停止させ、ヒット状態が発生しない
ようにする（リードされないアドレスがこれ以上発生し
ないようにする）。

【００５０】（２）クリア端子ＲＥＳＵＭＥをアクティ
ブにし、アドレス・レジスタ８５に保持されているアド
レスをトライステート・バッファ８７を介してモニタリ
ング・アドレス・バスＭＡ３１−ＭＡ２に読み出す。同
時に状態ＦＦ８６をクリアする（状態端子ＥＲＲがイン
アクティブになる）。

【００５１】（３）キャッシュの機能を抑制する外部端
子ＣＢＹＰをインアクティブにし、再びキャッシュ動作
を活性化する。

【００５２】ここで一時的にキャッシュ動作が抑制され
るが、（２）の動作は数クロックの間で完了するので、
全体的な動作タイミングのずれはごくわずかである。

【００５３】

【発明の効果】以上説明したように、本発明は、キャッ
シュのブロック単位のパージに用いる端子を、パージが
必要な時以外はキャッシュのヒットしたアドレスを出力
することに使用でき、そのためマイクロプロセッサ外部
でキャッシュのヒット／ミスヒットに関係なしにマイク
ロプロセッサがアクセスする主記憶部のアドレスがトレ
ースができ、その結果、正確な命令シーケンスがトレー
スでき、簡便でしかも効率的なプログラムのデバッグが
可能となるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図。

【図２】図１の動作を説明するタイミング図。

【図３】図１を応用したデバッグシステムのブロック
図。

【図４】本発明の第２の実施例を示すブロック図。

【図５】従来のマイクロプロセッサを用いたマルチプロ
セッサ・システムの一例のブロック図。

【図６】従来のキャッシュメモリを内蔵したマイクロプ
ロセッサのブロック図。

【図７】図６のキャッシュメモリの構成を示すブロック
図。

【図８】図６の命令シーケンスとアドレスの関係を示す
アドレス配列図。

【符号の説明】

１０，２０ プロセッサユニット １１，２１，３０ ＣＰＵ（マイクロプロセッサ） １２，２２ ローカルメモリ（ＬＭ） ２０ 共有メモリ（ＣＭＥＭ） ３１ アドレスメモリ ３２，５６ マルチプレクサ（ＭＰＸ） ３３ 制御回路 ３４，７５，８２，８７ トライステート・バッファ ４１ キャッシュ・ユニット ４２ アクセス制御ユニット（ＡＣＵ） ４３ バス制御ユニット（ＢＣＵ） ４４ 実行ユニット（ＥＸＵ） ５１，８５ アドレスレジスタ（ＡＲＥＧ） ５２ トラップレジスタ（ＴＲＥＧ） ５３，６５，６６ コンパレータ（ＣＭＰ） ５４ トラップ検出回路（ＴＤＥＴ） ５５ オペランドレジスタ（ＯＲＥＧ） ６１ タグメモリ部（ＴＭＥＭ） ６２ データメモリ部（ＤＭＥＭ） ６３，６４ デコーダ ６７，８３ タイミング発生回路（ＴＧＥＮ） ７１〜７３ ２入力ＡＮＤゲート ７４ インバータ ８１ 遅延回路 ８４ 衝突検出器 ８６ 状態フリップフロップ ８８ ２入力ＯＲゲート

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 パージ対象となるブロック単位のアドレ
   スを外部から指定する機能を持つキャッシュ・メモリを
   内蔵したキャッシュメモリ内蔵型マイクロプロセッサに
   おいて、外部とマイクロプロセッサの間で前記アドレス
   を双方向的に接続するアドレス接続手段と、前記外部か
   らパージ動作の指定を通知する通知手段と、キャッシュ
   ・メモリへの連想アドレスを前記アドレス接続手段へ出
   力するアドレス出力手段とを備え、前記指定手段がパー
   ジ動作を指定していない場合に、前記出力手段を活性化
   し前記キャッシュ・メモリへの連想アドレスを前記接続
   手段から外部へ通知し、前記指定手段がパージ動作を指
   定した場合に、前記接続手段からパージ対象のアドレス
   を入力するようにしたことを特徴とするキャッシュ・メ
   モリ内蔵型マイクロプロセッサ。