JP2780552B2 - キャッシュ・メモリ内蔵型マイクロプロセッサ - Google Patents
キャッシュ・メモリ内蔵型マイクロプロセッサInfo
- Publication number
- JP2780552B2 JP2780552B2 JP4001168A JP116892A JP2780552B2 JP 2780552 B2 JP2780552 B2 JP 2780552B2 JP 4001168 A JP4001168 A JP 4001168A JP 116892 A JP116892 A JP 116892A JP 2780552 B2 JP2780552 B2 JP 2780552B2
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- Japan
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- address
- cache memory
- trap
- built
- bus
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- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュ・メモリ内
蔵型マイクロプロセッサに関し、特にパージ対象となる
ブロック単位のアドレスを外部から指定する機能を持っ
たマイクロプロセッサのデバックに関する。
蔵型マイクロプロセッサに関し、特にパージ対象となる
ブロック単位のアドレスを外部から指定する機能を持っ
たマイクロプロセッサのデバックに関する。
【０００２】
【従来の技術】従来、この種のパージ対象となるブロッ
ク単位のアドレスを外部から指定する機能を持つキャッ
シュ・メモリ内蔵型のマイクロプロセッサは、図４から
図５に示すような構成をとっていた。ここでは、内蔵キ
ャッシュ・メモリ、アクセス制御部の一部のみを示し他
は省略している。
ク単位のアドレスを外部から指定する機能を持つキャッ
シュ・メモリ内蔵型のマイクロプロセッサは、図４から
図５に示すような構成をとっていた。ここでは、内蔵キ
ャッシュ・メモリ、アクセス制御部の一部のみを示し他
は省略している。
【０００３】図４（ａ），（ｂ）は内蔵キャッシュ・メ
モリおよびアクセス制御部の一部の構成を示すブロック
図である。
モリおよびアクセス制御部の一部の構成を示すブロック
図である。
【０００４】一般に、キャッシュ・メモリ（３１）は、
高速で動作するマイクロプロセッサ（３２）と低速で動
作する主記憶部（３４）へのアクセスとのタイム・ギャ
ップを埋めるため、主記憶部の内容のうち使用頻度が高
いと予想される領域のコピーを持つ。マイクロプロセッ
サが主記憶部にアクセスを実行する際に必要なデータが
キャッシュ・メモリ内に存在すれば主記憶部へのアクセ
スをせずに、キャッシュ・メモリ内よりデータを高速に
アクセスする。
高速で動作するマイクロプロセッサ（３２）と低速で動
作する主記憶部（３４）へのアクセスとのタイム・ギャ
ップを埋めるため、主記憶部の内容のうち使用頻度が高
いと予想される領域のコピーを持つ。マイクロプロセッ
サが主記憶部にアクセスを実行する際に必要なデータが
キャッシュ・メモリ内に存在すれば主記憶部へのアクセ
スをせずに、キャッシュ・メモリ内よりデータを高速に
アクセスする。
【０００５】図において、リードアクセスのとき、アク
セスするアドレスＲＡＤと、主記憶部３４内のどこにそ
のデータがあるかを示すアドレスを格納しているタグメ
モリ部１よりデコーダ４で選択されたタグが、コンパレ
ータ６で比較される。これらが一致し、かつこのエント
リが有効かどうかを示すバリット・フラグ部２のバリッ
トが有効の場合（この場合をヒットという）、データメ
モリ部３より一致したタグに対応するデータＤＯより出
力する。一致するタグがなかったりバリットが無効の場
合（この場合をミス・ヒットという）、アドレス生成部
２０よりアドレス・バスＡＢにアドレスを出力し、主記
憶部からデータをアクセスし、内蔵キャッシュに主記憶
部の内容のタグとデータを登録する。ライトアクセスの
とき、内蔵キャッシュにタグとデータの登録のみを行
う。
セスするアドレスＲＡＤと、主記憶部３４内のどこにそ
のデータがあるかを示すアドレスを格納しているタグメ
モリ部１よりデコーダ４で選択されたタグが、コンパレ
ータ６で比較される。これらが一致し、かつこのエント
リが有効かどうかを示すバリット・フラグ部２のバリッ
トが有効の場合（この場合をヒットという）、データメ
モリ部３より一致したタグに対応するデータＤＯより出
力する。一致するタグがなかったりバリットが無効の場
合（この場合をミス・ヒットという）、アドレス生成部
２０よりアドレス・バスＡＢにアドレスを出力し、主記
憶部からデータをアクセスし、内蔵キャッシュに主記憶
部の内容のタグとデータを登録する。ライトアクセスの
とき、内蔵キャッシュにタグとデータの登録のみを行
う。
【０００６】パージ対象となるブロック単位のアドレス
を外部から指定する機能は、マルチプロセッサ環境で他
のマイクロプロセッサ等のバス・マスタより主記憶部の
書き換えに対しキャッシュ内容との一貫性を保つための
機能で、システム・アドレス・バスを監視し、内蔵キャ
ッシュ・メモリに登録されているデータの中に、他のバ
ス・マスタが書き換えたデータが含まれていた場合、こ
のデータを含むエントリをクリア（パージ）する（以
下、これをバス・モニタリング機能という）。
を外部から指定する機能は、マルチプロセッサ環境で他
のマイクロプロセッサ等のバス・マスタより主記憶部の
書き換えに対しキャッシュ内容との一貫性を保つための
機能で、システム・アドレス・バスを監視し、内蔵キャ
ッシュ・メモリに登録されているデータの中に、他のバ
ス・マスタが書き換えたデータが含まれていた場合、こ
のデータを含むエントリをクリア（パージ）する（以
下、これをバス・モニタリング機能という）。
【０００７】図４（ａ）において、パージ対象となるブ
ロック単位のアドレス（以下モニタリング・アドレスと
いう）ＭＡＤと、タグメモリ部１よりデコーダ５で選択
されたタグとが、コンパレータ７で比較される。これら
が一致し、かつバス・モニタリングを活性化するモニタ
リング・アドレス・ストローブＭＡＳＴＢがアクティブ
の場合、一致したタグに対応するバリット・フラグ部２
のバリットを無効にする。
ロック単位のアドレス（以下モニタリング・アドレスと
いう）ＭＡＤと、タグメモリ部１よりデコーダ５で選択
されたタグとが、コンパレータ７で比較される。これら
が一致し、かつバス・モニタリングを活性化するモニタ
リング・アドレス・ストローブＭＡＳＴＢがアクティブ
の場合、一致したタグに対応するバリット・フラグ部２
のバリットを無効にする。
【０００８】図５はバス・モニタリングの動作例を示
す。
す。
【０００９】図５（ａ）において、マイクロプロセッサ
３２が主記憶部３４の１０００番地の内容に“Ａ”を書
き込むと同時に、内部キャッシュ・メモリ３１にも登録
を行う。図５（ｂ）ではバス・マスタ３５が主記憶部３
４の１０００番地の内容“Ａ”を“Ｂ”に書き換えよう
としている場合、書き換えようとしている番地１０００
をマイクロプロセッサ３２のモニタリング・アドレスが
入力されるバス（以下モニタリング・アドレス・バスと
いう）ＭＡＢを介して図４のＭＡＤに、バス・マスタ３
５のライト信号を、モニタリング・アドレス・ストロー
ブＭＡＳＴＢにそれぞれ接続し、パージ動作によりマイ
クロプロセッサ３２は内部キャッシュ・メモリ３に登録
されている主記憶部３４の１０００番地に対応するエン
トリをクリア（無効）にする。特定のアドレスをアクセ
スしたときにトラップを起こす機能をアドレス・トラッ
プ機能と呼ぶ。
３２が主記憶部３４の１０００番地の内容に“Ａ”を書
き込むと同時に、内部キャッシュ・メモリ３１にも登録
を行う。図５（ｂ）ではバス・マスタ３５が主記憶部３
４の１０００番地の内容“Ａ”を“Ｂ”に書き換えよう
としている場合、書き換えようとしている番地１０００
をマイクロプロセッサ３２のモニタリング・アドレスが
入力されるバス（以下モニタリング・アドレス・バスと
いう）ＭＡＢを介して図４のＭＡＤに、バス・マスタ３
５のライト信号を、モニタリング・アドレス・ストロー
ブＭＡＳＴＢにそれぞれ接続し、パージ動作によりマイ
クロプロセッサ３２は内部キャッシュ・メモリ３に登録
されている主記憶部３４の１０００番地に対応するエン
トリをクリア（無効）にする。特定のアドレスをアクセ
スしたときにトラップを起こす機能をアドレス・トラッ
プ機能と呼ぶ。
【００１０】図４（ｂ）で、トラップを起こす対象とな
る特定のアドレス（以下トラップ・アドレスという）Ｔ
ＡＤと、アドレス生成部２０がアドレス・バスに出力す
るアドレスとを、コンパレータ２１で比較する。この２
つが一致し、かつアドレス・トラップ機能を活性化する
トラップ・ストローブＴＲＳＴＢがアクティブの場合、
トラップ信号ＴＲＡＰをアクティブにし、ある特定のア
ドレスをアクセスしたことを他のユニットに知らせて、
トラップを発生する。
る特定のアドレス（以下トラップ・アドレスという）Ｔ
ＡＤと、アドレス生成部２０がアドレス・バスに出力す
るアドレスとを、コンパレータ２１で比較する。この２
つが一致し、かつアドレス・トラップ機能を活性化する
トラップ・ストローブＴＲＳＴＢがアクティブの場合、
トラップ信号ＴＲＡＰをアクティブにし、ある特定のア
ドレスをアクセスしたことを他のユニットに知らせて、
トラップを発生する。
【００１１】この従来例の場合、アドレス・バスに現れ
るアドレスとトラップ・アドレスとを比較しているた
め、内蔵キャッシュ・メモリにヒットしたときはアドレ
ス・バスにアドレスは現れずアドレス・トラップ機能が
実行できない。これに対しアドレス・トラップ機能を実
行するために、内蔵キャッシュ・メモリ動作を行わない
方法や、内蔵キャッシュ・メモリ動作は行うがトラップ
・アドレスを含む主記憶部へのアクセスは内蔵キャッシ
ュ・メモリに登録しない方法などがある。
るアドレスとトラップ・アドレスとを比較しているた
め、内蔵キャッシュ・メモリにヒットしたときはアドレ
ス・バスにアドレスは現れずアドレス・トラップ機能が
実行できない。これに対しアドレス・トラップ機能を実
行するために、内蔵キャッシュ・メモリ動作を行わない
方法や、内蔵キャッシュ・メモリ動作は行うがトラップ
・アドレスを含む主記憶部へのアクセスは内蔵キャッシ
ュ・メモリに登録しない方法などがある。
【００１２】
【発明が解決しようとする課題】上述したように従来の
パージ対象となるブロック単位のアドレスを外部から指
定するキャッシュ・メモリ内蔵型のマイクロプロセッサ
では、リアルタイムで動作した場合、内蔵キャッシュ・
メモリにヒットしたときはアドレス・バスにそのアドレ
スが表れないためアドレス・トラップを実行てきないと
いう問題がある。
パージ対象となるブロック単位のアドレスを外部から指
定するキャッシュ・メモリ内蔵型のマイクロプロセッサ
では、リアルタイムで動作した場合、内蔵キャッシュ・
メモリにヒットしたときはアドレス・バスにそのアドレ
スが表れないためアドレス・トラップを実行てきないと
いう問題がある。
【００１３】また、内蔵キャッシュ・メモリの動作を行
わない方法では、主記憶部へのアクセスはすべてアドレ
ス・バスに現れるためアドレス・トラップ機能は実行で
きるが、リアルタイム性がなくなり内蔵キャッシュ・メ
モリを用いた高速動作ができない欠点がある。
わない方法では、主記憶部へのアクセスはすべてアドレ
ス・バスに現れるためアドレス・トラップ機能は実行で
きるが、リアルタイム性がなくなり内蔵キャッシュ・メ
モリを用いた高速動作ができない欠点がある。
【００１４】また、内蔵キャッシュ・メモリの動作を行
うがトラップ・アドレスを含む主記憶部へのアクセスは
内蔵キャッシュ・メモリに登録しない方法では、トラッ
プ・アドレスを含む主記憶部へのアクセスがミス・ヒッ
トとなるためアドレス・トラップ機能は実行でき、ほと
んどリアルタイムで動作するが、完全なリアルタイム動
作にはならない欠点がある。
うがトラップ・アドレスを含む主記憶部へのアクセスは
内蔵キャッシュ・メモリに登録しない方法では、トラッ
プ・アドレスを含む主記憶部へのアクセスがミス・ヒッ
トとなるためアドレス・トラップ機能は実行でき、ほと
んどリアルタイムで動作するが、完全なリアルタイム動
作にはならない欠点がある。
【００１５】本発明の目的は、これらの問題を解決し、
リアルタイムで動作した場合、内蔵キャッシュ・メモリ
にヒットした時もアドレス・トラップ機能を実行するこ
とができるキャッシュ・メモリ内蔵型マイクロプロセッ
サを提供することにある。
リアルタイムで動作した場合、内蔵キャッシュ・メモリ
にヒットした時もアドレス・トラップ機能を実行するこ
とができるキャッシュ・メモリ内蔵型マイクロプロセッ
サを提供することにある。
【００１６】
【課題を解決するための手段】本発明の構成は、パージ
対象となるブロック単位のアドレスを外部から指定する
機能を持ったキャッシュ・メモリを内蔵したキャッシュ
メモリ内蔵型マイクロプロセッサにおいて、外部からパ
ージ動作の活性化を通知するパージ通知手段と、特定の
アドレスを保持するレジスタもしくは外部より入力する
アドレス指定手段と、このアドレス指定手段または外部
から内蔵キャッシュ・メモリへ選択的にアドレスを接続
するアドレス接続手段と、このアドレス接続手段の一部
と内蔵キャッシュ・メモリへの連想アドレスの一部を比
較する比較手段と、前記パージ通知手段がパージ動作を
活性化していない場合に、前記アドレス接続手段は前記
アドレス指定手段と前記キャッシュ・メモリとを接続
し、前記アドレス指定手段に保持された特定のアドレス
が前記キャッシュ・メモリに登録されていることを検知
し、かつ前記比較手段が一致を検知したときにパージ動
作を行わずにトラップ信号を出力するゲート手段とを備
えることを特徴とする。
対象となるブロック単位のアドレスを外部から指定する
機能を持ったキャッシュ・メモリを内蔵したキャッシュ
メモリ内蔵型マイクロプロセッサにおいて、外部からパ
ージ動作の活性化を通知するパージ通知手段と、特定の
アドレスを保持するレジスタもしくは外部より入力する
アドレス指定手段と、このアドレス指定手段または外部
から内蔵キャッシュ・メモリへ選択的にアドレスを接続
するアドレス接続手段と、このアドレス接続手段の一部
と内蔵キャッシュ・メモリへの連想アドレスの一部を比
較する比較手段と、前記パージ通知手段がパージ動作を
活性化していない場合に、前記アドレス接続手段は前記
アドレス指定手段と前記キャッシュ・メモリとを接続
し、前記アドレス指定手段に保持された特定のアドレス
が前記キャッシュ・メモリに登録されていることを検知
し、かつ前記比較手段が一致を検知したときにパージ動
作を行わずにトラップ信号を出力するゲート手段とを備
えることを特徴とする。
【００１７】
【実施例】図１（ａ），（ｂ）は本発明の第一の実施例
の構成を示すブロック図である。本実施例において、ア
ドレス・トラップ機能を活性化するトラップ・ストロー
ブＴＲＳＴＢがアクティブで、バス・モニタリングを活
性化するモニタリング・アドレス・ストローブＭＡＳＴ
Ｂがインアクティブの場合、モニタリング・アドレス・
バスにジェネレータ９からタグと比較できるように変換
されたトラップ・アドレスを接続する。このタグは論理
アドレスで格納してあるため、物理アドレスであるトラ
ップ・アドレスはタグと比較するためには変換しなけれ
ばならない。このタグメモリ部１にこのトラップ・アド
レスの一部と内蔵キャッシュ・メモリへの連想アドレス
の一部を比較器６，７で比較して一致したときキャッシ
ュ・トラップ信号ＣＴＲＡＰをアクティブにするように
構成する。
の構成を示すブロック図である。本実施例において、ア
ドレス・トラップ機能を活性化するトラップ・ストロー
ブＴＲＳＴＢがアクティブで、バス・モニタリングを活
性化するモニタリング・アドレス・ストローブＭＡＳＴ
Ｂがインアクティブの場合、モニタリング・アドレス・
バスにジェネレータ９からタグと比較できるように変換
されたトラップ・アドレスを接続する。このタグは論理
アドレスで格納してあるため、物理アドレスであるトラ
ップ・アドレスはタグと比較するためには変換しなけれ
ばならない。このタグメモリ部１にこのトラップ・アド
レスの一部と内蔵キャッシュ・メモリへの連想アドレス
の一部を比較器６，７で比較して一致したときキャッシ
ュ・トラップ信号ＣＴＲＡＰをアクティブにするように
構成する。
【００１８】トラップ・ストローブＴＲＳＴＢがアクテ
ィブで、モニタリング・アドレス・ストローブＭＡＳＴ
Ｂがインアクティブの場合、トラップ・アドレスＴＡＤ
はジェネレータ９でタグと比較できるように変換され、
モニタリング・アドレス・バスにコントロール信号付き
のバッファ８によって接続される。このアドレスと、タ
グメモリ部１１よりデコーダ５で選択されたタグとを、
コンパレータ７で比較する。
ィブで、モニタリング・アドレス・ストローブＭＡＳＴ
Ｂがインアクティブの場合、トラップ・アドレスＴＡＤ
はジェネレータ９でタグと比較できるように変換され、
モニタリング・アドレス・バスにコントロール信号付き
のバッファ８によって接続される。このアドレスと、タ
グメモリ部１１よりデコーダ５で選択されたタグとを、
コンパレータ７で比較する。
【００１９】これら２つが一致し、かつデコーダ５に入
力されるアドレス・トラップの一部とデコーダ４に入力
されるアドレス・トラップの一部を比較器７で比較して
一致した場合、キャッシュ・トラップ信号ＣＴＲＡＰを
アクティブにし、それはＯＲゲート２３に入力され、ト
ラップ信号ＴＲＡＰをアクティブにする。ミス・ヒット
した場合は、トラップ・アドレスＴＡＤとアドレス生成
部２０がアドレス・バスに出力するアドレスとを、コン
パレータ２１で比較する。これら２つが一致し、かつト
ラップ・ストローブＴＲＳＴＢがアクティブの場合、ト
ラップ信号ＴＲＡＰをアクティブにする。
力されるアドレス・トラップの一部とデコーダ４に入力
されるアドレス・トラップの一部を比較器７で比較して
一致した場合、キャッシュ・トラップ信号ＣＴＲＡＰを
アクティブにし、それはＯＲゲート２３に入力され、ト
ラップ信号ＴＲＡＰをアクティブにする。ミス・ヒット
した場合は、トラップ・アドレスＴＡＤとアドレス生成
部２０がアドレス・バスに出力するアドレスとを、コン
パレータ２１で比較する。これら２つが一致し、かつト
ラップ・ストローブＴＲＳＴＢがアクティブの場合、ト
ラップ信号ＴＲＡＰをアクティブにする。
【００２０】この実施例は、モニタリング・アドレス・
ストローブＭＡＳＴＢがアクティブの場合、従来通りの
バス・モニタリングを実行する。モニタリング・アドレ
ス・ストローブＭＡＳＴＢがアクティブで、バス・モニ
タリングを実行する場合でも、内蔵キャッシュ・メモリ
にミス・ヒットしたならば、アドレス・バスにそのアク
セスするアドレスは現れるのでアドレス・トラップ機能
は実行できる。しかし、バス・モニタリングを実行する
場合で、かつ内蔵キャッシュ・メモリにヒットしたとき
は、アドレス・トラップ機能を実行することはできな
い。これは、アドレス・トラップ機能を実行するとき
は、他のバス・マスタの主記憶部の書換えを禁止するこ
とで回避する。
ストローブＭＡＳＴＢがアクティブの場合、従来通りの
バス・モニタリングを実行する。モニタリング・アドレ
ス・ストローブＭＡＳＴＢがアクティブで、バス・モニ
タリングを実行する場合でも、内蔵キャッシュ・メモリ
にミス・ヒットしたならば、アドレス・バスにそのアク
セスするアドレスは現れるのでアドレス・トラップ機能
は実行できる。しかし、バス・モニタリングを実行する
場合で、かつ内蔵キャッシュ・メモリにヒットしたとき
は、アドレス・トラップ機能を実行することはできな
い。これは、アドレス・トラップ機能を実行するとき
は、他のバス・マスタの主記憶部の書換えを禁止するこ
とで回避する。
【００２１】図２，図３は本発明の第２の実施例のブロ
ック図である。この実施例は、バス・モニタリング機能
と、内蔵キャッシュ・メモリにヒットしたときもアドレ
ス・トラップ機能を実行することを同時にできるよう
に、第一の実施例を改良したものである。
ック図である。この実施例は、バス・モニタリング機能
と、内蔵キャッシュ・メモリにヒットしたときもアドレ
ス・トラップ機能を実行することを同時にできるよう
に、第一の実施例を改良したものである。
【００２２】アドレス・トラップ機能を活性化するトラ
ップ・ストローブＴＲＳＴＢがアクティブで、バス・モ
ニタリングを活性化するモニタリング・アドレス・スト
ローブＭＡＳＴＢがアクティブで、なおかつ内蔵キャッ
シュ・メモリにヒットした場合、ヒットしたアドレスと
トラップ・アドレスＴＡＤとを、本来アドレス・バスと
トラップ・アドレスを比較するコンパレータ２１で比較
をするように構成する。
ップ・ストローブＴＲＳＴＢがアクティブで、バス・モ
ニタリングを活性化するモニタリング・アドレス・スト
ローブＭＡＳＴＢがアクティブで、なおかつ内蔵キャッ
シュ・メモリにヒットした場合、ヒットしたアドレスと
トラップ・アドレスＴＡＤとを、本来アドレス・バスと
トラップ・アドレスを比較するコンパレータ２１で比較
をするように構成する。
【００２３】トラップ・ストローブＴＲＳＴＢがアクテ
ィブで、モニタリング・アドレス・ストローブＭＡＳＴ
Ｂがインアクティブの場合の動作は第一の実施例と同様
である。トラップ・ストローブＴＲＳＴＢがアクティブ
で、モニタリング・アドレス・ストローブＭＡＳＴＢが
アクティブで、なおかつ内蔵キャッシュ・メモリにヒッ
トした場合、キャッシュ・トラップ・ビジー信号ＣＴＲ
ＢＳＹをアクティブにし、ヒットしたアドレスをＨＡＤ
に出力する。このアドレスと、ジェネレータ２５でタグ
と比較できるように変換されたトラップ・アドレスＴＡ
Ｄとをコンパレータ２１で比較する。これら２つが一致
した場合、トラップ信号ＴＲＡＰをアクティブにする。
ィブで、モニタリング・アドレス・ストローブＭＡＳＴ
Ｂがインアクティブの場合の動作は第一の実施例と同様
である。トラップ・ストローブＴＲＳＴＢがアクティブ
で、モニタリング・アドレス・ストローブＭＡＳＴＢが
アクティブで、なおかつ内蔵キャッシュ・メモリにヒッ
トした場合、キャッシュ・トラップ・ビジー信号ＣＴＲ
ＢＳＹをアクティブにし、ヒットしたアドレスをＨＡＤ
に出力する。このアドレスと、ジェネレータ２５でタグ
と比較できるように変換されたトラップ・アドレスＴＡ
Ｄとをコンパレータ２１で比較する。これら２つが一致
した場合、トラップ信号ＴＲＡＰをアクティブにする。
【００２４】内蔵キャッシュ・メモリの動作は主記憶部
よりも高速なので、キャッシュ・トラップ・ビジー信号
ＣＴＲＢＳＹがアクティブな時間はアドレス生成部２０
がアドレスをアドレス・バスに出力している時間よりも
十分短い。したがってアドレス・バスに現れるアドレス
とのアドレス・トラップ機能は損なわれない。これによ
って、バス・モニタリング機能と、内蔵キャッシュ・メ
モリにヒットしたときもアドレス・トラップ機能を実行
することを同時にできる。
よりも高速なので、キャッシュ・トラップ・ビジー信号
ＣＴＲＢＳＹがアクティブな時間はアドレス生成部２０
がアドレスをアドレス・バスに出力している時間よりも
十分短い。したがってアドレス・バスに現れるアドレス
とのアドレス・トラップ機能は損なわれない。これによ
って、バス・モニタリング機能と、内蔵キャッシュ・メ
モリにヒットしたときもアドレス・トラップ機能を実行
することを同時にできる。
【００２５】
【発明の効果】以上説明したように本発明によれば、内
蔵キャッシュ・メモリにヒットしたときもミス・ヒット
したときもアドレス・トラップ機能を実行でき、キャッ
シュ動作が有効である場合でもリアルタイム性のあるデ
バッグが可能になると共に、従来ある回路を用いて、バ
ス・モニタリング機能を損なわずに、低コストで実現で
きるという効果がある。
蔵キャッシュ・メモリにヒットしたときもミス・ヒット
したときもアドレス・トラップ機能を実行でき、キャッ
シュ動作が有効である場合でもリアルタイム性のあるデ
バッグが可能になると共に、従来ある回路を用いて、バ
ス・モニタリング機能を損なわずに、低コストで実現で
きるという効果がある。
【図１】（ａ），（ｂ）は本発明の第１の実施例のキャ
ッシュメモリ部およびアクセス制御部のブロック図。
ッシュメモリ部およびアクセス制御部のブロック図。
【図２】本発明の第２の実施例のキャッシュメモリ部の
ブロック図。
ブロック図。
【図３】図２に対応するアクセス制御部のブロック図。
【図４】（ａ），（ｂ）は従来例のキャッシュメモリ部
およびアクセス制御部のブロック図。
およびアクセス制御部のブロック図。
【図５】（ａ），（ｂ）は従来例のバスモニタリングに
おいてキャッシュメモリへの登録時およびバスモニタリ
ング動作時を説明する模式的ブロック図。
おいてキャッシュメモリへの登録時およびバスモニタリ
ング動作時を説明する模式的ブロック図。
１ タグメモリ部 ２ バリット・フラグ部 ３ データメモリ部 ４，５ デコーダ ６，７，２１ コンパレータ ８，２５ ジェネレータ ９ デコーダへの入力を比較する比較器 １０，２２ ２入力ＡＮＤゲート １１，１２，１３ 一方の入力が否定入力の２入力Ａ
ＮＤゲート １４，１５ ３入力ＡＮＤゲート １６〜１９，２４，２７〜２９ コントロール信号付
きのバッファ ２０ アドレス生成部 ２３ ２入力ＯＲゲート ２６ インバータ ３１ 内部キャッシュ・メモリ ３２ キャッシュ・メモリ内蔵型のマイクロプロセッ
サ ３３ マイクロプロセッサのボード ３４ 主記憶部 ３５ バス・マスタ１ ３６ バス・マスタ・ボード ３７ システム・バス
ＮＤゲート １４，１５ ３入力ＡＮＤゲート １６〜１９，２４，２７〜２９ コントロール信号付
きのバッファ ２０ アドレス生成部 ２３ ２入力ＯＲゲート ２６ インバータ ３１ 内部キャッシュ・メモリ ３２ キャッシュ・メモリ内蔵型のマイクロプロセッ
サ ３３ マイクロプロセッサのボード ３４ 主記憶部 ３５ バス・マスタ１ ３６ バス・マスタ・ボード ３７ システム・バス
Claims (1)
- 【請求項１】 パージ対象となるブロック単位のアドレ
スを外部から指定する機能を持ったキャッシュ・メモリ
を内蔵したキャッシュメモリ内蔵型マイクロプロセッサ
において、外部からパージ動作の活性化を通知するパー
ジ通知手段と、特定のアドレスを保持するレジスタもし
くは外部より入力するアドレス指定手段と、このアドレ
ス指定手段または外部から内蔵キャッシュ・メモリへ選
択的にアドレスを接続するアドレス接続手段と、このア
ドレス接続手段の一部と内蔵キャッシュ・メモリへの連
想アドレスの一部を比較する比較手段と、前記パージ通
知手段がパージ動作を活性化していない場合に、前記ア
ドレス接続手段は前記アドレス指定手段と前記キャッシ
ュ・メモリとを接続し、前記アドレス指定手段に保持さ
れた特定のアドレスが前記キャッシュ・メモリに登録さ
れていることを検知し、かつ前記比較手段が一致を検知
したときにパージ動作を行わずにトラップ信号を出力す
るゲート手段とを備えることを特徴とするキャッシュ・
メモリ内蔵型マイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001168A JP2780552B2 (ja) | 1992-01-08 | 1992-01-08 | キャッシュ・メモリ内蔵型マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001168A JP2780552B2 (ja) | 1992-01-08 | 1992-01-08 | キャッシュ・メモリ内蔵型マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241959A JPH05241959A (ja) | 1993-09-21 |
| JP2780552B2 true JP2780552B2 (ja) | 1998-07-30 |
Family
ID=11493908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001168A Expired - Lifetime JP2780552B2 (ja) | 1992-01-08 | 1992-01-08 | キャッシュ・メモリ内蔵型マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780552B2 (ja) |
-
1992
- 1992-01-08 JP JP4001168A patent/JP2780552B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05241959A (ja) | 1993-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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