JP3492544B2 - キャッシュメモリの更新キャンセルシステム及び方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
の更新キャンセルシステム及び方法に関し、特に例外、
割り込み等の要因によりキャッシュメモリの更新をキャ
ンセルするための技術に関する。

【０００２】

【従来の技術】従来より、ＣＰＵ（Central Processing
Unit）とメインメモリとの間の動作速度の違いを緩衝
し、処理速度を向上させるため、キャッシュメモリを採
用する情報処理装置が知られている。このような情報処
理装置でデータの更新を行う場合には、キャッシュメモ
リに格納されているデータの更新は、更新すべきデータ
のアドレスがキャッシュメモリにあるかどうかの判定、
すなわちキャッシュヒットの判定の次のクロックタイミ
ングで行われていた。

【０００３】ところで、このような情報処理装置におい
て、キャッシュメモリに格納されているデータを更新す
る際には、例えば、演算結果のエラーの発生、書き込む
べきデータの不正の検出等、キャッシュメモリにデータ
が書き込まれるのを抑止するための割り込み、例外の発
生により、キャッシュメモリに格納されているデータの
更新をキャンセルすることも考慮しなければならない。

【０００４】

【発明が解決しようとする課題】しかしながら、キャッ
シュメモリの更新をキャンセルするためのキャンセル信
号を生成するための回路は、一般に、論理ゲートを何段
にも接続することで構成される。このため、各段での論
理ゲートのゲート遅延が蓄積されることで、最終的なキ
ャンセル信号が生成されるまでにかなりの時間を要して
しまうこととなっていた。

【０００５】従って、キャッシュヒットを判定してから
実際にデータを書き込むまでの期間、すなわち１クロッ
クサイクルは、キャンセル信号の生成のために要する時
間に制約されることとなっていた。つまり、従来の情報
処理装置では、処理速度を向上させるためにキャッシュ
メモリを採用することによって、その動作周波数を大き
くすることができないという不合理を招いていた。

【０００６】本発明は、キャッシュメモリを採用する情
報処理装置においてその動作周波数を大きくすることが
できるキャッシュメモリの更新キャンセルシステム及び
方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかるキャッシュメモリの更
新キャンセルシステムは、外部から供給された書き込み
データを第１のクロックサイクルにわたり保持するデー
タ保持手段と、外部から供給された書き込みアドレスを
前記第１のクロックサイクルにわたり保持する第１のア
ドレス保持手段と、アドレスと各アドレスのデータとを
対応付けて格納し、前記第１のクロックサイクル内にお
いて、前記第１のアドレス保持手段に保持されている書
き込みアドレスに対応付けて格納されているデータを前
記データ保持手段に保持されている書き込みデータに更
新するキャッシュメモリと、前記第１のクロックサイク
ルにて前記第１のアドレス保持手段に保持されていた書
き込みアドレスを、前記第１のクロックサイクルに続く
第２のクロックサイクルにわたり保持する第２のアドレ
ス保持手段と、 前記第２のクロックサイクルの開始タイ
ミングまでに前記書き込みデータへの更新をキャンセル
する要因が発生したかどうかを判定するキャンセル判定
手段と、前記キャンセル判定手段がキャンセル要因の発
生を判定した場合、前記第２のクロックサイクル内にお
いて、前記第２のアドレス保持手段に保持されている書
き込みアドレスに対応付けて前記キャッシュメモリに格
納されているデータを無効化する更新キャンセル手段と
を備えることを特徴とする。

【０００８】上記キャッシュメモリの更新キャンセルシ
ステムでは、キャッシュメモリに格納されているデータ
の更新要求があったときに、キャンセル判定手段による
判定結果が得られるのを待つことなくデータを更新し、
後にキャンセル要因の発生が判定されたときに、一旦更
新したデータを無効化すればよい。このため、キャッシ
ュメモリに格納されているデータを実際に更新するまで
の期間が、キャンセル判定手段が判定結果を得るまでの
時間に制約されず、システムの動作周波数を大きくする
ことが可能となる。

【０００９】なお、更新キャンセル手段によってデータ
が無効化された場合には、例えば、無効化されたアドレ
スのデータを読み出す場合は、キャッシュメモリにでは
なくメインメモリにアクセスしなければならない。メイ
ンメモリにアクセスすると処理速度が低下することとな
るが、キャンセル要因が発生してキャッシュメモリに格
納されているデータが無効化される可能性はかなり低い
ので、通常、システムの動作周波数を大きくできること
による処理速度の向上の方がデータの無効化による処理
速度の低下を上回り、全体としての処理速度の向上とい
うメリットを得ることができる。

【００１０】上記キャッシュメモリの更新キャンセルシ
ステムは、外部から供給された書き込みアドレスが前記
キャッシュメモリにアドレスとして格納されているかど
うかを判定するヒット判定手段と、前記ヒット判定手段
の判定結果を保持するヒット判定保持手段とをさらに備
えるものとしてもよい。この場合、前記更新キャンセル
手段は、前記ヒット判定保持手段に保持されている判定
結果が書き込みアドレスの格納を示すものであるとき
に、該書き込みアドレスに対応付けて格納されているデ
ータを無効化するものとすることができる。

【００１１】この場合、実際にはキャッシュメモリに格
納されていないデータ、すなわちメインメモリにのみ格
納されているデータを更新する場合に、キャンセル要因
の発生によってキャッシュメモリに格納されているデー
タが無効化されてしまうことがなくなり、無意味なデー
タの無効化による処理速度の低下を防ぐことができる。

【００１２】上記キャッシュメモリの更新キャンセルシ
ステムにおいて、前記キャッシュメモリは、アドレス毎
に対応するデータが有効であるか無効であるかを示す有
効性情報を含んだものとすることができる。この場合、
前記更新キャンセル手段は、前記アドレス保持手段に保
持された書き込みアドレスに対応する有効性情報を無効
に書き換えることで、前記キャッシュメモリに格納され
ているデータを無効化するものとすることができる。

【００１３】上記キャッシュメモリの更新キャンセルシ
ステムにおいて、前記更新キャンセル手段は、前記アド
レス保持手段に保持された書き込みアドレスに対応する
アドレスをクリアすることで、前記キャッシュメモリに
格納されているデータを無効化するものとすることもで
きる。

【００１４】なお、上記キャッシュメモリの更新キャン
セルシステムは、前記キャッシュメモリが、データの更
新があったときに、該データの更新をライトスルー方式
でメインメモリに反映するものに適用することを好適と
するものである。

【００１５】また、上記キャッシュメモリの更新キャン
セルシステムにおいて、前記キャッシュメモリは、ダイ
レクト方式でマッピングされることを好適とする。

【００１６】すなわち、ダイレクト方式でマッピングさ
れるキャッシュメモリでは、アドレスとキャッシュメモ
リ内での格納位置とが完全に対応することとなるので、
キャッシュヒットの判定に時間を要することがなく、キ
ャッシュヒットの判定時間によってシステムの動作周波
数が影響を受けることもない。

【００１７】上記目的を達成するため、本発明の第２の
観点にかかるキャッシュメモリの更新キャンセル方法
は、アドレスと各アドレスのデータとを対応付けて格納
するキャッシュメモリにおいて、外部から供給された書
き込みアドレスに対応してなされたデータの更新をキャ
ンセルするものであって、前記外部から供給された書き
込みアドレスを第１のクロックサイクルにわたり保持す
る第１の書き込みアドレス保持ステップと、前記第１の
書き込みアドレス保持ステップにて保持されていた書き
込みアドレスを、前記第１のクロックサイクルに続く第
２のクロックサイクルにわたり保持する第２の書き込み
アドレス保持ステップと、 前記第２のクロックサイクル
の開始タイミングまでに前記書き込みデータへの更新を
キャンセルする要因が発生したかどうかを判定するキャ
ンセル判定ステップと、前記キャンセル判定ステップで
キャンセル要因の発生を判定した場合、前記第２のクロ
ックサイクル内において、前記第２の書き込みアドレス
保持ステップで保持した書き込みアドレスに対応付けて
前記キャッシュメモリに格納されているデータを無効化
する更新キャンセルステップとを含むことを特徴とす
る。

【００１８】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。

【００１９】図１は、この実施の形態にかかるキャッシ
ュメモリの更新キャンセルシステムを示すブロック図で
ある。図示するように、このシステムは、アドレスアレ
イ１とデータアレイ２とからなるキャッシュメモリを含
む。このキャッシュメモリは、データの書き込み方式と
してライトスルー方式を、マッピング方式としてダイレ
クト方式を採用するものである。

【００２０】図２は、このキャッシュメモリの構成を示
すものである。図示するように、アドレスアレイ１は、
アドレス１ａとデータの有効性（「１」のときが有効）
を示すＶａｌｉｄビット１ｂとを含んでいる。キャッシ
ュメモリでは、アドレス１ａと、Ｖａｌｉｄビット１ｂ
と、データアレイ２の各データとが対応付けて格納され
る。

【００２１】また、アドレスアレイ１は、ライトＶａｌ
ｉｄ信号１３０がオン状態（状態「１」）で、クリア指
示信号５００がオフ状態（状態「０」）であるときに、
アドレス１ａのいずれかとライトアドレス５２０が一致
するかどうかを示す一致信号１１０を生成して出力す
る。また、アドレスアレイ１は、クリア指示信号５００
がオン状態（状態「１」）であるときに、ライトアドレ
ス５２０に対応して格納されているＶａｌｉｄビット１
ｂを無効（状態「０」）とする。

【００２２】データアレイ２は、オン状態（状態
「１」）のライトイネーブル信号５３１が供給されてい
るときに、ライトアドレス２２０に対応して格納されて
いるデータを、ライトデータ２００に更新する。

【００２３】本発明の実施の形態にかかるキャッシュメ
モリの更新キャンセルシステムは、また、キャッシュメ
モリに格納されているデータを更新し、さらに更新され
たデータをキャンセルするための機構として、図１に示
すように、ヒット判定回路３と、キャンセル判定回路４
と、クリア判定回路５と、フリップフロップ（Ｆ／Ｆ）
１０〜１３、２１〜２４と、セレクタ３０と、ＡＮＤゲ
ート３１とを備えている。

【００２４】ヒット判定回路３は、アドレスアレイ２か
らの一致信号１１０がアドレスの一致を示すときに、対
応するＶａｌｉｄビット１ｂをさらに調べて、ＣＰＵか
ら供給されたライトアドレス１２０（実際上は、セレク
タ３０を介しているので、ライトアドレス５２０）に対
応するデータがデータアレイ２に格納されているかどう
か、すなわちキャッシュヒットの有無を判定し、その判
定結果をヒット信号１１１としてＦ／Ｆ１１に出力す
る。なお、ヒット信号１１１の状態は、キャッシュヒッ
ト時には「１」と、ミスヒット時には「０」となる。

【００２５】キャンセル判定回路４は、演算結果のエラ
ー、書き込みデータの不正等の要因別の信号線を介して
ＣＰＵ（図示せず）から供給されるキャンセル要因信号
１４０に、１つでもキャンセル要因の発生を示すものが
あるかどうかを判定し、キャンセル要因の発生を判定し
たときに、オン状態（状態「１」）のキャンセル指示信
号２４０をＦ／Ｆ２４に出力する。

【００２６】Ｆ／Ｆ１０〜１３、２１〜２４は、クロッ
ク信号の立ち上がりエッジをトリガとして動作するＤフ
リップフロップによって構成されている。実際には、Ｆ
／Ｆ１０は、データアレイ２に書き込まれるライトデー
タのビット数と同数のＤフリップフロップから構成され
ている。Ｆ／Ｆ１２、２２は、アドレスアレイ１に書き
込まれるアドレス１ａのビット数と同数のＤフリップフ
ロップから構成される。

【００２７】Ｆ／Ｆ１０は、ＣＰＵから供給されたライ
トデータ１００を１クロックタイミング遅延させて、ラ
イトデータ２００としてデータアレイ２に出力する。

【００２８】Ｆ／Ｆ１１は、ヒット判定回路３から出力
されたヒット信号１１１を１クロックタイミング遅延さ
せて、ヒット信号２１０としてＦ／Ｆ２１とＡＮＤゲー
ト３１とに出力する。Ｆ／Ｆ２１は、ヒット信号２１０
を１クロックタイミング遅延させて、ヒット信号３１０
としてクリア判定回路５に出力する。

【００２９】Ｆ／Ｆ１２は、ＣＰＵから供給されたライ
トアドレス１２０を１クロックタイミング遅延させて、
ライトアドレス２２０としてＦ／Ｆ２２に出力する。Ｆ
／Ｆ２２は、ライトアドレス２２０を１クロックタイミ
ング遅延させて、ライトアドレス３２０としてセレクタ
３０に出力する。

【００３０】Ｆ／Ｆ１３は、ＣＰＵから供給されたライ
トＶａｌｉｄ信号１３０を１クロックタイミング遅延さ
せて、ライトＶａｌｉｄ信号２３０としてＦ／Ｆ２３に
出力する。Ｆ／Ｆ２３は、ライトＶａｌｉｄ信号２３０
を１クロックタイミング遅延させて、ライトＶａｌｉｄ
信号３３０としてクリア判定回路５に出力する。

【００３１】Ｆ／Ｆ２４は、キャンセル判定回路４から
出力されたキャンセル指示信号２４０を１クロックタイ
ミング遅延させて、キャンセル指示信号３４０としてク
リア判定回路５に出力する。

【００３２】クリア判定回路５は、Ｆ／Ｆ２１から出力
されたヒット信号３１０、Ｆ／Ｆ２３から出力されたラ
イトＶａｌｉｄ信号３３０、及びＦ／Ｆ２４から出力さ
れたキャンセル指示信号３４０に基づいて、データアレ
イ２へのライトデータ２００の書き込み、すなわちキャ
ッシュメモリの更新をクリアすべきかどうかを指示する
ためのクリア指示信号５００を生成する。クリア指示信
号５００は、アドレスアレイ１とセレクタ３０とに供給
される。

【００３３】セレクタ３０は、クリア指示信号５００が
オフ状態（状態「０」）であるときはＣＰＵから供給さ
れたライトアドレス１２０を、クリア指示信号５００が
オン状態（状態「１」）であるときはＦ／Ｆ２２から出
力されたライトアドレス３２０を、それぞれ選択し、ラ
イトアドレス５２０としてアドレスアレイ１に出力す
る。

【００３４】ＡＮＤゲート３１は、Ｆ／Ｆ１１から出力
されたヒット信号２１０とＦ／Ｆ１３から出力されたラ
イトＶａｌｉｄ信号２３０とを論理和演算し、その演算
結果をライトイネーブル信号５３１としてデータアレイ
５３１に出力する。

【００３５】なお、図１では、アドレスアレイ１及びデ
ータアレイ２からなるキャッシュメモリと、このキャッ
シュメモリに格納されているデータの更新／更新キャン
セルのための機構のみを示しているが、このキャッシュ
メモリには、格納されているデータを読み出すための機
構（ヒット判定回路３は、書き込みの場合と共通）も接
続されている。また、キャッシュメモリにミスヒットし
た場合にＣＰＵからメインメモリにアクセスするための
機構や、キャッシュリプレースを行うための機構等も接
続されている。

【００３６】以下、上記の実施の形態にかかるキャッシ
ュメモリの更新キャンセルシステムの動作について、図
３のタイミングチャートを参照して説明する。ここで
は、キャッシュメモリ自体は有効であり、ＣＰＵから供
給されるライトＶａｌｉｄ信号１３０は、常に状態
「１」であり、Ｆ／Ｆ１３、２３からそれぞれ出力され
るライトＶａｌｉｄ信号２３０、３３０も常に状態
「１」であるものとして説明する。

【００３７】タイミングＴ０でＣＰＵからライトアドレ
ス１２０とライトデータ１００とがこのシステムに供給
されたとする。このとき、クリア判定回路５からのクリ
ア指示信号５００はオフ状態であり、セレクタ３０は、
ＣＰＵから供給されたライトアドレス１２０をライトア
ドレス５２０としてアドレスアレイ１に出力する。アド
レスアレイ１では、このライトアドレス５２０を格納し
ているアドレスと比較し、さらにヒット判定回路３にお
いてキャッシュヒットの判定が行われる。ここで、キャ
ッシュヒットしたとすると、ヒット判定回路３から状態
「１」のヒット信号１１１が出力される。

【００３８】次に、タイミングＴ１でクロック信号が立
ち上がると、Ｆ／Ｆ１０〜１２は、それぞれライトデー
タ１００、状態「１」のヒット信号１１１、ライトアド
レス１２０を取り込む。ここで、Ｆ／Ｆ１３から出力さ
れているライトＶａｌｉｄ信号２３０の状態が「１」で
あり、Ｆ／Ｆ１１から出力されているヒット信号２１０
の状態が「１」であるため、オン状態のライトイネーブ
ル信号５３１がＡＮＤゲート３１からデータアレイ２に
供給される。

【００３９】次に、タイミングＴ１’でクロック信号が
立ち下がると、オン状態のライトイネーブル信号５３１
が入力されているデータアレイ２は、Ｆ／Ｆ１２から出
力されているライトアドレス２２０（タイミングＴ０で
ＣＰＵから供給されたライトアドレス１２０と同じ）の
位置に、Ｆ／Ｆ１０から出力されているライトデータ２
００（タイミングＴ０でＣＰＵから供給されたライトデ
ータ１００と同じ）を書き込み、格納しているデータを
更新する。

【００４０】また、タイミングＴ０からタイミングＴ２
までの間に、データアレイ２への書ライトデータ２００
（１００）の書き込みをキャンセルすべきことを示すキ
ャンセル要因信号１４０がキャンセル判定回路４に供給
されたとする。キャンセル判定回路４は、キャンセル要
因信号１４０に基づいてキャンセル要因の発生を判定
し、タイミングＴ１’からタイミングＴ２までの間で状
態「１」のキャンセル指示信号２４０を出力したとす
る。

【００４１】次に、タイミングＴ２でクロック信号が立
ち上がると、Ｆ／Ｆ２１、２２、２４は、それぞれ状態
「１」のヒット信号２１０、ライトアドレス２２０（タ
イミングＴ０でＣＰＵから供給されたライトアドレス１
２０と同じ）、状態「１」のキャンセル指示信号２４０
を取り込む。このとき、クリア判定回路５は、ヒット信
号３１０、ライトＶａｌｉｄ信号３３０及びキャンセル
指示信号３４０の状態がいずれも「１」であるので、状
態「１」のクリア指示信号５１０を出力する。これによ
り、セレクタ３０は、Ｆ／Ｆ２２から出力されているラ
イトアドレス３２０（タイミングＴ０でＣＰＵから供給
されたライトアドレス１２０と同じ）を選択してアドレ
スアレイ１に出力する。

【００４２】次に、タイミングＴ２’でクロック信号が
立ち下がると、アドレスアレイ１は、クリア判定回路５
から供給されているクリア指示信号５００の状態が
「１」であるため、ライトアドレス３２０（タイミング
Ｔ０でＣＰＵから供給されたライトアドレス１２０と同
じ）と対応するＶａｌｉｄビット１ｂを状態「０」とし
て、このアドレスに対応してタイミングＴ１’において
書き込まれたデータアレイ２のデータを無効にする。

【００４３】上記の動作によってデータが無効化された
アドレスから次にデータを読み出す場合、ＣＰＵから供
給されたリードアドレスに対応するアドレスアレイ１中
のＶａｌｉｄビット１ｂは、状態「０」となっている。
このため、ヒット判定回路３は、リードアドレスと一致
するアドレス１ａがあっても、ミスヒットであると判定
することになり、ＣＰＵは、当該リードアドレスに対応
するデータをメインメモリから読み出すこととなる。な
お、このとき、キャッシュリプレースを行うものとして
もよい。

【００４４】以上説明したように、この実施の形態にか
かるキャッシュメモリの更新キャンセルシステムでは、
キャッシュメモリのヒット判定を行ったクロックタイミ
ングの次のクロックタイミングで、キャッシュメモリに
格納されているデータを一旦更新し、キャンセル要因が
発生した場合にはさらに次のクロックタイミングで当該
アドレスのＶａｌｉｄビット１ｂを「０」として、キャ
ッシュメモリに格納されているデータを無効化してい
る。このため、キャンセル判定回路４が出力するキャン
セル指示信号２４０は、キャッシュメモリのヒット判定
のクロックタイミングの次の次のクロックタイミングま
でに確定していればよい。

【００４５】すなわち、キャンセル判定回路４からのキ
ャンセル指示信号２４０が確定するまでの期間は、２ク
ロックサイクルに制約を与えるものの１クロックサイク
ルに制約を与えることがない。これにより、キャンセル
判定回路４の動作時間がクロックサイクルに与える影響
が少なくなり、クロック周期を短く、すなわちクロック
周波数を大きくすることが可能となる。

【００４６】なお、キャッシュメモリへのデータの更新
がキャンセルされ、Ｖａｌｉｄビット１ｂが「０」とさ
れた場合には、そのアドレスのデータを読み書きするた
めに、ＣＰＵはメインメモリにアクセスしなければなら
なくなり、キャッシュメモリにアクセスしなければなら
ない場合よりも処理時間がかかることとなる。しかしな
がら、キャンセル要因が発生する確率は実際上は非常に
低く、更新キャンセルによってＣＰＵがキャッシュメモ
リにではなく、メインメモリにアクセスしなければなら
ないという確率は非常に低い。このため、クロック周波
数の向上による処理速度の向上のメリットが、更新キャ
ンセルによる処理速度の低下のデメリットを上回ること
となり、全体として処理速度向上のメリットを得ること
が可能となる。

【００４７】また、この実施の形態にかかるキャッシュ
メモリの更新キャンセルシステムでは、キャッシュメモ
リのマッピング方式としてダイレクト方式を採用してい
る。ダイレクト方式ではアドレスとキャッシュメモリ内
での格納位置とが完全に対応するので、ヒット判定回路
３によるキャッシュヒットの判定結果を得るまでの期間
が短くて済み、この期間がクロックサイクルに実質的に
影響を及ぼすことがない。

【００４８】また、この実施の形態にかかるキャッシュ
メモリの更新キャンセルシステムでは、アドレスアレイ
１及びデータアレイ２がクロック信号の立ち下がりエッ
ジをトリガとして動作し、Ｆ／Ｆ１０〜１３、２０〜２
４がクロック信号の立ち上がりエッジをトリガとして動
作している。このため、同相のクロック信号で、システ
ム全体を効率よく動作させることができる。

【００４９】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について、説明する。

【００５０】上記の実施の形態では、フリップフロップ
１０〜１３、２１〜２４は、クロック信号の立ち上がり
エッジをトリガとして、各データの取り込みを行ってい
た。一方、アドレスアレイ１及びデータアレイ２は、ク
ロック信号の立ち下がりエッジをトリガとして、それぞ
れＶａｌｉｄビット１ｂの更新、ライトデータの書き込
みを行っていた。これに対して、フリップフロップ１０
〜１３、２１〜２４がクロック信号の立ち下がりエッジ
をトリガとして、アドレスアレイ１及びデータアレイ２
がクロック信号の立ち上がりエッジをトリガとして、こ
れらの動作を行うものとしてもよい。

【００５１】上記の実施の形態では、アドレスアレイ１
に含まれるＶａｌｉｄビット１ｂを「０」にすること
で、キャッシュメモリの更新（データアレイ２へのデー
タの書き込み）をキャンセルしていた。しかしながら、
アドレスアレイ１がこのようなＶａｌｉｄビットを含ま
ず、アドレス自体をクリアしてしまうことによって、キ
ャッシュメモリの更新をキャンセルしてもよい。

【００５２】上記の実施の形態では、キャッシュメモリ
のマッピング方式としてダイレクト方式を採用し、キャ
ッシュヒットの判定、すなわちセレクタ３０を介して入
力されたライトアドレス５３０がアドレスアレイ１に含
まれるかどうかの判定を高速に行えるようにしていた。
これに対して、キャッシュヒットの判定結果を得るまで
の時間が、クロック信号のサイクルと比較して動作上問
題を生じさせないくらいに短いのであれば、キャッシュ
メモリのマッピング方式としてセットアソシエイティブ
方式或いはフルアソシエイティブ方式を採用することも
できる。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
キャンセル要因の判定が得られるまで、キャッシュメモ
リに格納されているデータの更新を待つ必要がないの
で、システムの動作周波数を大きくすることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかるキャッシュメモリ
の更新キャンセルシステムを示すブロック図である。

【図２】図１のアドレスアレイ及びデータアレイからな
るキャッシュメモリの構成を示す図である。

【図３】本発明の実施の形態の動作を示すタイミングチ
ャートである。

【符号の説明】

１ アドレスアレイ ２ データアレイ ３ ヒット判定回路 ４ キャンセル判定回路 ５ クリア判定回路 １０〜１３、２１〜２４ フリップフロップ（Ｆ／Ｆ） ３０ セレクタ ３１ ＡＮＤゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】外部から供給された書き込みデータを第１
   のクロックサイクルにわたり保持するデータ保持手段
   と、 外部から供給された書き込みアドレスを前記第１のクロ
   ックサイクルにわたり保持する第１のアドレス保持手段
   と、 アドレスと各アドレスのデータとを対応付けて格納し、
   前記第１のクロックサイクル内において、前記第１のア
   ドレス保持手段に保持されている書き込みアドレスに対
   応付けて格納されているデータを前記データ保持手段に
   保持されている書き込みデータに更新するキャッシュメ
   モリと、前記第１のクロックサイクルにて前記第１のアドレス保
   持手段に保持されていた書き込みアドレスを、前記第１
   のクロックサイクルに続く第２のクロックサイクルにわ
   たり保持する第２のアドレス保持手段と、 前記第２のクロックサイクルの開始タイミングまでに 前
   記書き込みデータへの更新をキャンセルする要因が発生
   したかどうかを判定するキャンセル判定手段と、 前記キャンセル判定手段がキャンセル要因の発生を判定
   した場合、前記第２のクロックサイクル内において、前
   記第２のアドレス保持手段に保持されている書き込みア
   ドレスに対応付けて前記キャッシュメモリに格納されて
   いるデータを無効化する更新キャンセル手段とを備える
   ことを特徴とするキャッシュメモリの更新キャンセルシ
   ステム。
2. 【請求項２】外部から供給された書き込みアドレスが前
   記キャッシュメモリにアドレスとして格納されているか
   どうかを判定するヒット判定手段と、 前記ヒット判定手段の判定結果を保持するヒット判定保
   持手段とをさらに備え、 前記更新キャンセル手段は、前記ヒット判定保持手段に
   保持されている判定結果が書き込みアドレスの格納を示
   すものであるときに、該書き込みアドレスに対応付けて
   格納されているデータを無効化することを特徴とする請
   求項１に記載のキャッシュメモリの更新キャンセルシス
   テム。
3. 【請求項３】前記キャッシュメモリは、アドレス毎に対
   応するデータが有効であるか無効であるかを示す有効性
   情報を含んでおり、 前記更新キャンセル手段は、前記アドレス保持手段に保
   持された書き込みアドレスに対応する有効性情報を無効
   に書き換えることで、前記キャッシュメモリに格納され
   ているデータを無効化することを特徴とする請求項１ま
   たは２に記載のキャッシュメモリの更新キャンセルシス
   テム。
4. 【請求項４】前記更新キャンセル手段は、前記アドレス
   保持手段に保持された書き込みアドレスに対応するアド
   レスをクリアすることで、前記キャッシュメモリに格納
   されているデータを無効化することを特徴とする請求項
   １または２に記載のキャッシュメモリの更新キャンセル
   システム。
5. 【請求項５】前記キャッシュメモリは、データの更新が
   あったときに、該データの更新をライトスルー方式でメ
   インメモリに判定するものであることを特徴とする請求
   項１乃至４のいずれか１項に記載のキャッシュメモリの
   更新キャンセルシステム。
6. 【請求項６】前記キャッシュメモリは、ダイレクト方式
   でマッピングされることを特徴とする請求項１乃至５の
   いずれか１項に記載のキャッシュメモリの更新キャンセ
   ルシステム。
7. 【請求項７】アドレスと各アドレスのデータとを対応付
   けて格納するキャッシュメモリにおいて、外部から供給
   された書き込みアドレスに対応してなされたデータの更
   新をキャンセルするキャッシュメモリの更新キャンセル
   方法であって、 前記外部から供給された書き込みアドレスを第１のクロ
   ックサイクルにわたり保持する第１の書き込みアドレス
   保持ステップと、前記第１の書き込みアドレス保持ステップにて保持され
   ていた書き込みアドレスを、前記第１のクロックサイク
   ルに続く第２のクロックサイクルにわたり保持する第２
   の書き込みアドレス保持ステップと、 前記第２のクロックサイクルの開始タイミングまでに 前
   記書き込みデータへの更新をキャンセルする要因が発生
   したかどうかを判定するキャンセル判定ステップと、 前記キャンセル判定ステップでキャンセル要因の発生を
   判定した場合、前記第２のクロックサイクル内におい
   て、前記第２の書き込みアドレス保持ステップで保持し
   た書き込みアドレスに対応付けて前記キャッシュメモリ
   に格納されているデータを無効化する更新キャンセルス
   テップとを含むことを特徴とするキャッシュメモリの更
   新キャンセル方法。