JP3272664B2 - プロセッサインターフェイス回路 - Google Patents

プロセッサインターフェイス回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プロセッサインターフ
ェイス回路の分野に関する。より詳細には、本発明は、
一実施例において、マイクロプロセッサ又は１組のマイ
クロプロセッサと他のプロセッサ回路との間の改良され
たインターフェイスを提供する。
【０００２】
【従来の技術】多くの場合に、マイクロプロセッサは、
これが通信する外部要素よりも高速で動作するように設
計することができる。不都合なことに、しばしば、マイ
クロプロセッサは、外部装置によって特定の動作が行わ
れるまで動作を進めることができず、従って、そのマイ
クロプロセッサが使用されたプロセッサシステムの性能
に悪影響を及ぼす。このような欠点の１つの理由は、同
じ集積回路即ちチップ上の２つの回路間の通信の方が一
般にチップ間バス又は他のインターフェイスによって分
離された２つの回路間の通信よりも高速だからである。
従って、マイクロプロセッサと高速で対話する必要性に
対する１つの解決策は、データ及び命令キャッシュのよ
うな多数の回路をマイクロプロセッサチップ上に配置す
ることである。しかしながら、高レベルの要素をマイク
ロプロセッサと共にチップ上に付加することは、エラー
の診断を著しく困難なものにする。これは、内部エラー
がマイクロプロセッサ内で検出されて、チップから診断
システムへと抽出されるときまでに、診断システムに
は、マイクロプロセッサの連続動作によりその内部回路
の状態がエラー時点の状態がもはや分からない点まで変
えられる前に、エラーの原因を調査する時間がほとんど
ないからである。例えば、データエラーがマイクロプロ
セッサ内の奥深くで発生したが、出力される前にマイク
ロプロセッサ内のロジックによって検出されて見掛け上
固定された場合には、外部回路はそのデータが有効デー
タであるとしてそれに基づいて動作し、それにより、プ
ロセッサシステムを破壊することがある。
【０００３】プロセッサシステムに伴う別の問題は、殆
どのマイクロプロセッサ要求及びこれら要求に対する応
答が送られるマイクロプロセッサバスにある。マイクロ
プロセッサバスは、書き込み要求を、書き込まれるべき
データと共に搬送し、読み取り要求を搬送し、マイクロ
プロセッサへ戻される読み取り及び書き込み応答を搬送
し、そしてマイクロプロセッサへの割り込み信号を搬送
する。バス上でのこのトラフィックは、マイクロプロセ
ッサからデータを受け入れたりマイクロプロセッサへデ
ータを供給したりすることのできる速度をしばしば制限
する。
【０００４】
【発明が解決しようとする課題】以上のことから、マイ
クロプロセッサに対する改良されたインターフェイスが
要望されていることが明らかであろう。
【０００５】
【課題を解決するための手段】本発明によるプロセッサ
インターフェイスシステムの一実施例では、プロセッサ
インターフェイスチップ及び保守診断チップが提供され
る。プロセッサインターフェイスチップは、タンデムマ
イクロプロセッサとメインメモリとの間をインターフェ
イスするロジックと、マイクロプロセッサとメインメモ
リとの間の多数のマイクロプロセッサ要求をパイプライ
ン処理するロジックと、マイクロプロセッサがプレフェ
ッチデータの読み取り要求を発生する前にデータをプレ
フェッチするロジックと、ブートコードに対するマイク
ロプロセッサの固定のメモリ位置に関与せずに物理メモ
リ内のどこででもブートコードからブートを生じさせる
ことのできるロジックと、マイクロプロセッサとプロセ
ッサインターフェイスチップとの間でプロセッサバスを
通る割り込み情報の流れをインテリジェント的に制限す
るロジックとを備えている。保守診断チップは、エラー
が検出された場合にいずれかのマイクロプロセッサを停
止するロジックであって、欠陥時点のマイクロプロセッ
サの状態が欠陥の原因の形跡を隠してしまう異なる状態
へ変化する前に、マイクロプロセッサ及びマイクロプロ
セッサに取り付けられた二次キャッシュの状態を読み出
すようなロジックを備えている。
【０００６】本発明の特徴及び効果は、添付図面を参照
した以下の詳細な説明から更に良く理解されよう。
【０００７】
【実施例】図１は、本発明によるプロセッサシステム１
０の概略図である。このプロセッサシステム１０は、１
つの好ましい実施例において、２つのマイクロプロセッ
サと、プロセッサボード上の多数の特殊目的のチップと
を備えているが、１つのチップ上に図示された多数の回
路を含むか又は個々のファンクションに対して多数のチ
ップを設けるといった他の構成も考えられる。プロセッ
サシステム１０は、図１においては、２つのマイクロプ
ロセッサ１２（０、１）と、保守・診断チップ（ＭＤ
Ｃ）１４と、プロセッサインターフェイスチップ（ＰＩ
Ｃ）１６と、メモリインターフェイスチップ（ＭＩＣ）
２０と、メインメモリ２２と、二次キャッシュ３０とを
備えて示されている。図示されていない他の要素も含ま
れる。
【０００８】要素を相互接続する多数のバスも設けられ
る。プロセッサバス（Ｐｂｕｓ）１８はＰＩＣ１６とマ
イクロプロセッサ１２（０、１）とを接続し、保守バス
（Ｍｂｕｓ）２４は、ＭＤＣ１４をＰＩＣ１６及びＭＩ
Ｃ２０に接続しそしてＭＤＣ１４との間で診断コマンド
及びデータをやり取りし、内部バス（Ｉｂｕｓ）２６は
ＰＩＣ１６をＭＤＣ１４及びＭＩＣ２０に接続し、そし
て二次キャッシュバス２８はマイクロプロセッサ１２
（０、１）を二次キャッシュ３０に接続する。
【０００９】信頼性を得るために、多数のバスは情報ラ
インとチェックラインを使用しており、情報ラインは、
存在するバスに対して独立した信号（データ、命令、ア
ドレス、制御信号、等）を搬送し、そしてチェックライ
ンは、情報ライン上の値のファンクションであると共
に、チェック和、パリティ、又は他のエラー修正コード
（ＥＣＣ）ファンクションのようなチェックファンクシ
ョンであるチェック信号を搬送する。例えば、Ｉｂｕｓ
２６は、その一部分として、３２本の信号ライン及び４
本のパリティラインを備え、パリティラインの各々は、
３２本の情報信号ラインのうちの８本の偶数パリティチ
ェックを搬送する。図１では、幾つかのラインは、チェ
ックラインが情報ラインから分離された状態で示されて
いない。
【００１０】マイクロプロセッサ１２は、１つのマイク
ロプロセッサが両Ｐｂｕｓ１８及びＳＣバス２８の情報
ラインとチェックラインを制御するような「完全マスタ
ー」モードで動作することもできるし、或いは各マイク
ロプロセッサ１２がＰｂｕｓ１８及びＳＣバス２８のバ
スを制御するような「ロック・ステップ」又は「部分マ
スター」モードで動作することもできる。信頼性を得る
ために、両マイクロプロセッサ１２は、バスを読み取り
そして同じ命令を実行するが、その一方、即ちバスマス
ターのみがバスの情報ラインを駆動し、そしてその他方
のマイクロプロセッサ１２は情報ラインを監視し、これ
らラインの値を、これがそのバスのマスターであった場
合にこれらラインにおいて駆動したもの（その「電位」
出力」）と比較する。非マスターのマイクロプロセッサ
がバスの情報ライン上にあるものと一致しない場合に
は、「出力不一致」欠陥をトリガーし、これは図２につ
いて説明する。更に、信頼性を得るために、バスマスタ
ーはバスチェックラインを駆動せず、非マスターは駆動
する。このように、マイクロプロセッサが正常に動作し
ているが、互いにステップがずれている場合には、チェ
ックラインがおそらく正しくないであろうときにバス上
の他の装置がエラーを通知する。
【００１１】図１に示すように、一方のマイクロプロセ
ッサ１２（０）は、ＳＣバス２８のマスターであり、
「ＳＣマスター」（二次キャッシュマスター）と表示さ
れているが、他方のマイクロプロセッサ１２（１）は、
Ｐｂｕｓ１８のマスターであって、「ＳＩマスター」
（システムインターフェイスマスター；この場合Ｐｂｕ
ｓ１８が「システムインターフェイス」である）と表示
されている。従って、ロック・ステップモードで動作す
るときには、ＳＣマスター１２（０）がＳＣバス２８の
情報ライン（アドレス／データ／ＥＣＣ）を駆動し、Ｓ
Ｃバス２８のチェックライン（Ａｄｒ／Ｃｎｔパリテ
ィ；アドレス及び制御ラインパリティ）を監視するが、
ＳＩマスター１２（１）はチェックラインを駆動し、Ｓ
Ｃバス２８の情報ラインを監視する。これに対し、ＳＩ
マスター１２（１）は、Ｐｂｕｓ１８の情報ライン（ア
ドレス／データ）を駆動し、Ｐｂｕｓ１８のチェックラ
イン（ＥＣＣ／パリティ）を監視するが、ＳＣマスター
１２（０）はチェックラインを駆動し、Ｐｂｕｓ１８の
情報ラインを監視する。
【００１２】ある実施例においては、一方のマイクロプ
ロセッサがＳＣマスター及びＳＩマスターの両方であ
り、換言すれば、「完全マスター」であり、そして他方
のマイクロプロセッサは、「完全リッスナー」であっ
て、完全マスターの動作を重複するものであるが、完全
マスターと共有するものでないおそらくその欠陥ライン
を除いて、いずれのラインも駆動しない。ＳＣバス２８
のＥＣＣラインは実際にはチェックラインであるが、こ
れらは情報ラインとグループ構成される。これは、ＥＣ
Ｃラインが二次キャッシュ３０により使用されてエラー
チェックを行うからであり、二次キャッシュ３０への全
てのラインが同じマイクロプロセッサから到来する場合
には、二次キャッシュは、２つのマイクロプロセッサ１
２（０、１）間に僅かなタイミング変動が生じてアドレ
ス及びデータがＥＣＣ信号とタイミングをずらして二次
キャッシュに到達することを気にせずに、高速度で動作
することができる。このようなタイミング変動は、マイ
クロプロセッサを形成する際のプロセスの変動によって
生じることがある。
【００１３】好ましい実施例では、マイクロプロセッサ
１２（０、１）は、シリコン・グラフィックス・インク
のＭＴＩ部門で製造されているＲ４４００マイクロプロ
セッサである。
【００１４】バス（Ｉｂｕｓ、Ｐｂｕｓ、ＳＣｂｕｓ、
Ｍｂｕｓ）に加えて、種々の要素間には他の信号ライン
が存在する。ＰＩＣ１６からＭＤＣ１４へのエラー信号
ラインは、ＰＩＣがＰｂｕｓ上で修正可能なエラー又は
修正不能なエラーに遭遇したことを指示するＣＥ／ＵＣ
Ｅエラー信号を搬送する。Ｐｂｕｓのチェックラインの
チェック値がＰｂｕｓの情報ラインの情報値に対してチ
ェックファンクションを正しく反映しない場合には、Ｐ
ＩＣがＣＥ／ＵＣＥエラー信号をアサートする。
【００１５】各マイクロプロセッサ１２とＭＤＣとの間
には３本のラインＦＡＵＬＴ＊、ＲＥＳＥＴ＊及びＭＯ
ＤＥＩＮが設けられている。ＦＡＵＬＴ＊ラインは、マ
イクロプロセッサが欠陥を検出したときにマイクロプロ
セッサにより低レベルに駆動される。ＲＥＳＥＴ＊及び
ＭＯＤＥＩＮラインは、ＭＤＣ１４によって駆動され
る。ＲＥＳＥＴ＊信号は、この信号が低レベルであると
きマイクロプロセッサをリセット状態に保持するアクテ
ィブ・ロー信号であり、そしてＭＯＤＥＩＮ信号は、マ
イクロプロセッサのモードを制御する。ＲＥＳＥＴ＊信
号がアサートされた（ＭＤＣ１４によって低レベルに保
持された）場合には、ＭＯＤＥＩＮ信号はＦＡＵＬＴ＊
ラインにおける信号の意味を制御する。
【００１６】図２は、ＦＡＵＬＴ＊、ＲＥＳＥＴ＊及び
ＭＯＤＥＩＮ信号の相互作用を詳細に示している。図２
は、ＡないしＫと示された周期に分割されたタイミング
チャートであり、これら周期は等しい時間巾ではなく、
これらの信号ラインにおける異なる作用周期を区別する
ものである。これらの周期は、以下のテーブル１に簡単
に説明する。 テーブル１：欠陥に続く処理周期 周期 説明 Ａ ＳＩマスター及び／又はＳＣマスターは、それらのＦＡＵＬＴ＊ライ ンをアサートし、これはＭＤＣによって検出される。 Ｂ ＭＤＣは、両方のマイクロプロセッサに対しＲＥＳＥＴ＊をアサート する。 Ｃ ＭＤＣは、両ＲＥＳＥＴ＊信号をアサートし続け（即ち、ＲＥＳＥＴ ＊ラインを低レベルに保持し）そして両ＭＯＤＥＩＮ信号をアサート し（ＭＯＤＥＩＮラインを高レベルに駆動することにより）、この状 態において、各マイクロプロセッサのＦＡＵＬＴ＊ラインは（低レベ ルになることにより）欠陥をトリガーする最初の欠陥が出力不一致で あるとマイクロプロセッサが考えるかどうかを指示する。
【００１７】 Ｄ ＭＤＣは、両ＲＥＳＥＴ＊信号をアサートし続けそして両ＭＯＤＥＩ Ｎラインを高レベルに駆動し、この状態において、各マイクロプロセ ッサのＦＡＵＬＴ＊ラインは（低レベルになることにより）入力欠陥 が生じたとマイクロプロセッサが考えるかどうかを指示する。 Ｅ ＭＤＣは、ＳＩマスターのみに対してＲＥＳＥＴ＊信号を解除し、こ の点において、ＳＩマスターは、ＳＣｂｕｓ２８、Ｐｂｕｓ１８及び 両バスに対するチェックラインの完全マスターとなる。 Ｆ ＭＤＣは、ＳＩマスターに対してＲＥＳＥＴ＊信号を再アサートし、 ＳＣマスターに対してＲＥＳＥＴ＊信号をデアサートし、この点にお いてＳＣマスターは完全マスターとなる。この周期の終わりに、ＭＤ Ｃは、ＳＣマスターに対してＲＥＳＥＴ＊信号を再アサートする。 Ｇ ＭＤＣは、両マイクロプロセッサに対してＲＥＳＥＴ＊信号をデアサ ートし、両マイクロプロセッサは部分マスターとして動作する。この 周期の終わりに、ＭＤＣは両ＲＥＳＥＴ＊信号を再アサートする。 Ｈ ＭＤＣは、ＳＩマスターに対しＲＥＳＥＴ＊信号をデアサートし、そ してＳＣマスターに対してＲＥＳＥＴ＊信号を保持する（アサートし 続ける）。この周期では、ＳＩマスターは完全マスターである。
【００１８】 Ｉ ＭＤＣは、ＳＩマスターに対しＲＥＳＥＴ＊信号を再アサートし、そ してＳＣマスターに対してＲＥＳＥＴ＊信号をデアサートする。この 周期では、ＳＣマスターは、完全マスターである。 Ｊ ＭＤＣは、ある有限の時間周期に対し両ＲＥＳＥＴ＊信号を再アサー トする。 Ｋ ＭＤＣは、両ＲＥＳＥＴ＊信号をデアサートし、マイクロプロセッサ は、部分マスターとなる。
【００１９】タイミングチャート（周期Ａ）は、ＳＣマ
スター（図１に１２（０）で示す）又はＳＩマスター
（図１に１２（１）で示す）が欠陥を検出して、そのＦ
ＡＵＬＴ＊ラインを低レベルに駆動することによりこの
ラインをアサートする状態で始まる。この信号は、ＭＤ
Ｃ１４によってピックアップされる。ＰＩＣが間違った
パリティでＰｂｕｓ１８を駆動するようなあるエラーの
場合には、両マイクロプロセッサ１２がそれらの別々の
欠陥ラインをアサートすることがある。他のエラーの場
合には、一方のマイクロプロセッサ１２のみがエラーを
検出する。
【００２０】いずれの場合にも、欠陥が生じると、ＭＤ
Ｃ１４は、マイクロプロセッサ１２の状態を迅速に判断
しなければならない。マイクロプロセッサ１２の状態
は、その内部レジスタ及びフラグの値である。完全な診
断の場合には、ＭＤＣ１４は、各マイクロプロセッサ１
２の一次キャッシュの内容と、共有二次キャッシュ３０
（図１）の内容とを得なければならない。命令及びデー
タが個別のキャッシュ処理されるようなマイクロプロセ
ッサが使用される場合には、一次キャッシュは、一次命
令キャッシュ及び一次データキャッシュを含む。
【００２１】ＭＤＣがＦＡＵＬＴ＊信号を受け取ると、
ＭＤＣは、両マイクロプロセッサのＲＥＳＥＴ＊ライン
をアサートする（周期Ｂ）。ＲＥＳＥＴ＊信号がアサー
トされたときに、マイクロプロセッサは、ＦＡＵＬＴ＊
ラインを除くその全ての出力が３状態出力であるような
状態に入る。これは、他のロック・ステップマイクロプ
ロセッサが干渉を生じることなくバスを完全に制御でき
るようにする。マイクロプロセッサ１２は、ビットをセ
ットできると共にリセットの後にビットを思い出すこと
のできる内部ロジックを含む。このビットは、マイクロ
プロセッサ１２が並列マスターモードにあるときにＳＩ
マスターであるかＳＣマスターであるかを指示する。マ
イクロプロセッサ１２がリセットされそしてそのリセッ
トが少なくともある所定の時間中保持されるたびに、マ
イクロプロセッサのマスターモードは、完全マスターモ
ードと部分マスターモードとの間をトグルする。
【００２２】マイクロプロセッサ１２をリセット状態に
保持するのに加えて、ＭＤＣは、Ｍｂｕｓ２４を経てホ
ールド信号を送信し、Ｉｂｕｓ２６に接続された装置の
状態を保持する。
【００２３】リセットモードにある間に、マイクロプロ
セッサ１２内のロジックは、ＭＯＤＥＩＮラインの状態
に基づいて更に別の欠陥指示をＦＡＵＬＴ＊ラインに与
える（周期Ｂ、Ｃ）。ＭＯＤＥＩＮラインが低レベルで
あるときには、ＦＡＵＬＴ＊ラインは、出力不一致が最
初に欠陥をトリガーした場合に低レベル（論理０）とな
り、これは、初期ＦＡＵＬＴ＊パルスを生じさせる。上
記したように、出力不一致欠陥は、他方のマイクロプロ
セッサによって駆動されているラインが一方のマイクロ
プロセッサの電位出力とは異なる値に駆動されたときに
一方のマイクロプロセッサから予想されるものである。
出力ロジックが欠陥でない限り、マイクロプロセッサ
は、これが駆動するライン上の出力不一致を論理的に検
出することはできない。各マイクロプロセッサ１２は、
あるラインに対するマスターであるから、出力不一致指
示は、ＳＣバス２８又はＰｂｕｓ１８のいずれかにおい
て不一致が生じ勝ちなラインを示す。ＦＡＵＬＴ＊ライ
ンは、出力不一致が検出された場合にエラーを検出する
マイクロプロセッサによって低レベル（論理０）に駆動
される。
【００２４】次いで、周期Ｃにおいて、各マイクロプロ
セッサ１２からの入力欠陥経過ビットがＦＡＵＬＴ＊ラ
インから読み取られる。ＲＥＳＥＴ＊ラインを低レベル
に保持するＭＤＣがＭＯＤＥＩＮラインを高レベルに駆
動すると、マイクロプロセッサ１２は、ＦＡＵＬＴ＊ラ
インに入力欠陥経過ビットを出力して、これらラインを
低レベルに駆動し、入力欠陥を指示する。入力欠陥経過
ビットは、入力欠陥が最初に生じる欠陥であったことは
指示せず、入力欠陥ビットがリセットされて以来ある時
間に入力欠陥が生じたことを指示する。
【００２５】ＭＤＣによって欠陥が検出された後に、Ｍ
ＤＣは、マイクロプロセッサに対するブート位置におい
てメモリ２２へ診断コードをロードする。ブート位置
は、リセット時にマイクロプロセッサによって読み取ら
れる第１命令位置である（が、以下で述べるように、こ
のアドレスは、ブートアドレスレロケータ１９４によっ
て物理的なメモリ位置へレロケートされることがあ
る）。
【００２６】診断コードがロードされると、ＲＥＳＥＴ
＊信号は、マイクロプロセッサ１２（１）（部分マスタ
ーモードのＳＩマスター）においてデアサートされ、こ
れは上記したように完全マスターとして動作する。診断
コードは、マイクロプロセッサ１２（１）がその状態及
びその一次キャッシュの内容をダンプするようにさせる
（周期Ｅ）。診断コードは、通常、このコードを実行し
ている間に一次キャッシュが使用されないように書き込
まれ、従って、最初に破壊されずにこれを読み取ること
ができるようにされる。
【００２７】マイクロプロセッサ１２（０）のＲＥＳＥ
Ｔ＊ラインはまだアサートされているので、そのマイク
ロプロセッサの出力ラインは３状態にある。これは、マ
イクロプロセッサ１２（１）が診断コードを実行できる
ようにし、マイクロプロセッサ１２（０）によって干渉
されずにダンプを行わせる。ダンプされたデータは、次
いで、ＰＩＣによってピックアップされ、ＭＩＣに通さ
れて、後で分析するためにメモリ２２に記憶される。も
ちろん、欠陥が生じたとすると、いずれかのマイクロプ
ロセッサ１２が適切に振る舞わず、診断データの収集に
干渉を生じることになる。
【００２８】周期Ｅの終わりに、マイクロプロセッサ１
２（１）のＲＥＳＥＴ＊ラインは、再びアサートされ
る。周期Ｆがスタートすると、マイクロプロセッサ１２
（０）のＲＥＳＥＴ＊ラインがデアサートされ、診断コ
ードの実行を開始して、その状態及び一次キャッシュを
ダンプする。両マイクロプロセッサ１２がそれらの状態
及び一次キャッシュをダンプしてしまうと、二次キャッ
シュ３０をダンプすることが必要となる。
【００２９】ＭＤＣ１４はＳＣバス２８に直結されない
ので、二次キャッシュ３０は、マイクロプロセッサ１２
の１つを介してダンプされねばならない。ＭＤＣ１４
は、この目的のためにＳＣバス２８に直結できるが、Ｓ
Ｃバス２８に別の装置を接続すると、その応答時間が低
速になり、従って、ＭＤＣ１４は、マイクロプロセッサ
１２を経て二次キャッシュ３０を読み取る。欠陥を生じ
ている問題が診断されるまで、どちらのマイクロプロセ
ッサ１２が欠陥であるか未知であり、どちらにせよ、ロ
ック・ステップで動作する両マイクロプロセッサを使用
し、次いで、各マイクロプロセッサを別々に使用して二
次キャッシュ３０が読み出され、分析のための二次キャ
ッシュの３つのコピーが形成される。
【００３０】二次キャッシュ３０がロック・ステップ状
態のマイクロプロセッサ１２（０、１）から読み出され
ている間に出力不一致が生じた場合は、それが無視され
る。各マイクロプロセッサ１２は、そのリセットライン
が解除されたときに部分マスターモードに入るようにセ
ットされるので、二次キャッシュ３０が最初にロック・
ステップ（２つの部分マスター）モードで読み取られる
（周期Ｇ）。ＳＣマスターが部分マスターであるために
は、ＳＣマスターは、図２に示されたように、周期Ｆと
Ｇとの間のある一定の時間中にリセットされていなけれ
ばならないことに注意されたい。
【００３１】周期Ｇにおいて、両マイクロプロセッサ１
２は同じコードを実行し、このコードは、これらマイク
ロプロセッサが二次キャッシュ３０の内容をＰＩＣ１６
へダンプするように命令し、ＰＩＣはそれをＭＩＣ２０
へ通してメモリ２２に記憶する。このダンプ中に出力不
一致が生じた場合には、ＦＡＵＬＴ＊ラインがアサート
されるが、ＭＤＣによって無視される（が、これはＭＤ
Ｃによって注目され、記録される）。もちろん、診断コ
ードは、通常は、このコードを実行している間に二次キ
ャッシュが使用されないように書き込まれる。
【００３２】周期Ｈにおいて、マイクロプロセッサ１２
（１）は、完全マスターとして二次キャッシュ３０の内
容をダンプし、そして周期Ｉにおいて、マイクロプロセ
ッサ１２（０）は、完全マスターとして二次キャッシュ
３０の内容をダンプする。
【００３３】周期Ｊは、リセットラインがマイクロプロ
セッサ１２（０）において部分マスターモード／完全マ
スターモードをトグルするのに必要な最終時間周期を示
している。各マイクロプロセッサ１２の状態及び一次キ
ャッシュ、並びに二次キャッシュ３０がダンプされる
と、ＭＤＣ１４はこのダンプを分析するように進むこと
ができるか、或いはＲＥＳＥＴ＊ラインをデアサートす
ることによりマイクロプロセッサ１２をコールド・リセ
ットすることができる（周期Ｋ）。
【００３４】図３は、ＰＩＣ１６を詳細に示している。
ＰＩＣは、図示されない多数のエレメントを含んでお
り、Ｐｂｕｓインターフェイスセクション１８０、Ｉｂ
ｕｓインターフェイスセクション１８２、要求パイプラ
イン１９５、プレフェッチ待ち行列１９６、及び割り込
みフィルタ１９８におおよそ分割される。
【００３５】Ｐｂｕｓインターフェイスセクション１８
０は、Ｐｂｕｓ１８からデータを読み取ってＰＩＣ１６
の多数の他の要素からＰｂｕｓ１８にデータを出力する
ためのロジックを備えている。図３に示されたＰｂｕｓ
インターフェイスセクション１８０の要素は、Ｐｂｕｓ
１８に接続されたマルチビット入力ドライバ２０２、こ
の入力ドライバ２０２に接続されたＰｂｕｓ入力レジス
タ２５０、この入力レジスタ２５０により出力されるコ
マンド経路とプレフェッチ待ち行列１９６との間に接続
されたプレフェッチ待ち行列モニタ２５４、及びＰｂｕ
ｓ出力マルチプレクサ２６４であり、該マルチプレクサ
の選択入力はマルチプレクサコントローラ２５６から受
け取られそしてその出力はＰｂｕｓ出力レジスタ２４８
に接続され、これは次いでマルチビット出力ドライバ２
５２の入力に接続される。レジスタ２５０の出力はコマ
ンド経路と書き込みデータ経路とに分割され、コマンド
はプレフェッチ待ち行列モニタ２５４及び要求パイプラ
イン１９５へ送られ、そして書き込みデータは要求パイ
プライン１９５の書き込みバッファ２０８へ送られる。
【００３６】Ｉｂｕｓインターフェイスセクション１８
２は、Ｉｂｕｓ２６からデータを読み取ってＰＩＣ１６
の多数の他の要素からのデータをＩｂｕｓ２６に出力す
るロジックを含んでいる。図３に示されたＩｂｕｓイン
ターフェイスセクション１８２の要素は、Ｉｂｕｓ２６
に接続された第２マルチビット入力ドライバ２４２、こ
の入力ドライバ２４２に接続されたＩｂｕｓ入力レジス
タ２４４、及びＩｂｕｓ出力マルチプレクサ２１０であ
り、該マルチプレクサの選択入力は第２マルチプレクサ
コントローラ２１２から受け取られそしてその出力はブ
ートアドレスレロケータ１９４に接続され、これはＩｂ
ｕｓ出力レジスタ２４０に出力し、これは次いで第２マ
ルチビット出力ドライバ２１４の入力に接続される。レ
ジスタ２４４の出力は、２つの出力に分割され、その一
方の出力は割り込みフィルタ１９８へ送られる割り込み
に対するものであり、そしてその他方の出力はプレフェ
ッチ待ち行列１９６へ送られるメモリ読み取り応答に対
するものである。
【００３７】図３を参照して要求パイプライン１９５に
ついて詳細に説明する。要求パイプライン１９５の説明
に続いて、図４を参照してプレフェッチ待ち行列１９６
を説明し、そして図７を参照して割り込みフィルタ１９
８を説明する。
【００３８】要求パイプライン１９５は、パイプライン
テイルレジスタＰＴＡＩＬ（ＤＭＩ）２０４（１）と、
パイプラインヘッドレジスタＰＨＥＡＤ（ＤＭＯ）２０
４（２）と、パイプラインコントローラ２０６と、書き
込みバッファ２０８とを備えている。この書き込みバッ
ファ２０８は、書き込みバッファがいっぱいであるか空
であるかを指示するためのいっぱい／空フラグ２０９を
含んでいる。又、パイプラインコントローラ２０６は、
いかに書き込みバッファ２０８がいっぱいであるか空で
あるかを指示するレジスタ（図示せず）と、到来する書
き込み要求をＩｂｕｓ２６に送るべきか又は書き込みバ
ッファ２０８が更にいっぱいになるのを待機すべきかを
判断するためにこのレジスタに対して比較することので
きるプログラム可能なスレッシュホールド（これも図示
せず）とを維持する。
【００３９】マイクロプロセッサ要求のコマンド部分、
例えば、要求がメモリ読み取り要求であるという指示、
及び読み取られるべきアドレスの指示は、パイプライン
テイルに記憶されるか、パイプラインヘッドに記憶され
るか、又はマルチプレクサ２１０及びＩｂｕｓ２６へ直
接通されるかのいずれかである。ある場合には、メモリ
読み取り要求は、要求パイプラインに到達せず、プレフ
ェッチ待ち行列１９６へルート指定される。これは、マ
イクロプロセッサによって読み取られるべきデータがプ
レフェッチ待ち行列に既に存在するときに生じる。この
状態は、読み取り要求のアドレス部分を、プレフェッチ
待ち行列１９６のバッファに対して記憶されたアドレス
タグと比較することにより検出される。しかしながら、
読み取り要求が要求パイプライン１９５に入る場合に
は、要求パイプライン１９５を経て直接通すこともでき
るし、或いはＰＴＡＩＬ又はＰＨＥＡＤのいずれかに記
憶することもできる。ＰＴＡＩＬ及びＰＨＥＡＤの両方
が空でありそしてＩｂｕｓ２６が開放している場合に
は、読み取り要求はマルチプレクサ２１０へ直接通され
る。
【００４０】Ｉｂｕｓ２６がビジーである場合には、読
み取り要求がＰＨＥＡＤに入れられそしてパイプライン
コントローラ２０６は、要求の受け入れをＰｂｕｓ１８
を経てマイクロプロセッサへ戻し、マイクロプロセッサ
が動作を継続できるようにする。ＰＨＥＡＤがコピーさ
れる場合には、読み取り要求がＰＴＡＩＬに入れられそ
してＰＨＥＡＤが開放しているときにＰＨＥＡＤへと移
動され、この場合も、パイプラインコントローラ２０６
は、要求の受け入れをマイクロプロセッサへ戻す。ＰＴ
ＡＩＬも占有されている場合には、読み取り要求は入力
レジスタ２５０に保持され、パイプラインコントローラ
は要求の受け入れを返送しない。パイプラインコントロ
ーラ２０６が要求の受け入れを返送するまで（読み取り
要求が最終的にＰＴＡＩＬ又はＰＨＥＡＤにロードされ
るか又はＩｂｕｓ２６に送られたとき）、マイクロプロ
セッサは、Ｐｂｕｓ１８を用いてそれ以上の要求を送信
するのを回避する。
【００４１】書き込み要求は、ＰＴＡＩＬ２０４（１）
に入れられ、書き込みデータは、Ｐｂｕｓ１８から書き
込みバス２０８へと収集される。書き込みバス２０８が
いっぱいであるときは、いっぱい／空フラグ２０９が
「いっぱい」にセットされる。スレッシュホールド量の
データが書き込みバッファ２０８にロードされたときに
は、パイプラインコントローラ２０６は、書き込み要求
をＰＴＡＩＬからＰＨＥＡＤへ移動する。Ｉｂｕｓ２６
が使用できる場合は、書き込み要求がそこへ移動し、そ
して書き込み要求及びそれに付随するデータがバスを経
て送られるときには、いっぱい／空フラグが「空」にせ
っとされる。図３に示す実施例では、一度に１つの書き
込み要求しか要求パイプラインに入れられないが、バス
の性能及び割り当てられたチップエリアについて異なる
制約をもつ他の実施例では、多数の書き込みバッファ又
は３つ以上のパイプライン段２０４をもつことができ
る。
【００４２】古いデータをマイクロプロセッサへ送信す
るのを回避するために、プレフェッチ待ち行列モニタ２
５４は、書き込み要求を監視し、そして書き込み要求に
よって書き込まれるべきメモリ位置からプレフェッチ待
ち行列が既に検索したデータを無効化するようにプレフ
ェッチ待ち行列１９６に知らせる。パイプラインコント
ローラ２０６とマルチプレクサコントローラ２１２を接
続する点線は、要求パイプライン１９５の出力をＩｂｕ
ｓ２６に出力すべきことをパイプラインコントローラ２
０６がマルチプレクサコントローラ２１２に知らせるこ
とを指示するのに使用される。
【００４３】Ｉｂｕｓ２６は、書き込み要求及びその書
き込みデータがＰＩＣ１６において完全であるときだけ
アサートされるので、Ｉｂｕｓ２６は、より効率的に使
用される。全ての書き込みデータを得るにはＰｂｕｓ１
８の多数のバスサイクルが必要とされ、従って、書き込
みバッファ２０８が、少なくとも、パイプライン２０６
に記憶されたプログラム可能なスレッシュホールドまで
満たされるかでは、Ｉｂｕｓ２６は使用されない。
【００４４】図４は、プレフェッチ待ち行列１９６を詳
細に示している。プレフェッチ待ち行列１９６は、制御
状態マシン３１２、最も最近使用されたレジスタ（ＭＲ
Ｕ）３１０、及び２つのバッファ（ＰＦＱ０、ＰＦＱ
１）２２６（０、１）とを備えている。ＭＲＵ３１０
は、最も最近使用されたバッファ２２６を指す。各バッ
ファは、８つのデータワード及びそれに関連したパリテ
ィビットに対する記憶部、即ちアドレスタグレジスタ３
０２、有効化フラグ３０４、ハード中断フラグ３０６、
及び修正不能なメモリエラー（ＵＣＭＥ）フラグ３０８
を備えている。制御状態マシン３１２は、バスインター
フェイスレジスタを経てＩｂｕｓ２６及びＰｂｕｓ１８
に接続され、そして各バッファ２２６の記憶エリア及び
種々のフラグを読み取ったり書き込んだりするように接
続される。又、制御状態マシン３１２は、プレフェッチ
待ち行列２５４からの信号も受け取り、これら信号は、
プレフェッチしたデータをＰｂｕｓ１８に与えるために
使用されると共に、バッファ２２６に読み込まれた後に
書き込まれたデータを無効化するのに使用される。制御
状態マシン３１２は、マルチプレクサ２１０を経てメモ
リ読み取り要求を行うところの出力を備えている。
【００４５】プレフェッチ待ち行列１９６は、次のよう
に動作する。非プレフェッチ動作の場合には、ＰＦＱ０
がＩｂｕｓバッファとして使用される。プレフェッチ動
作の場合には、制御状態マシン３１２は、モニタ２５４
を経て又はＩｂｕｓ２６から到来するデータから読み取
り要求の読み取りアドレスが知らされる。次いで、制御
状態マシン３１２は、実際に要求されたブロックに続く
アドレスからデータの要求を行うか、或いは読み取り要
求において要求された２倍のデータに対しＩｂｕｓ２６
を経て単一の要求を行う。実際に要求されたデータのブ
ロックは、Ｐｂｕｓ１８を経てマイクロプロセッサへ送
られ、他方の半分は、要求されるまで、プレフェッチ待
ち行列バッファ２２６に記憶される。
【００４６】ＰＦＱ１が最も最近使用されたそして両有
効化フラグ３０４（０、１）がリセットされたことをＭ
ＲＵ３１０が指示したと仮定する。読み取り要求がＰＩ
Ｃ１６に送られたとき、その読み取り要求をプレフェッ
チ待ち行列に満たすことができず、従って、その要求
は、要求パイプライン１９５によってＩｂｕｓ２６に出
される。典型的な読み取り要求は、８ワードを要求する
が、プレフェッチ待ち行列を満たすために、Ｉｂｕｓ２
６の要求は、１６ワードを要求する。１６ワードの要求
がＤＲＡＭ（ダイナミックランダムアクセスメモリ）の
ページ境界を横切る場合には、その要求が２つの８ワー
ド要求として送られる。１６ワードが返送される場合に
は、８個が要求を満たすように送られ、そして他方の８
個がＰＦＱ０（最も古いバッファ）に記憶される。ＭＲ
Ｕ３１０は、ＰＦＱ１を指すようにトグルされ、タグレ
ジスタ３０２（０）は、ＰＦＱ０に記憶された後者の８
ワードのアドレスで更新され、そして有効化フラグ３０
４（０）がセットされる。
【００４７】最初の８ワードの読み取り中に、ハード中
断エラー又はＵＣＭＥが生じた場合には、その状態の指
示がマイクロプロセッサへ通される。しかしながら、後
者の８ワードにおいてエラーが生じた場合には、そのエ
ラーを生じたデータをマイクロプロセッサが実際に要求
するまで、マイクロプロセッサに指示が通されない。後
者の８ワードを読み取ることによりハード中断が生じた
場合には、ハード中断フラグ３０６（０）がセットさ
れ、そして後者の８ワードを読み取り中にＵＣＭＥが生
じた場合には、ＵＣＭＥフラグ３０８（０）がセットさ
れる。
【００４８】タグレジスタ３０２（０、１）の一方に一
致するアドレスに対して読み取り要求が発生されたこと
をＰＦＱモニタ２５４が指示するときには、その要求が
プレフェッチ待ち行列から満たされ、そして要求を満た
したバッファ２２６は、その有効化フラグ３０４をリセ
ットすることにより無効とマークされる。無効バッファ
２２６があるときには、別の８ワードをフェッチするこ
とができ、従って、プレフェッチ待ち行列１９６がデー
タ流に対してネックとなることは稀である。書き込み要
求が要求パイプライン１９５へ送られるときには、ＰＦ
Ｑモニタ２５４は、書き込みアドレスを制御状態マシン
３１２へ供給し、該マシンはそれをタグレジスタ３０２
（０、１）と比較する。書き込みアドレスがいずれかの
タグレジスタに一致する場合には、制御状態マシン３１
２は、その一致するタグレジスタに関連したバッファ２
２６に対し有効化フラグ３０４をリセットする。
【００４９】図５は、ブートアドレスレロケータ１９４
を詳細に示している。図５のブートアドレスレロケータ
１９４は、ブートアドレスレロケーションを行うべきで
あるかどうかを指示するビットを記憶するブート例外ベ
クトルインジケータレジスタ（ＢＥＶ ＰＩＣ）２１８
と、２ビットブートアドレスレジスタ２２０と、６個の
２入力マルチプレクサ４０２（１・・・６）と、アンド
ゲート４００と、排他的オア（ＸＯＲ）ゲート４０４と
を備えている。アドレスは、３２ビットと、各アドレス
バイト（８ビット）ごとに１ビットづつの４ビットのパ
リティで構成される。これらパリティビットは偶数パリ
ティであり、従って、ｄｍｏ ｒ ｐｂ〔３〕は、ｄｍ
ｏ ｒ〔３１：２４〕のＸＯＲであり、ｄｍｏ ｒ ｐ
ｂ〔２〕は、ｄｍｏ ｒ〔２３：１６〕のＸＯＲであ
り、等々となる。
【００５０】レジスタ２２０及びＢＥＶ ＰＩＣ２１８
は、多数の方法でセットすることができ、例えば、ＭＤ
Ｃ１４によって制御可能である。ＭＤＣ１４がレジスタ
に値を挿入する１つの方法は、所望の値を走査データに
挿入し、レジスタにおいて走査を実行し、そして新たな
内容を挿入しながら現在内容を読み出すというものであ
る。
【００５１】ブートアドレスレロケータ１９４は、バス
入力と、バス出力と、バスの内容がＩｂｕｓ２６に出さ
れるアドレスであるかどうかを指示する入力とを有す
る。バスの内容がＩｂｕｓ２６に出されるアドレスでな
い場合には、データが変更されずにブートアドレスレロ
ケータに通される。アンドゲート４００は２つの入力を
有し、その一方はＢＥＶ ＰＩＣ２１８からでありそし
てその他方は、入力がＩｂｕｓ２６に対するアドレスで
あるかどうかを指示する入力である。両方が真である場
合には、アンドゲート４００は、論理１（ＳＥＬＥＣＴ
＝１）をマルチプレクサ４０２（１・・・６）の選択入
力へ出力し、バスのアドレスのレロケーションを生じさ
せる。さもなくば、アンドゲート４００が論理０（ＳＥ
ＬＥＣＴ＝０）を出力する場合には、バスのデータが不
変のままブートアドレスレロケータ１９４に通される。
【００５２】テーブル２は、マルチプレクサのロジック
と、アドレスラインのビットに対するその作用とを示し
ている。 テーブル２：ブートレロケーションアドレス動作 ライン ＳＥＬＥＣＴ＝０ ＳＥＬＥＣＴ＝１ 31:24 dmo a [31:24] 0 23:22 dmo r [23:22] 0 21 dmo r [21] boot adr[1] 20:17 dmo r [20:17] 0 16 dmo r [16] boot adr[0] 15:08 dmo r [15:08] dmo r [15:08] 07:00 dmo r [07:00] dmo r [07:00] parity 3 xor(dmo r [31:24]) 0 parity 2 xor(dmo r [23:16]) xor(dmo r [21:16]) parity 1 xor(dmo r [15:08]) xor(dmo r [15:08]) parity 0 xor(dmo r [07:00]) xor(dmo r [07:00])
【００５３】図６は、０ｘ００００００００から０ｘＦ
ＦＦＦＦＦＦＦまでの３２ビットアドレスのメモリマッ
プであり、ブートアドレスレロケーションの作用を示し
ている。プロセッサシステムの一実施例において、オペ
レーティングシステムは、０ｘ００００００００でスタ
ートして、３２、６４、１２８又は２５６メガバイト
（ＭＢ）延びる下位アドレスに物理メモリを予想する。
しかしながら、マイクロプロセッサ１２は、０ｘ１ＦＣ
０００００にブートコードを見つけるよう予想する。こ
れら両方の要望は、０ｘ００００００００から０ｘ１Ｆ
Ｃ０００００までのスペースに及ぶ少なくとも５０８Ｍ
Ｂのメモリを使用するか、又は物理メモリ内の位置への
ジャンプを含むコードを備えた小さなメモリを０ｘ１Ｆ
Ｃ０００００に追加することによって満たすことができ
る。マイクロプロセッサ１２が動作している間に、その
内部変換ルック・アサイドバッファ（ＴＬＢ）で仮想メ
モリアドレス変換を行うことができるが、リセットの後
に、まだそれ自身を仮想メモリ動作用に構成していな
い。ブートコードは、この設定を助け、従って、マイク
ロプロセッサ１２が予想するアドレスに配置されるか又
はそこへレロケーションされねばならない。
【００５４】物理アドレススペースの４つのセクション
（００、０１、１０及び１１と示された）がブートコー
ドに対して使用できる。これらのセクションは全てメモ
リの最初の４ＭＢ内に位置しているから、これらは全て
上記実施例の設置された物理メモリに配置されている。
ブートアドレスレロケータ１９４は、アドレスをこれら
４つのセクションの１つにレロケートし、４つのセクシ
ョンの特定の１つは、ＢＯＯＴ ＡＤＲ〔１：０〕と示
されたブートアドレスレジスタ２２０の内容によって決
定される。
【００５５】図５は、点線輪郭のマルチプレクサ４０２
（３）を示しており、これは、上記例ではビット２０：
１７がブートアドレスにおいて全て０であるために実際
には必要でないことを表している。この場合に、マルチ
プレクサ４０２（３）は、チップのスペースを節約する
ために除去することができる。
【００５６】図７は、割り込みフィルタ１９８を詳細に
示すもので、この割り込みフィルタは、割り込みイメー
ジレジスタ４５２と、第３優先順位レベル割り込みレジ
スタ４６０と、第３優先順位レベル割り込みマスク４６
２と、第２優先順位レベル割り込みレジスタ４６４と、
第２優先順位レベル割り込みマスク４６６と、マルチラ
イン比較器４７０と、出力ドライバ４８０と、入力ドラ
イバ４８２とを備えている。又、図７は、マイクロプロ
セッサ１２内の割り込みレジスタ４５０も示している。
【００５７】割り込み入力経路が示されており、割り込
みは、Ｉｂｕｓ２６から伝播して、順に、レジスタ４６
０を通り、マスク４６２を通り、レジスタ４６４を通
り、マスク４６６を通り、そして内部バス４９０へ送ら
れる。内部バス４９０の５本のラインは割り込みイメー
ジレジスタ４５２へと送られ、該レジスタは、比較器４
７０への５ライン出力を有している。比較器４７０の比
較器出力は、ドライバ４８０のイネーブル出力に接続さ
れる。ドライバ４８０への入力は、内部バス４９０であ
る。ドライバ４８２の出力は、レジスタ及びマスクへ与
えられ、一方、ドライバ４８２の入力及びドライバ４８
０の出力は、Ｐｂｕｓインターフェイスセクション１８
０（図示せず；図３参照）を経てＰｂｕｓ１８に接続さ
れる。マイクロプロセッサ１２の割り込みレジスタ４５
０は、Ｐｂｕｓにも接続される。
【００５８】動作中に、Ｉｂｕｓ２６からの割り込みは
フィルタされ、マイクロプロセッサ１２に到達する割り
込みのみが割り込みレジスタ４５０の内容を変更する割
り込みとなるが、マイクロプロセッサ１２は、割り込み
レジスタに自由に問い合わせたり変更したり、或いは割
り込みフィルタ１９８にマスクしたりする。
【００５９】図８は、レジスタ４６０、４６４を詳細に
示している。図示されていないが、マスク４６２、４６
６は、各々、レジスタ４６０、４６４の各割り込みごと
にビットを含む。
【００６０】Ｉｂｕｓ２６を経て受け取った割り込み
は、それらの割り込み番号に基づいてレジスタ４６０に
記憶される。ある割り込みの場合に、割り込み番号と共
に値が通され、この値は、セット状態又はリセット状態
のいずれかにある割り込み（即ち、クリアされた割り込
み）の設定の指示と共に記憶される。これらの到来する
割り込みはマスクされそして図８に示すような優先順位
機構に基づいて優先順位決めされる。例えば、割り込み
ｉｎｔ ｉｏ〔１９：１０〕のグループの中で、ｉｎｔ
ｉｏ〔１９〕が最も高い優先順位を有する。それ故、
Ｉｂｕｓ２６を経て到来する割り込み事象によってｉｎ
ｔ ｉｏ〔１９〕及びそれより下位の優先順位の割り込
みがセットされた場合には、ｉｎｔ ｉｏ〔１９〕の割
り込みだけが通されて、次の優先順位レベルのｉｎｔ
ａ〔１５〕をトリガーする。ｉｎｔ ａ〔１５〕には、番
号「１９」も記憶され、ｉｎｔ ａ〔１５〕割り込みを
生じさせる優先順位グループ内の割り込みの番号を容易
に決定することができる。ｉｎｔ ｉｏ〔１９〕がクリ
アされた場合には、次に高い優先順位の割り込みがｉｎ
ｔ ａ〔１５〕まで伝播する。
【００６１】マスクレジスタは各割り込みごとにフラグ
を含み、マスクビットがセットされた場合には、その割
り込みが次のレベルへと送られない。それ故、ｉｎｔ
ｉｏ〔１９〕に対するマスクビットがセットされた場合
には、ｉｎｔ ｉｏ〔１９〕割り込みは、それが最も優
先順位の高い割り込みであってもｉｎｔ ａ〔１５〕へ
は通されない。
【００６２】同様に、割り込みは、第２のレベルにおい
て優先順位決めされ、これは割り込みを第１レベルにお
いて５に減少する。しかしながら、異なる割り込みの数
をこのように狭くしていっても、割り込みの頻度は必ず
しも減少されない。というのは、割り込みはしばしば第
１の優先順位レベルまで完全に伝播するからである。割
り込みレジスタ４５０を更新するためのＰｂｕｓ上のト
ラフィックの量を減少するために、割り込みイメージレ
ジスタ４５２は、割り込みレジスタ４５０にあるべきも
ののコピーを維持する。割り込みイメージレジスタ４５
２は、内部バス４９０へのマスク４６６の出力によって
更新され、そして割り込みイメージレジスタ４５２の予
備更新内容は、比較器４７０により内部バス４９０の内
容と比較される。内部バス４９０の内容が割り込みイメ
ージレジスタ４５２の内容を変更する場合には、内部バ
ス４９０の内容はＰｂｕｓに出力され、さもなくば、Ｐ
ｂｕｓには何も出力されない。このように、割り込みレ
ジスタ４５０及び割り込みイメージレジスタ４５２は、
割り込みレジスタ４５０を更新する際の遅延を除いて、
互いに反映し合う。もちろん、マイクロプロセッサ１２
が割り込みレジスタ４５０を内部で変更する場合には、
割り込みイメージレジスタ４５２も更新しなければなら
ない。完全な割り込みデータをそのたびにマイクロプロ
セッサ１２へ送る必要はない。というのは、マイクロプ
ロセッサ１２は、その動作にとって必要なときに、割り
込みフィルタ１９８のレジスタ及びマスクにアクセスす
ることができるからである。
【００６３】以上、本発明を説明したが、これは単なる
説明に過ぎず、本発明をこれに限定するものではない。
当業者であれば、本明細書の開示を検討することにより
多数の種々の変更が明らかとなろう。それ故、本発明の
範囲は、上記説明を参照して判断するのではなく、特許
請求の範囲のみによって限定されるものとする。
【図面の簡単な説明】
【図１】２つのマイクロプロセッサ、プロセッサインタ
ーフェイスチップ（ＰＩＣ）及び保守・診断チップ（Ｍ
ＤＣ）を含む本発明によるプロセッサシステムの全体を
示すブロック図である。
【図２】マイクロプロセッサと保守・診断チップとの間
の欠陥に続く相互作用を示したタイミング図である。
【図３】ブートアドレス変換回路、プレフェッチ待ち行
列、割り込みフィルタ及び要求パイプラインを含むＰＩ
Ｃの詳細なブロック図である。
【図４】プレフェッチ待ち行列を詳細に示すブロック図
である。
【図５】ブートアドレス変換回路を詳細に示すブロック
図である。
【図６】マイクロプロセッサによりアドレスされた物理
メモリのメモリマップを示す図である。
【図７】割り込みフィルタを詳細に示す図である。
【図８】３レベル割り込みハイアラーキの一例を示す図
である。
【符号の説明】
１０ プロセッサシステム １２ マイクロプロセッサ １４ 保守・診断チップ（ＭＤＣ） １６ プロセッサインターフェイスチップ（ＰＩＣ） １８ プロセッサバス（Ｐｂｕｓ） ２０ メモリインターフェイスチップ ２２ メインメモリ ２４ 保守バス（Ｍｂｕｓ） ２８ 二次キャッシュ（ＳＣ）バス ３０ 二次キャッシュ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フレッド シー サバーニック アメリカ合衆国 カリフォルニア州 94086サニーヴェイル コスタ メサ テラス 430 ナンバー エイチ (72)発明者 ジェフ エイ スプラウス アメリカ合衆国 カリフォルニア州 94043マウンテン ヴィュー イージー ストリート 221 アパートメント 14 (72)発明者 マーティン ジリ グロース アメリカ合衆国 カリフォルニア州 95051−3708 サンタ クララ ビュー ト ストリート 2962 (72)発明者 ピーター フー アメリカ合衆国 カリフォルニア州 94087サニーヴェイル クローフォード ドライヴ 524 (72)発明者 ラッセル マーク レクター アメリカ合衆国 カリフォルニア州 94618オークランド ロートン アベニ ュー 5587 (56)参考文献 特開 昭51−138356（ＪＰ，Ａ) 特開 昭54−84447（ＪＰ，Ａ) 特開 昭57−174745（ＪＰ，Ａ) 特開 平１−240958（ＪＰ，Ａ) 特開 平２−310657（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/24 G06F 9/46 G06F 13/36

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 タンデム状態で動作しているマイクロプ
    ロセッサを内部バスに接続するプロセッサインターフェ
    イス回路であって、マイクロプロセッサによって発せら
    れたメモリ読み取り、メモリ書き込み及び入力／出力ア
    クセスについての要求を取り扱うプロセッサインターフ
    ェイス回路において、 マイクロプロセッサとプロセッサインターフェイス回路
    との間でプロセッサバスを経て両方向データ経路を維持
    するプロセッサバスインターフェイスと、 プロセッサインターフェイス回路とプロセッサシステム
    の内部のマイクロプロセッサ要求ハンドラーとの間で内
    部バスを経て両方向データ経路を維持する内部バスイン
    ターフェイスであって、上記マイクロプロセッサ要求ハ
    ンドラーは、マイクロプロセッサからの要求に応答して
    メモリを読み取ったり書き込んだりする少なくともメモ
    リインターフェイス回路を含んでいるような内部バスイ
    ンターフェイスと、 上記プロセッサバスインターフェイスに接続されたブー
    トアドレスレロケータであって、このブートアドレスレ
    ロケータは、メモリアクセス要求のアドレス部分をアク
    セスするもので、ブートインジケータがセットされ且つ
    上記アドレス部分が上記メモリインターフェイス回路に
    よりアクセスされる上記メモリ内のアドレスを指さない
    ときに上記アドレス部分におけるアドレスをレロケート
    するようなブートアドレスレロケータと、 上記プロセッサバスインターフェイス及び上記内部バス
    インターフェイスに接続され、マイクロプロセッサ要求
    を受け入れると共に、内部バスインターフェイスが上記
    要求を直ちに受け入れられないときに上記要求が上記内
    部バスインターフェイスに出力される前に上記要求を確
    認するための要求パイプラインと、 上記プロセッサバスインターフェイス及び上記内部バス
    インターフェイスに接続され、上記メモリからデータの
    予想ブロックをフェッチして保持するためのプレフェッ
    チ待ち行列であって、上記予想ブロックは、マイクロプ
    ロセッサによって要求されたブロックに続くメモリ内の
    ブロックであるようなプレフェッチ待ち行列と、 上記内部バスインターフェイス及び上記プロセッサバス
    インターフェイスに接続され、上記内部バスから割り込
    み信号を受け取って、第１クラスの割り込みからの割り
    込みを上記プロセッサバスへ通し、この第１クラスの割
    り込みは、マイクロプロセッサのプログラムの流れに現
    在作用を与えるものであり、そして第２クラスの割り込
    みからの割り込みを記憶し、この第２クラスの割り込み
    は、その記憶された割り込みが上記プログラムの流れに
    作用するまで、上記プログラムの流れに全く現在作用を
    与えないものであるような割り込みフィルタとを備えた
    ことを特徴とするプロセッサインターフェイス回路。
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