JPS6254349A - アドレス変更方式 - Google Patents
アドレス変更方式Info
- Publication number
- JPS6254349A JPS6254349A JP19457885A JP19457885A JPS6254349A JP S6254349 A JPS6254349 A JP S6254349A JP 19457885 A JP19457885 A JP 19457885A JP 19457885 A JP19457885 A JP 19457885A JP S6254349 A JPS6254349 A JP S6254349A
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- JP
- Japan
- Prior art keywords
- address
- microprocessor
- reset
- output
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
末完＋ｈマイクロフーロセッサのアドレス変更方式Ｋｒ
！ｋＡＬ、特にリセット時にマイクロプロセッサからの
アドレス情報か０番地指定とならないマイクロプロセッ
サにおいて周辺←特にメモリ割付）からリセット時のア
ドレスを操作したい場合のアドレス変更方式に関する。
！ｋＡＬ、特にリセット時にマイクロプロセッサからの
アドレス情報か０番地指定とならないマイクロプロセッ
サにおいて周辺←特にメモリ割付）からリセット時のア
ドレスを操作したい場合のアドレス変更方式に関する。
マイクロプロセッサとして知られているインテル８０８
６および８０８８においては、リセット時のアドレスが
１６進数表示で”ＦＦＦＦ０”番地であシ％ ”ｏｏｏ
ｏｏ”番地からは割込みのベクタ表示として予約されて
いる。
６および８０８８においては、リセット時のアドレスが
１６進数表示で”ＦＦＦＦ０”番地であシ％ ”ｏｏｏ
ｏｏ”番地からは割込みのベクタ表示として予約されて
いる。
従って、プログラムをＲＯＭ化するとき、ベクタ割込番
地もＲＯＭ内に納める場合には’ｏｏｏｏｏ’番地から
のＲＯＭと”ＦＦＦＦ０’番地を含むＲＯＭとに２分さ
れる不都合かある。また、今日のメモリの大容量化に伴
ない再書込み可能なＲＯＭ、例えはインテル２７２５６
においても８ｂｉｔｘ３２にワードの容量を持っている
。逆に、同種の容量の小さいＲＯＭ、例えばインテル２
７０ｇ（８ｂｉｔｘ１にワード）およびインテル２７１
６（８ｂｉｔｘ２にワード）等は廃品種の傾向となシ、
Ｒ，ＡＭ／ＲＯＭの割付けおよびＲＡＭ／ＲＯＭのアド
レス選択回路をメモリ容量の変化に従って工夫しないと
ＲＡＭおよびＲＯＭのメモリビットセルを有効に使うこ
とができない。
地もＲＯＭ内に納める場合には’ｏｏｏｏｏ’番地から
のＲＯＭと”ＦＦＦＦ０’番地を含むＲＯＭとに２分さ
れる不都合かある。また、今日のメモリの大容量化に伴
ない再書込み可能なＲＯＭ、例えはインテル２７２５６
においても８ｂｉｔｘ３２にワードの容量を持っている
。逆に、同種の容量の小さいＲＯＭ、例えばインテル２
７０ｇ（８ｂｉｔｘ１にワード）およびインテル２７１
６（８ｂｉｔｘ２にワード）等は廃品種の傾向となシ、
Ｒ，ＡＭ／ＲＯＭの割付けおよびＲＡＭ／ＲＯＭのアド
レス選択回路をメモリ容量の変化に従って工夫しないと
ＲＡＭおよびＲＯＭのメモリビットセルを有効に使うこ
とができない。
本発明のアドレス変更方式は、前述したマイクロプロセ
ッサのリセット時のアドレス、例えば１６進数表示で”
ＦＦＦＦｏｏ番地から始まるリセット時処理フ゛ログラ
ムと’ｏｏｏｏｏ”番地から割付けるベクタ割込番地を
１個のＲＯＭ、例えはインテル２７２５６で行い得る方
式を提供するものである。
ッサのリセット時のアドレス、例えば１６進数表示で”
ＦＦＦＦｏｏ番地から始まるリセット時処理フ゛ログラ
ムと’ｏｏｏｏｏ”番地から割付けるベクタ割込番地を
１個のＲＯＭ、例えはインテル２７２５６で行い得る方
式を提供するものである。
本発明はマイクロプロセッサのアドレス出力ラインを２
入力ゲート回路の一方の入力に接続し、前記２入力ゲー
ト回路の他方の入力にフリップフロップの出力を接続し
７、かつこのフリップフロップのセットを前記マイクロ
プロセッサのリセット時に行ない前記マイクロプロセッ
サのアウト命令によシ前記フリップフロッ１をリセット
し、前記マイクロプロセッサのリセット時にこのマイク
ロプロセッサｔら出力されるアドレス情報を震失するこ
とを特徴とする。
入力ゲート回路の一方の入力に接続し、前記２入力ゲー
ト回路の他方の入力にフリップフロップの出力を接続し
７、かつこのフリップフロップのセットを前記マイクロ
プロセッサのリセット時に行ない前記マイクロプロセッ
サのアウト命令によシ前記フリップフロッ１をリセット
し、前記マイクロプロセッサのリセット時にこのマイク
ロプロセッサｔら出力されるアドレス情報を震失するこ
とを特徴とする。
次に、本発明の実施例について図面を１照［２て説明す
る。
る。
第１図を参照すると、マイクロプロセッサｌはここでは
公知のインテル８０８６（８０８８）をｉｌ定しである
。符号２はフリップフロップ、３〜７は２人力アンドゲ
ート回路ｓ Ａ６〜ＡＢはマイクロプロセッサ１から出
力されるアドレスライン、ＡＩ、、 ＃、 Ａ’ｔｓは
２人力アンドゲート回路２〜７によシリセット時変更さ
れるアドレス出力ラインである。Ｒｏｌａマイクロプロ
セッサ１へのリセットラインであシ、７リツプ７０ツブ
２０セツト端子（８）にも接続され１いる。Ｌ、１はマ
イクロプロセッサ１がらのアウト命令によシフリップフ
ロップ２をリセットするライン、Ｒ２はフリップフロッ
プ２の出力であシ、２人力アンドゲート回路３〜７の一
方の入力端子に接続され、Ｒｏのリセットラインにょろ
りセット時Ａ １ ！〜Ａ□、のアドレスラインのアド
レス情報を変更するゲート信号である。
公知のインテル８０８６（８０８８）をｉｌ定しである
。符号２はフリップフロップ、３〜７は２人力アンドゲ
ート回路ｓ Ａ６〜ＡＢはマイクロプロセッサ１から出
力されるアドレスライン、ＡＩ、、 ＃、 Ａ’ｔｓは
２人力アンドゲート回路２〜７によシリセット時変更さ
れるアドレス出力ラインである。Ｒｏｌａマイクロプロ
セッサ１へのリセットラインであシ、７リツプ７０ツブ
２０セツト端子（８）にも接続され１いる。Ｌ、１はマ
イクロプロセッサ１がらのアウト命令によシフリップフ
ロップ２をリセットするライン、Ｒ２はフリップフロッ
プ２の出力であシ、２人力アンドゲート回路３〜７の一
方の入力端子に接続され、Ｒｏのリセットラインにょろ
りセット時Ａ １ ！〜Ａ□、のアドレスラインのアド
レス情報を変更するゲート信号である。
第２図は本発明におけるメモリのアドレス割付けを示す
図である。上記マイクロプロセッサの８０８６．８０８
８ｔｌｉ２０本のアドレス出力ラインか、ｂｂ、１６進
数表示でメモリの”ｏｏｏｏｏ’番地から“ＦＦＦＦＦ
”番地まで指定可能である。これを第２図左側縦軸にメ
モリアドレスとして示す。
図である。上記マイクロプロセッサの８０８６．８０８
８ｔｌｉ２０本のアドレス出力ラインか、ｂｂ、１６進
数表示でメモリの”ｏｏｏｏｏ’番地から“ＦＦＦＦＦ
”番地まで指定可能である。これを第２図左側縦軸にメ
モリアドレスとして示す。
公知のＲＯＭインテル２７２５６を使用すると、容量は
８ｂｊｔｘ３２にワードであるから、これを”ｏｏｏｏ
ｏ°番地から割付けると°０７ＦＦＦ’番地までがＲＯ
Ｍエリアとなる。従って、第２図では２０の範囲がＲＯ
Ｍ２７２５６のメモリアドレス割付けになる。第２図の
’ｏｓｏｏｏ”番地以降は必要な量のＲＡＭをメモリア
ドレス割付けするため、これを２１の範囲で示す。途中
から鎖線表示となり１いるのは必要な量のＲ，ＡＭを割
付ければ良いことを示している。
８ｂｊｔｘ３２にワードであるから、これを”ｏｏｏｏ
ｏ°番地から割付けると°０７ＦＦＦ’番地までがＲＯ
Ｍエリアとなる。従って、第２図では２０の範囲がＲＯ
Ｍ２７２５６のメモリアドレス割付けになる。第２図の
’ｏｓｏｏｏ”番地以降は必要な量のＲＡＭをメモリア
ドレス割付けするため、これを２１の範囲で示す。途中
から鎖線表示となり１いるのは必要な量のＲ，ＡＭを割
付ければ良いことを示している。
続いて、マイクロ７０セツサリセツト時のアドレス変更
について第１図および第２図を参照して説明する。リセ
ットラインＲ０を介してマイクロプロセッサｌがリセッ
トされると、このマイクロプロセッサ１がらアドレス出
力ラインＡ、〜Ａ■にアドレス情報”Ｆ ′に’ Ｆ
Ｆ Ｏｏ（１６進数）が出力される。同時にリセットラ
インＲ０を介してフリップフロップ２がセットされ、そ
の出カライン凡。
について第１図および第２図を参照して説明する。リセ
ットラインＲ０を介してマイクロプロセッサｌがリセッ
トされると、このマイクロプロセッサ１がらアドレス出
力ラインＡ、〜Ａ■にアドレス情報”Ｆ ′に’ Ｆ
Ｆ Ｏｏ（１６進数）が出力される。同時にリセットラ
インＲ０を介してフリップフロップ２がセットされ、そ
の出カライン凡。
は論理レベル１０＠となる。これによシ、２人力アンド
ゲート回路３〜７が閉じられ、アドレス出力ラインＡ０
〜Ａ １４ 、 Ａ’１５〜Ａ’１ｇのアドレス情報は
’０７Ｂ’ＦＯ’に変更される。この変更されたアドレ
ス情報で表わされるアドレスは、第２図におけるＲＯＭ
エリア２０内にある。従って、 ’ ０７ＦＢ’０ ’
番地から”０７ＦＦＦ”番地にリセット時処理プロクラ
ムまたはリセット時処理プログラムにジャンプする命令
を曹き込んでおけは良く、’ｏｏｏｏｏ。
ゲート回路３〜７が閉じられ、アドレス出力ラインＡ０
〜Ａ １４ 、 Ａ’１５〜Ａ’１ｇのアドレス情報は
’０７Ｂ’ＦＯ’に変更される。この変更されたアドレ
ス情報で表わされるアドレスは、第２図におけるＲＯＭ
エリア２０内にある。従って、 ’ ０７ＦＢ’０ ’
番地から”０７ＦＦＦ”番地にリセット時処理プロクラ
ムまたはリセット時処理プログラムにジャンプする命令
を曹き込んでおけは良く、’ｏｏｏｏｏ。
番地からのベクタ割込番地を書込んだ１個のＲＯＭで済
ませることができる。次にフリップフロップ２をリセッ
トするときは、リセット時処理プログラムの中に誉き込
んだ次の２つの命令によシ行われる。つまり、＠０７Ｆ
Ｐ″Ｆ６番地よシ若番にジャンブする命令とマイクロプ
ロセッサ１の出力ボートにデータを出力するアウト命令
（インテル８０８６の場合はステータスラインＩＯ／Ｍ
が論理レベル１Ｈ１の時、アドレスチータラインＡＤＯ
−ＡＤ１５によシ指定される）とによシ、ラインＲ１を
介してリセット信号か送出され、２入力アンドゲート回
路３〜７が−かれマイクロフロセッサ１からの正規のア
ドレス情報かラインＡ０〜ＡＨ４、Ａ’１５〜Ａ′Ｉｓ
に表われるようになる。
ませることができる。次にフリップフロップ２をリセッ
トするときは、リセット時処理プログラムの中に誉き込
んだ次の２つの命令によシ行われる。つまり、＠０７Ｆ
Ｐ″Ｆ６番地よシ若番にジャンブする命令とマイクロプ
ロセッサ１の出力ボートにデータを出力するアウト命令
（インテル８０８６の場合はステータスラインＩＯ／Ｍ
が論理レベル１Ｈ１の時、アドレスチータラインＡＤＯ
−ＡＤ１５によシ指定される）とによシ、ラインＲ１を
介してリセット信号か送出され、２入力アンドゲート回
路３〜７が−かれマイクロフロセッサ１からの正規のア
ドレス情報かラインＡ０〜ＡＨ４、Ａ’１５〜Ａ′Ｉｓ
に表われるようになる。
なお、上記実施例におけるフリップフロップ２のセット
（ｓ）およびリセッ）（Ｒ）端子の使い方を逆にしても
同様に実施できる。この場合、クリップ７０ツブ２の出
カラインＹＬ鵞は出力端子Ｑに接続すれはよい。
（ｓ）およびリセッ）（Ｒ）端子の使い方を逆にしても
同様に実施できる。この場合、クリップ７０ツブ２の出
カラインＹＬ鵞は出力端子Ｑに接続すれはよい。
以上説明したように本発明によれば、２入力ゲート回路
およびフリップフロップを付加することによシ、マイク
ロプロセッサのリセット時のアドレスを袈史してＲ，Ｏ
Ｍの分割を統合することができる。したかって、 ＲＡ
ｂｒ ／ ＲＯＭ空間の有効割付けおよび廟効オリ用
かできる。
およびフリップフロップを付加することによシ、マイク
ロプロセッサのリセット時のアドレスを袈史してＲ，Ｏ
Ｍの分割を統合することができる。したかって、 ＲＡ
ｂｒ ／ ＲＯＭ空間の有効割付けおよび廟効オリ用
かできる。
第１図は本発明の一実施例を示す構成図、第２図は本発
明を説明するだめのメモリアドレス割付図である。 １・・・・・・マイクロプロセッサ、２・・・・・・フ
リップフロップ、３〜７・・・・・・２入力アンドゲー
ト回路、Ａ、〜Ａ 、、 、 Ａ’、、〜“Ａ′１９・
・・・・・アドレス出力ライン。 代理人 弁理士 内 原 音 マイクｒＪ７’Ｄｔ！プサ に０ ＠Ｉ凶
明を説明するだめのメモリアドレス割付図である。 １・・・・・・マイクロプロセッサ、２・・・・・・フ
リップフロップ、３〜７・・・・・・２入力アンドゲー
ト回路、Ａ、〜Ａ 、、 、 Ａ’、、〜“Ａ′１９・
・・・・・アドレス出力ライン。 代理人 弁理士 内 原 音 マイクｒＪ７’Ｄｔ！プサ に０ ＠Ｉ凶
Claims (1)
- マイクロプロセッサのアドレス出力ラインを２入力ゲー
ト回路の一方の入力に接続し、前記２入力ゲート回路の
他方の入力にフリップフロップの出力を接続し、かつこ
のフリップフロップのセットを前記マイクロプロセッサ
のリセット時に行ない前記マイクロプロセッサのアウト
命令により前記フリップフロップをリセットし、前記マ
イクロプロセッサのリセット時にこのマイクロプロセッ
サから出力されるアドレス情報を変更することを特徴と
するアドレス変更方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19457885A JPS6254349A (ja) | 1985-09-02 | 1985-09-02 | アドレス変更方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19457885A JPS6254349A (ja) | 1985-09-02 | 1985-09-02 | アドレス変更方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254349A true JPS6254349A (ja) | 1987-03-10 |
Family
ID=16326870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19457885A Pending JPS6254349A (ja) | 1985-09-02 | 1985-09-02 | アドレス変更方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200510A (ja) * | 1993-07-06 | 1995-08-04 | Tandem Comput Inc | 二重マイクロプロセッサ型処理システム用のプロセッサインターフェイスチップ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54146551A (en) * | 1978-05-09 | 1979-11-15 | Toshiba Corp | Resetting system for processor |
| JPS54161856A (en) * | 1978-06-13 | 1979-12-21 | Matsushita Electric Ind Co Ltd | Starting method of microprocessor |
-
1985
- 1985-09-02 JP JP19457885A patent/JPS6254349A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54146551A (en) * | 1978-05-09 | 1979-11-15 | Toshiba Corp | Resetting system for processor |
| JPS54161856A (en) * | 1978-06-13 | 1979-12-21 | Matsushita Electric Ind Co Ltd | Starting method of microprocessor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200510A (ja) * | 1993-07-06 | 1995-08-04 | Tandem Comput Inc | 二重マイクロプロセッサ型処理システム用のプロセッサインターフェイスチップ |
| US5778171A (en) * | 1993-07-06 | 1998-07-07 | Tandem Computers Incorporated | Processor interface chip for dual-microprocessor processor system |
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