JPS628233A - 割込制御回路 - Google Patents
割込制御回路Info
- Publication number
- JPS628233A JPS628233A JP14783385A JP14783385A JPS628233A JP S628233 A JPS628233 A JP S628233A JP 14783385 A JP14783385 A JP 14783385A JP 14783385 A JP14783385 A JP 14783385A JP S628233 A JPS628233 A JP S628233A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interruption
- signal
- control circuit
- start address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は割込み制御回路、特に１チツグマイクロコンピ
ユータの割込み制御回路に関するものである。
ユータの割込み制御回路に関するものである。
従来、この種の割込み制御回路では割込みマスク回路の
出力が優先順位制御回路に接続さｎており、同時に発生
する割込み要因の同順位の高いもの’ｔ−１つ選んで、
そｎに対応する割込みスタート番地を得ていた。
出力が優先順位制御回路に接続さｎており、同時に発生
する割込み要因の同順位の高いもの’ｔ−１つ選んで、
そｎに対応する割込みスタート番地を得ていた。
上述のように従来の割込み制御回路は１つの割込み要因
に対して１つの割込みスタート番地しか与えらｎておら
ず、複数の割込み要因がある場合、そｎらの組合せに対
して適当な割込みスタート番地を与えることができなか
った。そこで、従来割込み要因の組合せによって割込み
スタート番地全適宜変える必要のある場合は、割込み処
理によって優先順位の高い割込み要因全選定した後、他
の割込みが発生しているかどうか検査してその結果によ
って割込みスタート番地全快めなけｎばならず、このた
め一連の割込み処理時間が長くなるといった欠点がある
。また、従来の優先順位制御回路では順位付けの自由度
音大きくすると回路が複雑にな９、経済的でないという
欠点があった。
に対して１つの割込みスタート番地しか与えらｎておら
ず、複数の割込み要因がある場合、そｎらの組合せに対
して適当な割込みスタート番地を与えることができなか
った。そこで、従来割込み要因の組合せによって割込み
スタート番地全適宜変える必要のある場合は、割込み処
理によって優先順位の高い割込み要因全選定した後、他
の割込みが発生しているかどうか検査してその結果によ
って割込みスタート番地全快めなけｎばならず、このた
め一連の割込み処理時間が長くなるといった欠点がある
。また、従来の優先順位制御回路では順位付けの自由度
音大きくすると回路が複雑にな９、経済的でないという
欠点があった。
本発明の割込み制御回路は、割込みスタート番地を記憶
した記憶装置を有し、割込み入力信号の組会せに応じて
記憶装置から所定のスタート番地全出力するように構成
さｎている。記憶装置は複数の割込みスタート番地全格
納する記憶部分からなり、割込み入力信号の組合せに応
じて所定の記憶部分を選定し出力するようにもでき、ま
たＲＯＭそのものの入力によって所定のスタート番地が
出力さｆるようにしても良い。
した記憶装置を有し、割込み入力信号の組会せに応じて
記憶装置から所定のスタート番地全出力するように構成
さｎている。記憶装置は複数の割込みスタート番地全格
納する記憶部分からなり、割込み入力信号の組合せに応
じて所定の記憶部分を選定し出力するようにもでき、ま
たＲＯＭそのものの入力によって所定のスタート番地が
出力さｆるようにしても良い。
次に、本発明について図面ケ参照して説辺する。
第１図は本発明の第１の実施例を示すブロック図である
。ＲＵＭ １はデコーダ１１、メモリセル１２、出力制
御回路１３より＠収される。割込みマスク回路２はＡＮ
Ｄ回路２１、レジスタ２２より構成さｎる。割込み要求
回路３はフリップフロッグ３１、割込み解除制御回路３
２より構成さｎる。デコーダ１１の入力はＡＮＤ回路２
１の出力に接続さｒＬ、ＡＮＤ回路２１の一方の入力は
レジスタ２２に、もう一方の入力はフリップフロッグ３
１の出力Ｑに接続さｎている。
。ＲＵＭ １はデコーダ１１、メモリセル１２、出力制
御回路１３より＠収される。割込みマスク回路２はＡＮ
Ｄ回路２１、レジスタ２２より構成さｎる。割込み要求
回路３はフリップフロッグ３１、割込み解除制御回路３
２より構成さｎる。デコーダ１１の入力はＡＮＤ回路２
１の出力に接続さｒＬ、ＡＮＤ回路２１の一方の入力は
レジスタ２２に、もう一方の入力はフリップフロッグ３
１の出力Ｑに接続さｎている。
次に、これの動作はまず割込み端子ｌＮＴｌに信号ａが
発生するとフリップフロッグ３１がセットさｎ１出力Ｑ
に信号ｂ’に出す。ＡＮＤ回路２１では信号すとレジス
タ２２からの信号Ｃとの論理損金と９、信号ｄｔｋ出力
する０同様にｌＮＴ２ 、ＩＮａに対応して信号ｄ、、
ｄ、が出力さｎる。デコーダ１１では信号ｄｔ 、ｄ
ｔ 、ｄｓ ｋ３ビットの２進数とみなし、この２進
数に対応して信号ｅｆ小出力る。信号ｅにより有効とさ
れたメモリセル１２に記憶しであるアドレスが出力制御
回路１３全通して信号ｆとして出力する。要因組合せに
よる割込み処理を行なう場合にはＲＯＭ□の内容は例え
ば第１表のようにしておくことができる。すなわち、割
込み入力の組合せによってスタート番地が決まっている
。
発生するとフリップフロッグ３１がセットさｎ１出力Ｑ
に信号ｂ’に出す。ＡＮＤ回路２１では信号すとレジス
タ２２からの信号Ｃとの論理損金と９、信号ｄｔｋ出力
する０同様にｌＮＴ２ 、ＩＮａに対応して信号ｄ、、
ｄ、が出力さｎる。デコーダ１１では信号ｄｔ 、ｄ
ｔ 、ｄｓ ｋ３ビットの２進数とみなし、この２進
数に対応して信号ｅｆ小出力る。信号ｅにより有効とさ
れたメモリセル１２に記憶しであるアドレスが出力制御
回路１３全通して信号ｆとして出力する。要因組合せに
よる割込み処理を行なう場合にはＲＯＭ□の内容は例え
ば第１表のようにしておくことができる。すなわち、割
込み入力の組合せによってスタート番地が決まっている
。
第１表
複雑な優先順位を実現する場合にはＲＯＭ、の内容第３
表の優先順位に従って、第２表のようにしておくことが
できる。この場合は割込み入力に優先順位をつけてスタ
ート番地を決めている。
表の優先順位に従って、第２表のようにしておくことが
できる。この場合は割込み入力に優先順位をつけてスタ
ート番地を決めている。
第２表
優先順位
ＩＮＴｒ ＞ ＩＮＴｔ →４番地ＩＮ
Ｔｇ ＞ ｌＮＴａ →１２番地ＩＮＴ
ｓ ） ｌＮＴ１ →４８番地ＩＮＴ＊
＞ ＩＮＴｚ ＞ＩＮＴｓ→４番地第３表 第２図は本発明の第２の実施例でＲＯＭ＋ ｓ 割込
みマスク回路２、ＲＯＭアクセス手段４、アドレスバス
５、データバス６から構成さｎる。こｎの動作は、まず
割込みマスク回路２から信号ｄが出力さｎると、ＲＯＭ
アクセス手段４で信号ｄ全下位アドレスとする１２ビツ
トの信号ｄ／ｌ、生成する。信号ｄ′はアドレスバス５
を経由してＲＯＭ。
Ｔｇ ＞ ｌＮＴａ →１２番地ＩＮＴ
ｓ ） ｌＮＴ１ →４８番地ＩＮＴ＊
＞ ＩＮＴｚ ＞ＩＮＴｓ→４番地第３表 第２図は本発明の第２の実施例でＲＯＭ＋ ｓ 割込
みマスク回路２、ＲＯＭアクセス手段４、アドレスバス
５、データバス６から構成さｎる。こｎの動作は、まず
割込みマスク回路２から信号ｄが出力さｎると、ＲＯＭ
アクセス手段４で信号ｄ全下位アドレスとする１２ビツ
トの信号ｄ／ｌ、生成する。信号ｄ′はアドレスバス５
を経由してＲＯＭ。
のアドレス人力Ａ０〜Ａ１１に送らｎる。ＲＯＭｍはア
ドレス入力に対応して割込みスタート番地を示す信号ｆ
’ｆｒ： Ｉ ｏ〜Ｉ？ よシ出力する。信号ｆはデ
ータバス６を経由してＲＯＭアクセス手段４に入力さｎ
る。以上の動作によって割込みスタート番地を得ている
。
ドレス入力に対応して割込みスタート番地を示す信号ｆ
’ｆｒ： Ｉ ｏ〜Ｉ？ よシ出力する。信号ｆはデ
ータバス６を経由してＲＯＭアクセス手段４に入力さｎ
る。以上の動作によって割込みスタート番地を得ている
。
以上説明したように本発明はＲＵＭ円容Ｏ４え方により
要因組合せや優先制御ｔできるので、多様な割込み処理
を必要とする分野に１チツプマイクロコンビーータ全応
用する場合でも処理時間が長くならない、あるいは制御
回路が複雑化しないといった効果がある。
要因組合せや優先制御ｔできるので、多様な割込み処理
を必要とする分野に１チツプマイクロコンビーータ全応
用する場合でも処理時間が長くならない、あるいは制御
回路が複雑化しないといった効果がある。
本発明は割込み要因が増加すると、割込みスタート番地
として必要なＲＯＭ容量が指数的に増加するが、現在の
１チツプマイクロコンピユータはすでに大容量のＲＯＭ
’に内蔵しているため価格上昇に対する影響は少ない。
として必要なＲＯＭ容量が指数的に増加するが、現在の
１チツプマイクロコンピユータはすでに大容量のＲＯＭ
’に内蔵しているため価格上昇に対する影響は少ない。
例えば従来の１チツプマイクロコンピユータは５要因分
の割込みスタート番地として１０バイトの容量を必要と
するが、本発明を適用すると６２バイトの容量が必要と
なル。シカし、ａＰＤ７５１０６ＣＷ ＯＰ”ｌ蔵ＲＯ
Ｍは６０１６バイトあシ、はとんどの応用において不足
することはない。
の割込みスタート番地として１０バイトの容量を必要と
するが、本発明を適用すると６２バイトの容量が必要と
なル。シカし、ａＰＤ７５１０６ＣＷ ＯＰ”ｌ蔵ＲＯ
Ｍは６０１６バイトあシ、はとんどの応用において不足
することはない。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図である０ １・・・・・・ＲＯＭ、２・・・・・・割込みマスク回
路、３・・・・・・割込み要求回路、４・・・・・・Ｒ
ＯＭアクセス制御回路、５・・・・・・アドレスバス、
６・・・・・・データパス。 代理人 弁理士 内 原 皿 ・ａ（ 懲 ト
本発明の第２の実施例のブロック図である０ １・・・・・・ＲＯＭ、２・・・・・・割込みマスク回
路、３・・・・・・割込み要求回路、４・・・・・・Ｒ
ＯＭアクセス制御回路、５・・・・・・アドレスバス、
６・・・・・・データパス。 代理人 弁理士 内 原 皿 ・ａ（ 懲 ト
Claims (1)
- 複数の割込みスタート番地を記憶した記憶装置を有し、
かつ割込み信号の組み合せにより割込みスタート番地を
選択して読み出すことを特徴とする割込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14783385A JPS628233A (ja) | 1985-07-04 | 1985-07-04 | 割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14783385A JPS628233A (ja) | 1985-07-04 | 1985-07-04 | 割込制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628233A true JPS628233A (ja) | 1987-01-16 |
Family
ID=15439275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14783385A Pending JPS628233A (ja) | 1985-07-04 | 1985-07-04 | 割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628233A (ja) |
-
1985
- 1985-07-04 JP JP14783385A patent/JPS628233A/ja active Pending
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