RU1829046C

RU1829046C - Устройство дл поиска свободных зон пам ти

Info

Publication number: RU1829046C
Application number: SU904881906A
Authority: RU
Inventors: Олег Кузьмич Мешков; Игорь Борисович Боженко
Original assignee: Львовский политехнический институт им.Ленинского комсомола
Priority date: 1990-11-11
Filing date: 1990-11-11
Publication date: 1993-07-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении запоминающих устройств. Цель изобретени - повышение быстродействи устройства. Устройство дл поиска свободных зон пам ти содержит преобразователь адреса, регистр, приоритетный шифратор, 2 коммутатора, группу сумматоров по модулю 2. Адреса загружаемых и освобождаемых зон пам ти фиксируютс в регистре флажками признаков. По состо нию регистра ведетс приоритетный поиск свободной зоны как по возрастанию, так и по убыванию значени кода адреса зоны. 2 ил., 1 табл.

Description

Изобретение относитс к вычислительной технике и может быть использовано при построении запоминающих устройств.

Цель изобретени - повышение быстродействи устройства.

Новыми существенными признаками за вл емого устройства вл ютс введение группы сумматоров по модулю 2 и св зей, отражающих новую организацию взаимодействи между элементами устройства.

Нова организаци известных элементов позвол ет вести поиск свободных зон как по возрастанию значений кодов их адресов , так и по их убыванию, что позвол ет ускорить процесс загрузки пам ти максимум в 16 раз.

На фиг. 1 приведена функциональна схема устройства; на фиг. 2 - функциональна схема преобразовател адреса.

Устройство содержит преобразователь 1 адреса, регистр 2, приоритетный шифратор 3, первый 4 и второй 5 коммутаторы,

группу сумматоров 6 по модулю два, адресные входы 7 и выходы 8, синхровход 10, второй управл ющий вход 11, вход 12 сброса , управл ющий выход 13 и третий управл ющий вход 14.

Выход преобразовател 1 адреса соединен с информационным входом регистра 2, синхровход и входы разрешени записи и сброса которого подключены, соответственно , к синхровходу 10, второму управл ющему входу 11 и входу 12 устройства, а выход - ко входу данных преобразовател 1 и к соответствующим входам второго коммутатора 5, выход которого соединен со входом приоритетного шифратора 3, выход запроса которого подключен к управл ющему выходу 13 устройства, а информационные выходы - к первым входам сумматоров 6 по модулю два, вторые входы которых соединены с третьим управл ющим входом 14 устройства, а выходы - со вторым информационным входом первого коммутаСО

С

00

ю

О О

N О

тора 4, первый информационный вход которого подключен к адресному входу 7 устройства , управл ющий вход - к первому управл ющему входу 9 устройства, а выход - к адресному входу преобразовател 1 и адресному выходу 8 устройства,

Со входа 7 поступают коды АВх адресов загружаемых зон, с выхода 8 - коды Авых адресов загружаемых и свободных зон. Со входа 9 поступает сигнал режима ПОИСК, со входа 10 - синхросигнал СИ, с 11 - сигнал режима ЗАГР, с 12 - сброс НУ. С выхода 13 поступает сигнал полной зан тости пам ти ЗП, со входа 13 - сигнал направлени поиска УБ.

Прео азователь 1 адреса содержит (см. фиг. 2) дешифратор 15 и группу элементов 16 эквивалентности. Вход дешифратора 15 вл етс адресным входом преобразовател , первые входы элементов 16 - адресным входом, а выходы - выходом преобразовател .

Реализованный вариант за вл емого устройства предназначен дл адресации зон пам ти по четырем адресным шинам. Шифратор 3 выполнен на основе К555ИВ1, коммутаторы 4, 5 - на К555КП11. В блоке 1 дешифратор 15 выполнен на К555ИДЗ. Элементы 6, 16 выполнены на основе К555ЛП5.

Устройство работает следующим образом .

Режим сброса осуществл етс дл освобождени всех зон пам ти и задаетс сигналом НУ. При этом в устройство по входу 7 последовательно поступают все адреса зон АВХ, сопровождаемые стробами СИ, а все разр ды регистра 2 устанавливаютс в О.

Режим загрузки задаетс уровн ми О на входах 9, 12 и 1 на входе 11. К выходу 8 подключаетс вход 7. По АВх устанавливаетс в О соответствующий выход дешифратора 15 преобразовател 1. При его совпадении с признаком свободы зоны, также уровн О, соответствующий элемент 16 эквивалентности формирует признак зан тости уровн 1, который и записываетс по положительному фронту СИ в соответствующий разр д регистра 2. Поскольку прочие выходы дешифратора 15 - в состо нии 1,то при совпадении 1 с признаком свободы зоны О на выходе элемента 16 устанавливаетс в О, а при совпадении с признаком зан тости 1 устанавливаетс 1 и в прочих разр дах регистра подтверждаютс ранее установленные признаки. При установке в 1 всех разр дов регистра 2, которые передаютс на вход шифратора 3, на выходе запроса шифратора формируетс сигнал ЗП.

Режим обмена с загруженными зонами задаетс уровн ми О на входах 9, 11 и АВх передаютс на выход 8,

Режим очистки задаетс повторной установкой сигнала ЗАГР. На входе 7 устанавливаетс АВХ подлежащей очистке зоны и дешифратор 15 устанавливает О на своем соответствующем выходе. По совпадению этого О с признаком зан тости в соответствующем разр де регистра 2 соответствующий элемент 16 формирует О на своем выходе и по СИ признак зан тости в данном разр де снимаетс .

Режим поиска свободной зоны задаетс

5 уровнем 1 на входе 9 и О на выходе 11. При этом если поиск ведетс по возрастанию , сигнал УБ на входе 14 - в О, если по убыванию - в 1. Коммутатор 4 подключает к выходу 8 группы сумматоров 6 по модулю

0 два, выполн ющих функции управл емых инверторов. При поиске по возрастанию коммутатор 5 подключает младший разр д регистра 3 ко входу наибольшего приоритета шифратора 3, старший разр д - ко входу

5 наименьшего приоритета. Тем самым шифратор 3 формирует наименьший по значению код свободной зоны, который сумматоры 6 без изменени передают на вход 8. При поиске по убыванию коммутатор

0 5 подключает младший разр д регистра 2 ко входу наименьшего, а старший - ко входу наибольшего приоритета шифратора 3. Тем самым при наличии признака свободной зоны в старшем разр де регистра шифратор 3

5 формирует код, соответствующий младшему разр ду, который сумматорами 6 инвертируетс , и коммутатор 4 передает на выход 8 наибольший по значению код свободной зоны.

0 Режим поиска свободных зон с их последующей загрузкой задаетс 1 на входах 9, 11. Признаки зан тости устанавливаютс в регистре 2 аналогично работе в режиме загрузки.

5Последовательность поиска и загрузки

свободной зоны по возрастанию и убыванию показана в следующей таблице.

Таким образом, устройство фиксирует адреса свободных зон и осуществл ет их

0 поиск и загрузку как по возрастанию, так и по убыванию. При загрузке соседних зон это позвол ет сократить длительность поиска свободной зоны в реализованном варианте за вл емого устройства максимум в 16 раз.

Claims

5 Формула изобретени

Устройство дл поиска свободных зон пам ти, содержащее преобразователь адреса , регистр, приоритетный шифратор, первый и второй коммутаторы, причем информационные входы первой группы первого коммутатора вл ютс адресными входами устройства, первым управл ющим входом которого вл етс управл ющий вход первого коммутатора, выходы которого соединены с адресными входами преобразовател адреса и вл ютс адресными выходами устройства, синхровходом и входом сброса которого вл ютс соответственно синхровход и вход сброса регистра , вход разрешени записи которого вл етс вторым управл ющим входом устройства , управл ющим выходом которого вл етс выход запроса приоритетного шифратора, информационные входы преобразовател адреса соединены с выходами регистра, информационные входы которого соединены с соответствующими выходами преобразовател адреса, отличающеес тем, что, с целью повышени

быстродействи устройства, в него введена группа сумматоров по модулю два, выходы которых соединены с соответствующими информационными входами второй группы

первого коммутатора, выходы второго коммутатора соединены с соответствующими входами приоритетного шифратора, информационные выходы которого подключены к первым входам соответствующих сумматоров по модулю два группы, вторые входы которых и управл ющий вход второго коммутатора объединены и вл ютс третьим управл ющим входом устройства, с первого по последний информационные входы первой группы второго коммутатора и с последнего по первый информационные входы второй группы второго коммутатора соответственно объединены и подключены к соответствующим выходам регистра.

Фиг. ;

/с- 2