JPS61262845A - マイクロコンピユ−タのリセツトスタ−ト装置 - Google Patents
マイクロコンピユ−タのリセツトスタ−ト装置Info
- Publication number
- JPS61262845A JPS61262845A JP60104215A JP10421585A JPS61262845A JP S61262845 A JPS61262845 A JP S61262845A JP 60104215 A JP60104215 A JP 60104215A JP 10421585 A JP10421585 A JP 10421585A JP S61262845 A JPS61262845 A JP S61262845A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bus
- control signal
- outputted
- address bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンピュータのリセットスタートアド
レスを任意に設定することを可能にした装置に関するも
のである。
レスを任意に設定することを可能にした装置に関するも
のである。
従来の技術
従来のマイクロコンピュータのリセットスタートアドレ
スはマイクロコンピュータ固有のスタートアドレスまだ
は特定のアドレス領域に制限されている。
スはマイクロコンピュータ固有のスタートアドレスまだ
は特定のアドレス領域に制限されている。
発明が解決しようとする問題点
従来の回路では、リセットスタートアドレスが固定され
ているためプログラムの格納領域を任意に設定すること
ができなかった。
ているためプログラムの格納領域を任意に設定すること
ができなかった。
そこで本発明は上記問題点に鑑みてなされたもので、簡
易な構成で上記の問題点を解決することを１的とする。
易な構成で上記の問題点を解決することを１的とする。
問題点を解決するだめの手段
本発明はマイクロプロセッサと初期アドレス発生回路と
選択回路と制御信号発生回路と、前記マイクロプロセソ
サと選択回路とを接続するマイクロプロセッサアドレス
バスと、初期アドレス発生回路と選択回路とを接続する
初期アドレスバスと、制御信号発生回路と選択回路とを
接続する制御信号線と、前記マイクロプロセッサと制御
信号発生回路とを接続するマイクロプロセッサアドレス
バスとにより構成されたものである。
選択回路と制御信号発生回路と、前記マイクロプロセソ
サと選択回路とを接続するマイクロプロセッサアドレス
バスと、初期アドレス発生回路と選択回路とを接続する
初期アドレスバスと、制御信号発生回路と選択回路とを
接続する制御信号線と、前記マイクロプロセッサと制御
信号発生回路とを接続するマイクロプロセッサアドレス
バスとにより構成されたものである。
作 用
−１−記構成により、リセット時選択回路は初期アドレ
スバスの信号を選択しシステムバスに出力しているが、
プログラム実行中に所定のアドレス信号がマイクロプロ
セッサアドレスバスに出力されると制御信号発生回路に
おいて制御信号が発生され制御信号線を通して選択回路
に入力して選択回路は、以後マイクロプロセッサアドレ
スバスの信号をシステムバスに出力するものであるので
容易にリセットスター）・アドレスを任意に設定するこ
とが可能になる。
スバスの信号を選択しシステムバスに出力しているが、
プログラム実行中に所定のアドレス信号がマイクロプロ
セッサアドレスバスに出力されると制御信号発生回路に
おいて制御信号が発生され制御信号線を通して選択回路
に入力して選択回路は、以後マイクロプロセッサアドレ
スバスの信号をシステムバスに出力するものであるので
容易にリセットスター）・アドレスを任意に設定するこ
とが可能になる。
実施例
第１図において破線で囲捷れた部分６が本発明のリセッ
トスター１・回路の一実施例を示す回路図である。この
実施例は、Ａ１９〜Ａ１６の４ビットのアドレスの設定
を可能にしだ例である６、１はマイクロプロセッサ（以
１：’ ｃ Ｐ Ｕと称する）２は初期アドレス発生回
路、５は制御信号線、７は７ステムバスである。
トスター１・回路の一実施例を示す回路図である。この
実施例は、Ａ１９〜Ａ１６の４ビットのアドレスの設定
を可能にしだ例である６、１はマイクロプロセッサ（以
１：’ ｃ Ｐ Ｕと称する）２は初期アドレス発生回
路、５は制御信号線、７は７ステムバスである。
リセット時にはシステｌ、バスには初期アドレス発生回
路で設定されるアドレス信号が選択され出力される。こ
の実施例では、” Ａ１９ 、Ａ１８ 、Ａ１７゜Ａ１
６”の４ビツトには、”０１００″”が出力される。丑
だ１のＣＰＵのリセットスタートアドレスのＡ１５〜Ａ
φの１６ビツト２０００番地とすると、７のシステムバ
スには４２０００番地が出力され、４２０００番地から
プログラムの実行を行う。その後、プログラム実行中に
おいて、１のＣＰＵのアドレスバスの” Ａ１９ 、
Ａ１８ 、 Ａ１７ 、八１６”の４ビツトに０１００
′を出力するとこれをデコードすることにより４の制御
信号発生回路から制御信号を発生させ、３の選択回路に
入力し、７のシステムバスに１のＣＰＵのアドレスバス
のＡ１９〜Ａ１６の信号を出力する。これ以降は、ＣＰ
ＵのアドレスバスのＡ１９〜Ａ１６が７ステムバスのＡ
Ｉ９〜Ａ１６に出力される３。
路で設定されるアドレス信号が選択され出力される。こ
の実施例では、” Ａ１９ 、Ａ１８ 、Ａ１７゜Ａ１
６”の４ビツトには、”０１００″”が出力される。丑
だ１のＣＰＵのリセットスタートアドレスのＡ１５〜Ａ
φの１６ビツト２０００番地とすると、７のシステムバ
スには４２０００番地が出力され、４２０００番地から
プログラムの実行を行う。その後、プログラム実行中に
おいて、１のＣＰＵのアドレスバスの” Ａ１９ 、
Ａ１８ 、 Ａ１７ 、八１６”の４ビツトに０１００
′を出力するとこれをデコードすることにより４の制御
信号発生回路から制御信号を発生させ、３の選択回路に
入力し、７のシステムバスに１のＣＰＵのアドレスバス
のＡ１９〜Ａ１６の信号を出力する。これ以降は、ＣＰ
ＵのアドレスバスのＡ１９〜Ａ１６が７ステムバスのＡ
Ｉ９〜Ａ１６に出力される３。
第２図には、制御信号のタイミング図を２］りず。
リセ，１・時には、初期アドレス発生回路から出力され
る信号”０１００°゛が選択され外部回路バスの八１９
〜Ａ１６に出力される。（時刻Ｔ以前）時刻Ｔにおいて
ＣＰＵのアドレスバスのＡ１９〜Ａ１６に’ｏｉｏｏ″
′が出力されると制御信号はローレベルからハイレベル
に変化し、これ以降は、外部回路バスのＡＩ９〜Ａ１６
にはＣＰＵアドレスバスのＡ１９〜Ａ１ｅの信号が出力
される。ただしＩ′○ｉｏｏ”において、０はローレベ
ル、１はハイレベルを表わす。
る信号”０１００°゛が選択され外部回路バスの八１９
〜Ａ１６に出力される。（時刻Ｔ以前）時刻Ｔにおいて
ＣＰＵのアドレスバスのＡ１９〜Ａ１６に’ｏｉｏｏ″
′が出力されると制御信号はローレベルからハイレベル
に変化し、これ以降は、外部回路バスのＡＩ９〜Ａ１６
にはＣＰＵアドレスバスのＡ１９〜Ａ１ｅの信号が出力
される。ただしＩ′○ｉｏｏ”において、０はローレベ
ル、１はハイレベルを表わす。
発明の効果
以上に述べたように、本発明によれば、きわめて簡単な
回路構成で、プログラムスタートアドレスを任意に設定
でき、実用的にきわめて有用である。
回路構成で、プログラムスタートアドレスを任意に設定
でき、実用的にきわめて有用である。
第１図は本発明の一実施例におけるマイクロコンピョー
タのリセットスター ト装置のブロック図、第２図は同
装置説明のだめのタイミング図である。 １ ・・ＣＰＵ、２・・ 初１ｔＩｌアドレス発生回路
、３・・選択回路、４ −制御信号発生回路、５・・・
制御信号線、了・・ システム・くス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名■
タのリセットスター ト装置のブロック図、第２図は同
装置説明のだめのタイミング図である。 １ ・・ＣＰＵ、２・・ 初１ｔＩｌアドレス発生回路
、３・・選択回路、４ −制御信号発生回路、５・・・
制御信号線、了・・ システム・くス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名■
Claims (1)
- マイクロプロセッサと、アドレス信号を発生する初期ア
ドレス発生回路と、入力する２つのアドレスバスである
第１のアドレスバスと第２のアドレスバスの信号のうち
いずれかを選択してシステムのアドレスバスに接続され
ているシステムバスに出力する選択回路と、この選択回
路を制御する信号を発生させる制御信号発生回路とを備
え、前記初期アドレス発生回路と前記選択回路が第１の
アドレスバスである初期アドレスバスで接続され、前記
マイクロプロセッサと前記選択回路が前記マイクロプロ
セッサのアドレスバスである第２のアドレスバスで接続
され、前記マイクロプロセッサと前記制御信号発生回路
が前記マイクロプロセッサのアドレスバスで接続され、
前記制御信号発生回路と前記選択回路が制御信号線で接
続されているマイクロコンピュータのリセットスタート
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104215A JPS61262845A (ja) | 1985-05-16 | 1985-05-16 | マイクロコンピユ−タのリセツトスタ−ト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104215A JPS61262845A (ja) | 1985-05-16 | 1985-05-16 | マイクロコンピユ−タのリセツトスタ−ト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61262845A true JPS61262845A (ja) | 1986-11-20 |
Family
ID=14374733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104215A Pending JPS61262845A (ja) | 1985-05-16 | 1985-05-16 | マイクロコンピユ−タのリセツトスタ−ト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61262845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200510A (ja) * | 1993-07-06 | 1995-08-04 | Tandem Comput Inc | 二重マイクロプロセッサ型処理システム用のプロセッサインターフェイスチップ |
-
1985
- 1985-05-16 JP JP60104215A patent/JPS61262845A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200510A (ja) * | 1993-07-06 | 1995-08-04 | Tandem Comput Inc | 二重マイクロプロセッサ型処理システム用のプロセッサインターフェイスチップ |
| US5778171A (en) * | 1993-07-06 | 1998-07-07 | Tandem Computers Incorporated | Processor interface chip for dual-microprocessor processor system |
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