JP2017084437A - 半導体装置 - Google Patents
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Abstract
Description
る均一な素子特性とを兼ね備えた新たな半導体として、酸化物半導体と呼ばれる、半導体
特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており
、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置や発光装置な
どで透光性を有する画素電極に用いられている。半導体特性を示す金属酸化物としては、
例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような
半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られて
いる(特許文献1及び特許文献2)。
の一つである。特に、携帯電話などの携帯型の電子機器だと、半導体表示装置の消費電力
の高さは、連続使用時間の短縮化というデメリットに繋がるため、低消費電力化を図るこ
とが強く要求される。
導体表示装置の提案を、課題の一つとする。
信号の画素部への書き込みを制御する駆動回路と、駆動回路の動作を制御するパネルコン
トローラと、画像情報が記憶される画像メモリと、半導体表示装置における各種回路への
電源電圧の供給を制御する電源コントローラと、パネルコントローラ、画像メモリ、及び
電源コントローラの動作を統括的に制御するCPUとを有する。そして、本発明の一態様
では、画素部において一の画像を連続して表示する場合に、駆動回路への電源電圧の供給
を停止することで駆動回路を停止状態にし、画像信号の画素部への書き込みを停止する。
さらに、駆動回路を停止状態にした後、パネルコントローラ及び画像メモリへの電源電圧
の供給を停止し、CPUへの電源電圧の供給を停止する。
おける画像の表示を維持するために、オフ電流が極めて小さい絶縁ゲート電界効果型トラ
ンジスタ(以下、単にトランジスタとする)を、画素に設けることを特徴とする。上記ト
ランジスタを、画素が有する表示素子への電流または電圧の供給を制御するための素子と
して用いることで、表示素子への電圧または電流の供給が維持される期間を長く確保する
ことができる。よって、静止画のように、連続する幾つかのフレーム期間に渡って、画素
部に同じ画像情報を有する画像信号が繰り返し書き込まれる場合などは、画像信号の画素
部への書き込みを一時的に停止することで、駆動周波数を低くする、言い換えると一定期
間内における画像信号の書き込み回数を少なくしても、画像の表示を維持することができ
る。
成領域に含むことを特徴とする。上述したような特性を有する半導体をチャネル形成領域
に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような
半導体としては、例えば、シリコンの約2倍以上の大きなバンドギャップを有する、酸化
物半導体が挙げられる。上記構成を有するトランジスタを、表示素子に与えられる電圧を
保持するためのスイッチング素子として用いることで、表示素子からの電荷のリークを防
ぐことができる。
は、CPUへの電源電圧の供給を停止すると、保持されているデータが消失してしまう。
そのため、CPUへの電源電圧の供給を停止する前に、フラッシュメモリ等の不揮発性を
有する外部記憶装置に、レジスタ、キャッシュメモリなどの記憶装置に保持されているデ
ータを、退避させておく必要がある。しかし、上記外部記憶装置からCPU内の記憶装置
にデータを戻すのには時間を要する。そのため、静止画の表示が行われる短い期間におい
て、消費電力の低減を目的とした電源電圧の供給停止のために、ハードディスク、フラッ
シュメモリ等の外部記憶装置にデータをバックアップするのは困難である。
記憶装置は、第1記憶回路と、当該第1記憶回路のデータを記憶する第2記憶回路とを有
する。第2記憶回路は、電荷の蓄積によりデータの記憶を行う記憶部と、記憶部に蓄積さ
れた当該電荷を保持するトランジスタとを有する。記憶部は、容量素子またはトランジス
タを有し、容量素子またはトランジスタのゲート容量に上記電荷が蓄積されるものとする
。そして、本発明の一態様では、電荷の保持を行うトランジスタとして、上述したような
、オフ電流が極めて小さいトランジスタを用いる。なお、上記第1記憶回路は、インバー
タまたはクロックドインバータなどの、入力された信号の極性を反転させて出力する論理
素子を用いて構成することができる。
停止する前に、第2記憶回路に待避させる。具体的に、データの待避は、記憶部における
電荷の保持により行い、上記電荷の保持は、上記オフ電流の低いトランジスタをオフにす
ることで行う。そして、CPUへの電源電圧の供給が再開された後に、待避させておいた
データを、第1記憶回路に戻す。上記構成により、電源の供給が停止されても記憶装置内
のデータの消失を防ぐことができる。よって、CPUへの電源電圧の供給が停止する前に
、外部記憶回路にデータを待避させる必要がないため、CPUにおいて、ミリ秒程度の短
い時間でも電源の供給の停止を行うことができる。その結果、半導体表示装置の消費電力
を低減させることができる。
できる。
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
る発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digital Mic
romirror Device)、PDP(Plasma Display Pane
l)、FED(Field Emission Display)等や、トランジスタを
画素部に有しているその他の半導体表示装置をその範疇に含む。
図1に、本発明の一態様に係る半導体表示装置のブロック図を、一例として示す。なお、
本明細書では、ブロック図において、回路を機能ごとに分類し、互いに独立したブロック
として示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回
路が複数の機能に係わることもあり得る。
源コントローラ102と、パネルコントローラ103と、画像メモリ104と、パネル1
05とを有する。また、パネル105は、各画素に表示素子を有する画素部106と、画
素部106の動作を制御する駆動回路107とを有する。駆動回路107は、信号線駆動
回路108、走査線駆動回路109などを有する。
104の動作を統括的に制御する機能を有する。また、CPU101は、レジスタまたは
キャッシュメモリなどの緩衝記憶装置として機能する、記憶装置110を有する。記憶装
置110には、CPU101が動作を行うのに必要な、使用頻度の高いデータやプログラ
ムが記憶される。
ントローラ103、及び画像メモリ104に、電源電圧及び駆動信号の供給を行うか否か
を選択する機能を有する。
は不揮発性の記憶装置を用いることができる。揮発性の記憶装置として、例えば、DRA
M(Dynamic Random Access Memory)、SRAM(Sta
tic Random Access Memory)等を、画像メモリ104に用いる
ことができる。ただし、画像メモリ104として用いる記憶装置が不揮発性である場合、
電源電圧の供給が停止されても、画像情報が保持される。よって、電源電圧の供給の停止
前と再開後とで、表示される画像が一致する場合に、電源電圧の供給の再開後に、画像情
報の読み込みを再度行う必要がないので、消費電力を削減することができる。
トランジスタを有し、当該トランジスタは、シリコンよりもバンドギャップが広く、真性
キャリア密度がシリコンよりも低い半導体をチャネル形成領域に含んでいる、記憶装置を
用いることができる。上記記憶装置は、フラッシュメモリなどの一般的な不揮発性の記憶
装置よりも、画像情報の書き込み及び読み出しの速度が高いため、高速動作が要求される
画像メモリ104に用いるのに適している。
画像情報を読み出し、画像情報を含む画像信号を形成する。また、パネルコントローラ1
03は、CPU101からの命令に従って、画像信号に同期した駆動信号を生成する。そ
して、パネルコントローラ103は、画像信号及び駆動信号を、パネル105に供給する
機能を有する。また、パネルコントローラ103は、CPU101からの命令に従って、
電源コントローラ102からの電源電圧を、駆動回路107に供給するか否かを選択する
機能を有する。
、パネルコントローラ103からの駆動信号は、信号線駆動回路108及び走査線駆動回
路109に与えられる。
能を有していても良い。
よって、その動作に必要な駆動信号の種類は異なる。例えば、駆動回路107の駆動信号
には、信号線駆動回路108の動作を制御する信号線駆動回路用スタートパルス信号(S
SP)、信号線駆動回路用クロック信号(SCK)、走査線駆動回路109の動作を制御
する走査線駆動回路用スタートパルス信号(GSP)、走査線駆動回路用クロック信号(
GCK)などが含まれる。信号線駆動回路108と走査線駆動回路109は、パネルコン
トローラ103からの電源電圧及び駆動信号の供給により、動作状態となる。
どがある。CPU101及びパネルコントローラ103は、電源コントローラ102から
の電源電圧及び駆動信号の供給により、動作状態となる。
置100の動作の一例について説明する。
4、及び駆動回路107を連続的に動作状態とする駆動方法と、CPU101、パネルコ
ントローラ103、画像メモリ104、及び駆動回路107を停止状態とする期間を設け
ることで、間欠的に動作状態とする駆動方法とを、採用することができる。連続的に動作
状態とする駆動方法の場合、画素部106への画像信号の書き込みを行った後、次に画素
部106への画像信号の書き込みを行うまでの間、CPU101、パネルコントローラ1
03、画像メモリ104、及び駆動回路107は動作状態とする。よって、図2(A)に
示すように、連続的に動作状態とする駆動方法の場合には、電源コントローラ102によ
り、CPU101、パネルコントローラ103、画像メモリ104への電源電圧の供給が
連続して行われる。
場合などに、間欠的に動作状態とする駆動方法を用いることができる。間欠的に動作状態
とする駆動方法の場合、連続的に動作状態とする駆動方法の場合よりも、信号線駆動回路
108と走査線駆動回路109の駆動周波数を低くすることができる。具体的に、CPU
101は、間欠的に動作状態とする駆動方法の場合に、駆動回路107への電源電圧及び
駆動信号の供給を停止するよう、パネルコントローラ103に命令する。
への電源電圧及び駆動信号の供給を停止すると、駆動回路107は停止状態になる。なお
、駆動回路107への駆動信号の供給と、駆動回路107への電源電圧の供給は、同時に
停止しても良いし、順に停止しても良い。ただし、駆動回路107への駆動信号の供給を
停止した後に、駆動回路107への電源電圧の供給を停止することで、駆動回路107が
誤動作を起こすことなく、駆動回路107を停止状態にすることができる。
3及び画像メモリ104への電源電圧及び駆動信号の供給を停止するよう、電源コントロ
ーラ102に命令する。図3(A)に示すように、電源コントローラ102が上記命令に
従って、パネルコントローラ103及び画像メモリ104への電源電圧及び駆動信号の供
給を停止すると、パネルコントローラ103及び画像メモリ104は停止状態になる。
ントローラ103及び画像メモリ104への電源電圧の供給は、同時に停止しても良いし
、順に停止しても良い。ただし、駆動回路107の場合と同様に、パネルコントローラ1
03及び画像メモリ104への駆動信号の供給を停止した後に、パネルコントローラ10
3及び画像メモリ104への電源電圧の供給を停止することで、パネルコントローラ10
3及び画像メモリ104が誤動作を起こすことなく、パネルコントローラ103及び画像
メモリ104を停止状態にすることができる。
、電源コントローラ102に、CPU101への電源電圧及び駆動信号の供給を停止する
よう、命令する。そして、図3(B)に示すように、上記命令に従って、電源コントロー
ラ102がCPU101への電源電圧及び駆動信号の供給を停止すると、CPU101は
停止状態になる。
停止しても良いし、順に停止しても良い。ただし、駆動回路107、パネルコントローラ
103及び画像メモリ104の場合と同様に、CPU101への駆動信号の供給を停止し
た後に、CPU101への電源電圧の供給を停止することで、CPU101が誤動作を起
こすことなく、CPU101を停止状態にすることができる。
及び駆動回路107への電源電圧または駆動信号の供給は、全て停止される。そして、上
記電源電圧または駆動信号の供給は、次に画素部106への画像信号の書き込みが開始さ
れるまで、停止されたままとなる。
入力装置などからCPU101及び電源コントローラ102に入力される。電源コントロ
ーラ102は、画像信号の書き込みの命令に従って、CPU101、パネルコントローラ
103、画像メモリ104への電源電圧及び駆動信号の供給を再開する。
U101への電源電圧及び駆動信号の供給を再開する。CPU101は、電源電圧の供給
が再開されることで、再び動作状態となる。CPU101への駆動信号の供給と電源電圧
の供給は、同時に再開しても良いし、順に再開しても良い。ただし、CPU101への電
源電圧の供給を再開した後に、CPU101への駆動信号の供給を再開することで、CP
U101が誤動作を起こすことなく、CPU101を動作状態にすることができる。
像メモリ104への電源電圧及び駆動信号の供給を行うよう命令する。そして、上記命令
に従って、電源コントローラ102は、パネルコントローラ103及び画像メモリ104
への電源電圧及び駆動信号の供給を再開する。パネルコントローラ103及び画像メモリ
104は、電源電圧及び駆動信号の供給が再開されることで、再び動作状態となる。
供給は、同時に再開しても良いし、順に再開しても良い。ただし、パネルコントローラ1
03及び画像メモリ104への電源電圧の供給を再開した後に、パネルコントローラ10
3及び画像メモリ104への駆動信号の供給を再開することで、パネルコントローラ10
3及び画像メモリ104が誤動作を起こすことなく、パネルコントローラ103及び画像
メモリ104を動作状態にすることができる。
び駆動信号の供給を行うよう命令する。パネルコントローラ103が上記命令に従って駆
動回路107への電源電圧及び駆動信号の供給を再開することで、駆動回路107は再び
動作状態となる。駆動回路107への駆動信号の供給と電源電圧の供給は、同時に再開し
ても良いし、順に再開しても良い。ただし、CPU101、パネルコントローラ103及
び画像メモリ104の場合と同様に、駆動回路107への電源電圧の供給を再開した後に
、駆動回路107への駆動信号の供給を再開することで、駆動回路107が誤動作を起こ
すことなく、駆動回路107を動作状態にすることができる。
及び駆動回路107への電源電圧の供給は、全て再開される。
動方法を適用できるわけではない。画像信号の書き換えを定期的に行い、動画を表示する
場合にも、上述したような、間欠的に動作状態とする駆動方法を適用することは可能であ
る。
連続的に電源電圧がCPU101、パネルコントローラ103、画像メモリ104、及び
駆動回路107に供給されている場合に比べて、半導体表示装置100内の消費電力を低
減させることができる。
画像メモリ104における消費電力121、CPU101における消費電力122の時間
変化を、模式的に示す。図4(A)は、CPU101、パネルコントローラ103、画像
メモリ104、及び駆動回路107に、電源電圧が連続的に供給されている場合について
、例示している。
00において連続的に消費されている。
3及び画像メモリ104における消費電力121、CPU101における消費電力122
の時間変化を、模式的に示す。図4(B)は、CPU101、パネルコントローラ103
、画像メモリ104、及び駆動回路107に、電源電圧が間欠的に供給されている場合に
ついて、例示している。
トローラ103及び画像メモリ104、CPU101の順に停止する。そして、本発明の
一態様では、電源電圧の供給を、CPU101、パネルコントローラ103及び画像メモ
リ104、駆動回路107の順に再開する。よって、本発明の一態様では、図4(B)に
示すように、所定の値の消費電力120が、間欠的に消費されている。所定の値の消費電
力120が消費されている期間では、画像信号の書き込みが行われる。また、本発明の一
態様では、図4(B)に示すように、所定の値の消費電力121が、間欠的に消費されて
いる。なおかつ、所定の値の消費電力121が消費されている期間内に、所定の値の消費
電力120が消費されている期間が含まれている。また、本発明の一態様では、図4(B
)に示すように、所定の値の消費電力122が、間欠的に消費されている。なおかつ、所
定の値の消費電力122が消費されている期間内に、所定の値の消費電力121が消費さ
れている期間と、所定の値の消費電力120が消費されている期間とが含まれている。
費されるため、図4(A)の場合よりも、半導体表示装置100全体の消費電力を低く抑
えることができる。
動作状態について通知するように要求された場合などに、画像信号の書き込みが行われな
い期間においても、CPU101のみ動作することがあり得る。この場合、入力装置など
からの命令に従って、CPU101への電源電圧の供給が再開されるが、パネルコントロ
ーラ103及び画像メモリ104への電源電圧の供給と、駆動回路107への電源電圧の
供給とは、停止されたままで良い。
画像メモリ104における消費電力121、CPU101における消費電力122の時間
変化を、模式的に示す。図4(C)は、CPU101、パネルコントローラ103、画像
メモリ104、及び駆動回路107に、電源電圧が間欠的に供給されている場合について
、図4(B)とは異なる例を、示している。
また、図4(C)では、期間t1において、パネルコントローラ103及び画像メモリ1
04への電源電圧の供給と、駆動回路107への電源電圧の供給とは、停止されている。
よって、期間t1では、所定の値の消費電力122が消費されている。図4(C)の場合
も、消費電力120、消費電力121、及び消費電力122が間欠的に消費されるため、
図4(A)の場合よりも、半導体表示装置100全体の消費電力を低く抑えることができ
る。
ある場合を例に挙げて説明する。
駆動回路によって電位が制御されるy本の走査線GL(GL1乃至GLy)と、信号線駆
動回路によって電位が制御されるx本の信号線SL(SL1乃至SLx)とが設けられて
いる。
線GLは、マトリクス状に設けられた複数の画素130のうち、いずれかの行に設けられ
たx個の画素130に接続される。
ち、いずれかの列に設けられたy個の画素130に接続される。
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て間接的に接続している状態も、その範疇に含む。
は、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素
の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電
膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
ッチング素子として機能するトランジスタ131と、トランジスタ131を介して与えら
れた画像信号の電位に従って、その透過率が制御される液晶素子132と、容量素子13
3とを有する。
液晶を含んだ液晶層とを有している。そして、容量素子133は、液晶素子132が有す
る画素電極と共通電極間の電圧を保持する機能を有している。
材料を用いることができる。或いは、液晶層には、例えば、ネマチック液晶、スメクチッ
ク液晶、コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用い
ることができる。或いは、液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に
分類される液晶材料を用いることができる。或いは、液晶層には、例えば、主鎖型高分子
液晶、側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液
晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、高分子分
散型液晶(PDLC)に分類される液晶材料を用いることができる。
の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転
移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラ
ル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤
とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向
処理が不要であり、視野角依存性が小さいため好ましい。
(Super Twisted Nematic)モード、VA(Vertical A
lignment)モード、MVA(Multi−domain Vertical A
lignment)モード、IPS(In−Plane Switching)モード、
OCB(Optically Compensated Birefringence)
モード、FFS(Fringe Field Switching)モード、ブルー相モ
ード、TBA(Transverse Bend Alignment)モード、VA−
IPSモード、ECB(Electrically Controlled Biref
ringence)モード、FLC(Ferroelectric Liquid Cr
ystal)モード、AFLC(AntiFerroelectric Liquid
Crystal)モード、PDLC(Polymer Dispersed Liqui
d Crystal)モード、PNLC(Polymer Network Liqui
d Crystal)モード、ゲストホストモードなどを適用することが可能である。
クタなどのその他の回路素子を、さらに有していても良い。
いる。トランジスタ131は、そのソース端子またはドレイン端子の一方が信号線SLに
接続され、他方が液晶素子132の画素電極に接続されている。容量素子133は、一方
の電極が液晶素子132の画素電極に接続されており、他方の電極が、特定の電位の与え
られているノードに接続されている。なお、液晶素子132が有する共通電極にも特定の
電位が与えられている。そして、共通電極に与えられる電位は、容量素子133が有する
他方の電極に与えられる電位と共通であっても良い。
の配向が変化し、透過率が変化する。よって、液晶素子132は、信号線SLに入力され
る画像信号の電位によって、その透過率が制御されることで、階調を表示することができ
る。
接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の
一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。
子として用いている場合について示しているが、本発明はこの構成に限定されない。一の
スイッチング素子として機能する複数のトランジスタを用いていても良い。複数のトラン
ジスタが一のスイッチング素子として機能する場合、上記複数のトランジスタは並列に接
続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接
続されていても良い。
ンジスタのソース端子またはドレイン端子の一方のみが、第2のトランジスタのソース端
子またはドレイン端子の一方のみに接続されている状態を意味する。また、トランジスタ
が並列に接続されている状態とは、第1のトランジスタのソース端子またはドレイン端子
の一方が第2のトランジスタのソース端子またはドレイン端子の一方に接続され、第1の
トランジスタのソース端子またはドレイン端子の他方が第2のトランジスタのソース端子
またはドレイン端子の他方に接続されている状態を意味する。
域に含むことで、オフ電流が極めて小さく、なおかつ高耐圧であるトランジスタ131を
実現することができる。そして、上記構成を有するトランジスタ131をスイッチング素
子として用いることで、通常のシリコンやゲルマニウムなどの半導体で形成されたトラン
ジスタを用いた場合に比べて、液晶素子132に蓄積された電荷のリークを防ぐことがで
きる。
ては、ドレイン端子をソース端子とゲート電極よりも高い電位とした状態において、ソー
ス端子の電位を基準としたときのゲート電極の電位が0V以下であるときに、ソース端子
とドレイン端子の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、
pチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも低
い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が0
V以上であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。
が好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減ら
すためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好まし
い。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビラ
イザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとして
アルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウ
ム(Zr)を含むことが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化
物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(IGZOと
も表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Z
n系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn
系酸化物、In−La−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系
酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸
化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化
物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物
、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−Ga−Z
n系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In
−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素
を含んでいてもよい。In−Ga−Zn系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子比のIn−Ga−Zn系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:
1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/
6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原
子比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
素欠損が低減されることにより高純度化された酸化物半導体(purified Oxi
de Semiconductor)は、i型(真性半導体)又はi型に限りなく近い。
そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性
を有する。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV
以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十分に低減
され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いる
ことにより、トランジスタのオフ電流を下げることができる。
いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチ
ャネル長が10μmの素子であっても、ソース端子とドレイン端子間の電圧(ドレイン電
圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定
限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合、ト
ランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下であることが分
かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から
流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当
該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用
い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定し
た。その結果、トランジスタのソース端子とドレイン端子間の電圧が3Vの場合に、数十
yA/μmという、さらに低いオフ電流が得られることが分かった。従って、高純度化さ
れた酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を
有するシリコンを用いたトランジスタに比べて著しく低い。
素子132に与えられる電圧が保持される期間を長く確保することができる。そのため、
静止画のように、連続する幾つかのフレーム期間に渡って、画素部106に同じ画像情報
を有する画像信号が書き込まれる場合などは、駆動周波数を低くする、言い換えると一定
期間内における画素部106への画像信号の書き込み回数を少なくしても、画像の表示を
維持することができる。例えば、高純度化された酸化物半導体をチャネル形成領域に用い
たトランジスタ131を用いることで、画像信号の書き込みの間隔を10秒以上、好まし
くは30秒以上、さらに好ましくは1分以上にすることができる。そして、画像信号が書
き込まれる間隔を長くすればするほど、消費電力をより低減することができる。
位を保持するために、液晶素子132に容量素子133を接続しなくても、表示される画
質が低下するのを防ぐことができる。よって、容量素子133を設けないことによって、
或いは容量素子133のサイズを小さくすることによって、開口率を高めることができる
ため、半導体表示装置100の消費電力を低減させることができる。
ことで、焼き付きと呼ばれる液晶材料の劣化を防ぐことができる。しかし、反転駆動を行
うと、画像信号の極性が変化する際に信号線SLに与えられる電位の変化が大きくなるた
め、スイッチング素子として機能するトランジスタ131のソース端子とドレイン端子の
電位差が大きくなる。よって、トランジスタ131は、閾値電圧がシフトするなどの特性
劣化が生じやすい。また、液晶素子132に保持されている電圧を維持するために、ソー
ス端子とドレイン端子の電位差が大きくても、オフ電流が低いことが要求される。トラン
ジスタ131に、シリコンまたはゲルマニウムよりもバンドギャップが大きく、真性キャ
リア密度が低い酸化物半導体などの半導体を用いることで、トランジスタ131の耐圧性
を高め、オフ電流を著しく小さくすることができる。よって、通常のシリコンやゲルマニ
ウムなどの半導体で形成されたトランジスタを用いた場合に比べて、トランジスタ131
の劣化を防ぎ、液晶素子132に保持されている電圧を維持することができる。
どの状態をとる。好ましくは、酸化物半導体膜は、CAAC−OS(C Axis Al
igned Crystalline Oxide Semiconductor)膜と
する。
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡(TEM:Transmission Electro
n Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレ
インバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に
起因する電子移動度の低下が抑制される。
ルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸お
よびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、8
5°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5
°以上5°以下の範囲も含まれることとする。
C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成
面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。な
お、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
が小さい。よって、当該トランジスタは、信頼性が高い。
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a
−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、CAAC−OS膜を成膜することができる。
る。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
レーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましく
は200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
て以下に示す。
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga
−Zn系酸化物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで、
所定のmol数比は、例えば、InOX粉末、GaOY粉末およびZnOZ粉末が、2:
2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。な
お、粉末の種類、およびその混合するmol数比は、作製するスパッタリング用ターゲッ
トによって適宜変更すればよい。
。図6に、画素部106の動作状態の時間変化と、駆動回路107の動作状態の時間変化
とを、模式的に示す。
間Aと、液晶素子132などの表示素子が画像信号による階調の表示を維持している期間
Bとは、交互に出現する。図6では、期間A1〜期間A4で示す4つの期間Aと、期間B
1〜期間B4で示す4つの期間Bが、交互に出現している場合を例示している。具体的に
図6では、各期間が、期間A1、期間B1、期間A2、期間B2、期間A3、期間B3、
期間A4、期間B4の順に並んでいる。
路108、走査線駆動回路109などの各駆動回路を動作している状態にする。図6では
、駆動回路107が動作している状態を、SSTで示す。
の各走査線GLに接続された画素130が、順に選択される。具体的に、図5(B)に示
す画素130の場合、各走査線GLに接続されたトランジスタ131がオンになる。信号
線駆動回路108が動作状態になると、走査線駆動回路109により選択された画素13
0に、信号線駆動回路108から画像信号が入力される。具体的に、図5(B)に示す画
素130の場合、オンのトランジスタ131を介して、画像信号の電位が液晶素子132
の画素電極に与えられる。
われる。全ての画素130の表示状態が設定され、画素部106全体において、画像信号
の画像情報に基づいた画像が表示される。画素部106に画像信号が書き込まれて表示状
態が設定されている状態を、図6ではWで示す。
、信号線駆動回路108、走査線駆動回路109などの各駆動回路を停止状態にする。図
6では、駆動回路107が動作を停止している状態を、SSTPで示す。信号線駆動回路
108が停止状態になることで、画像信号の画素部106への入力が停止する。
部106の選択が停止する。そのため、画素部106が有する表示素子は、直前の期間A
において設定された表示状態を保持する。表示素子による階調の表示が保持されている状
態を、図6ではHで示す。
る。期間A2において設定された表示状態を、期間B2において保持する。期間A3にお
いて設定された表示状態を、期間B3において保持する。期間A4において設定された表
示状態を、期間B4において保持する。
いているので、期間Bのそれぞれにおける表示状態の保持を、10秒以上、好ましくは3
0秒以上、さらに好ましくは1分以上にすることができる。
令に従って、適宜変更することができる。例えば、図6では、期間B2の終了のタイミン
グを、画像の書き換えの命令に従って設定している場合を例示している。図6では、画像
の書き換えの命令に従って期間B2が強制的に終了し、次いで、期間A3が開始されてい
る。よって、図6の場合、期間B2は、期間B1、期間B3などの、画像の書き換えの命
令によらずに自動的に終了した期間Bに比べて、短い。
態を維持できる期間を考慮し、画像の書き換えの命令がない間における、期間Bが取り得
る最大の長さをあらかじめ定めておく。すなわち、静止画の表示を行う期間が、期間Bの
取り得る最大の長さよりも長い場合は、画像の書き換えの命令がなくても、自動的に当該
期間Bを終了させる。そして、次の期間Aにおいて同じ画像信号を画素部106に再度書
き込み、画素部106において、前の期間Bにおいて保持されていた画像を、再度表示す
るようにする。
持しつつ、画像信号の画素部106への書き込み回数を大幅に削減することができる。よ
って、駆動回路の駆動周波数を大幅に低減することができ、半導体表示装置100の消費
電力を低減することができる。
、画素部106に画像信号を書き込む。そして、表示素子は、画像信号に応じて階調の表
示を行う。しかし、間欠的に動作状態とする駆動方法の場合とは異なり、全ての画素部1
06に画像信号を書き込んで表示状態を設定した後に、駆動回路107を必ずしも停止状
態にしなくとも良い。
の場合に、パネルコントローラ103から駆動回路107に送られる駆動信号及び電源電
圧について説明する。
れている。また、電源コントローラ102により、クロック信号CKなどの駆動信号が入
力されている。パネルコントローラ103は、入力されたクロック信号CK及び電源電圧
Vpを用いて、各種電源電圧及び駆動信号を生成し、走査線駆動回路109又は信号線駆
動回路108に供給する機能を有する。
入力されるスタート信号SPをスタート信号GSP、信号線駆動回路108に入力される
スタート信号SPをスタート信号SSPとする。また、パネルコントローラ103で生成
される駆動信号のうち、走査線駆動回路109に入力されるクロック信号CKをクロック
信号GCK、信号線駆動回路108に入力されるクロック信号CKをクロック信号SCK
とする。また、パネルコントローラ103で生成される電源電圧のうち、走査線駆動回路
109に入力される電源電圧Vpを電源電圧GVp、信号線駆動回路108に入力される
電源電圧Vpを電源電圧SVpとする。
SSPは、一走査線GLの選択期間に応じたパルス信号である。
ロック信号をクロック信号GCKとして用いてもよい。複数のクロック信号をクロック信
号GCKとして用いることにより、走査線駆動回路109の動作速度を向上させることが
できる。また、クロック信号SCKは、1つのクロック信号に限定されず、位相の異なる
複数のクロック信号をクロック信号SCKとして用いてもよい。位相の異なる複数のクロ
ック信号をクロック信号SCKとして用いることにより、信号線駆動回路108の動作速
度を向上させることができる。なおクロック信号GCK及びクロック信号SCKとして共
通のクロック信号CKを用いてもよい。
CK及び電源電圧Vpが入力されると、電源電圧GVp、スタート信号GSP、及びクロ
ック信号GCKの、走査線駆動回路109への供給を開始する。具体的には、まず、電源
電圧GVpの供給を開始し、電源電圧GVpの供給が安定したら、次にクロック信号GC
Kの供給を開始した後、スタート信号GSPの供給を開始する。なお、クロック信号GC
Kの供給を開始する直前に、クロック信号GCKの入力される配線に、クロック信号GC
Kのハイレベルの電位を印加することで、当該配線の電位を安定化させておくことが好ま
しい。上記方法により、動作を開始する際に、走査線駆動回路109が誤動作するのを防
ぐことができる。
ク信号CK及び電源電圧Vpが入力されると、電源電圧SVp、スタート信号SSP、及
びクロック信号SCKの信号線駆動回路108への供給を開始する。具体的には、まず、
電源電圧SVpの供給を開始し、電源電圧SVpの供給が安定したら、次にクロック信号
SCKの供給を開始した後、スタート信号SSPの供給を開始する。なお、クロック信号
SCKの供給を開始する直前に、クロック信号SCKの入力される配線に、クロック信号
SCKのハイレベルの電位を印加することで、当該配線の電位を安定化させておくことが
好ましい。上記方法により、動作を開始する際に、信号線駆動回路108が誤動作するの
を防ぐことができる。
スを有する走査信号SCNが入力されることで、画素部106において画素130が順次
選択される。そして、信号線駆動回路108が動作を開始すると、信号線駆動回路108
から信号線SLを介して選択された画素130に画像信号が入力される。画像信号が入力
された画素130では、当該画像信号に従って液晶素子132などの表示素子が、階調の
表示を行う。
及びクロック信号GCKの供給を停止する。具体的には、まず、クロック信号GCKの供
給を停止することで、走査線駆動回路109における走査信号SCNの供給を停止し、全
ての走査線GLの選択動作を終了させる。その後、電源電圧GVpの供給を停止する。な
お、供給の停止とは、例えば信号又は電圧が入力されていた配線を浮遊状態にすること、
或いは、信号又は電圧が入力されていた配線に、ローレベルの電位を与えることを意味す
る。上記方法により、動作を停止する際に、走査線駆動回路109が誤動作するのを防ぐ
ことができる。
及びクロック信号SCKの供給を停止する。具体的には、まず、クロック信号SCKの供
給を停止することで、信号線駆動回路108における画像信号の供給を停止し、全ての信
号線SLへの画像信号の入力動作を終了させる。その後、電源電圧SVpの供給を停止す
る。上記方法により、動作を停止する際に、信号線駆動回路108が誤動作するのを防ぐ
ことができる。
作状態にあるフレーム期間に書き込まれた画像信号の画像情報に従って、定められた階調
を保持する。例えば、液晶素子132を表示素子として用いる場合、液晶素子132が有
する画素電極は浮遊状態となるため、当該液晶素子132は、連続的に動作状態にあるフ
レーム期間に書き込まれた画像信号のデータに基づいて設定された透過率を保持する。従
って、停止状態となるフレーム期間において画素部106は、連続的に動作状態にあるフ
レーム期間に書き込まれた画像信号のデータに基づく画像を静止画として一定期間保持す
る。
記駆動信号及び電源電圧の駆動回路107への供給を開始することで、信号線駆動回路1
08と走査線駆動回路109の動作を開始させる。
間欠的に動作状態とする駆動方法の場合において、駆動回路107への駆動信号及び電源
電圧の供給を停止させ、且つ、画素部106において画像の表示を一定期間維持すること
ができる。上記構成により、本実施の形態の一態様に係る半導体表示装置100は、消費
電力を低減することができる。
ントローラ102により制御されている場合を例示しているが、本発明の一態様では、パ
ネルコントローラ103への各種駆動信号の一部または全ての入力が、CPU101によ
り制御されていても良い。
説明する。本発明の一態様において、記憶装置110は複数の記憶素子を有する。図8に
、記憶素子200の回路図の一例を示す。
スイッチ204と、スイッチ205と、論理素子206と、容量素子207と、を有する
。第1記憶回路201は、電源電圧が供給されている期間のみデータを保持する。第2記
憶回路202は、記憶部に相当する容量素子208及びトランジスタ210と、記憶部に
おける電荷の供給、保持、放出を制御するトランジスタ209と、を有する。
他の回路素子をさらに有していても良い。
を用いて構成され、スイッチ204は、一導電型とは異なる導電型(例えば、pチャネル
型)のトランジスタ214を用いて構成した例を示す。
一方に対応し、スイッチ203の第2の端子はトランジスタ213のソース端子またはド
レイン端子の他方に対応し、スイッチ203はトランジスタ213のゲート電極に入力さ
れる制御信号S2によって、第1の端子と第2の端子の間の導通状態または非導通状態(
つまり、トランジスタ213のオンまたはオフ)が選択される。
方に対応し、スイッチ204の第2の端子はトランジスタ214のソース端子またはドレ
イン端子の他方に対応し、スイッチ204はトランジスタ214のゲート電極に入力され
る制御信号S2によって、第1の端子と第2の端子の間の導通状態または非導通状態(つ
まり、トランジスタ214のオンまたはオフ)が選択される。
電極のうちの一方、及びトランジスタ210のゲート電極と接続される。トランジスタ2
10のゲート電極をノードM2とする。
線に接続され、他方は、スイッチ203の第1の端子と接続される。スイッチ203の第
2の端子はスイッチ204の第1の端子と接続される。スイッチ204の第2の端子は電
位V2が与えられる配線と接続される。スイッチ203の第2の端子と、スイッチ204
の第1の端子と、論理素子206の入力端子と、容量素子207の一対の電極のうちの一
方とは、接続される。スイッチ203の第2の端子及びスイッチ204の第1の端子を、
ノードM1とする。
できる。例えば、ローレベルの電源電位(接地電位等)またはハイレベルの電源電位が与
えられる構成とすることができる。容量素子207の一対の電極のうちの他方は、電位V
1が与えられる配線と接続されていてもよい。容量素子208の一対の電極のうちの他方
は、一定の電位が与えられる構成とすることができる。例えば、ローレベルの電源電位(
接地電位等)またはハイレベルの電源電位が与えられる構成とすることができる。容量素
子208の一対の電極のうちの他方は、電位V1が与えられる配線と接続されていてもよ
い。図8では、容量素子207の一対の電極のうちの他方、及び容量素子208の一対の
電極のうちの他方が、電位V1が与えられる配線と接続されている例を示す。
能である。容量素子208は、トランジスタ210のゲート容量等を積極的に利用するこ
とによって省略することも可能である。なお、ゲート容量とは、ゲート電極と活性層の間
に形成される容量に相当する。
スイッチ204は、制御信号S1とは異なる制御信号S2によって第1の端子と第2の端
子の間の導通状態または非導通状態が選択され、一方のスイッチの第1の端子と第2の端
子の間が導通状態のとき他方のスイッチの第1の端子と第2の端子の間は非導通状態とな
る。スイッチ205は、制御信号S1及び制御信号2とは異なる制御信号S3によって第
1の端子と第2の端子の間の導通状態または非導通状態を選択される。
保持されたデータに対応する信号が入力される。図8では、第1記憶回路201の出力端
子OUTから出力された信号が、トランジスタ209のソース端子またはドレイン端子の
他方に入力される例を示した。スイッチ203の第2の端子から出力される信号は、論理
素子206によってその極性が反転された反転信号となり、制御信号S3によって第1の
端子と第2の端子間が導通状態となったスイッチ205を介して第1記憶回路201に入
力される。
びスイッチ205を介して第1記憶回路201の入力端子(図8中、INと記載)に入力
する例を示したが、本発明の一態様はこの構成に限定されない。スイッチ203の第2の
端子から出力される信号が、極性を反転させられることなく、第1記憶回路201に入力
されてもよい。例えば、第1記憶回路201内に、入力端子から入力された信号の極性が
反転した信号が保持されるノードが存在する場合に、スイッチ203の第2の端子から出
力される信号を当該ノードに入力することができる。
200に供給されている。第1記憶回路201には電位V1と電位V2の電位差に相当す
る電圧が、電源電圧として供給されていてもよい。第1記憶回路201に電源電圧が供給
されない期間では、電位V1と電位V2をほぼ等電位とする。
タはnチャネル型トランジスタであってもよいし、pチャネル型トランジスタであっても
よい。また、nチャネル型トランジスタとpチャネル型トランジスタを組み合わせて用い
てもよい。例えば、スイッチ205として、アナログスイッチを用いることができる。
のゲート電極を有するトランジスタとすることもできる。一方のゲート電極に制御信号S
1を入力し、他方のゲート電極には、制御信号S4を入力することができる。制御信号S
4は、一定の電位の信号であってもよい。一定の電位は、電位V1や電位V2であっても
よい。なお、半導体膜を挟んで上下に設けられた2つのゲート電極を接続し、制御信号S
1を入力してもよい。トランジスタ209の他方のゲート電極に入力される信号によって
、トランジスタ209の閾値電圧を制御することができる。閾値電圧を制御することで、
トランジスタ209のオフ電流を更に低減することもできる。
外のトランジスタは、チャネル形成領域に、酸化物半導体以外の半導体を含んでいても良
い。例えば、トランジスタ209以外のトランジスタは、シリコンを含む半導体膜または
シリコン基板に、チャネル形成領域が形成されていても良い。
て、第1の論理素子の入力端子は第2の論理素子の出力端子と接続され、第2の論理素子
の入力端子は第1の論理素子の出力端子と接続された構成を有する。第1の論理素子及び
第2の論理素子は、それぞれ電源電圧が供給されている期間のみ、入力された信号に対応
する信号を出力する。
きる。
いて説明する。
タを示し、S1は制御信号S1の電位を示し、S2は制御信号S2の電位を示し、S3は
制御信号S3の電位を示し、V1は電位V1を示し、V2は電位V2を示す。電源電圧が
記憶素子200に供給されていない場合、電位V1と電位V2の電位差Vは、ほぼ0とな
る。M1はノードM1の電位を示し、M2はノードM2の電位を示す。
ル型トランジスタとし、スイッチ204をpチャネル型トランジスタとして、制御信号S
2の電位がハイレベルの場合に、スイッチ203の第1の端子と第2の端子の間が導通状
態となり、且つスイッチ204の第1の端子と第2の端子の間が非導通状態となり、制御
信号S2の電位がローレベルの場合に、スイッチ203の第1の端子と第2の端子の間が
非導通状態となり、且つスイッチ204の第1の端子と第2の端子の間が導通状態となる
例を示す。また、スイッチ205は、制御信号S3の電位がハイレベルの場合に第1の端
子と第2の端子の間が導通状態となり、制御信号S3の電位がローレベルの場合に第1の
端子と第2の端子の間が非導通状態となる例を示す。また、トランジスタ209をnチャ
ネル型トランジスタとして、制御信号S1の電位がハイレベルの場合に、トランジスタ2
09がオンとなり、制御信号S1の電位がローレベルの場合に、トランジスタ209がオ
フとなる例を示す。
03、スイッチ204、スイッチ205、トランジスタ209の状態が同じとなるように
、各制御信号の電位を定めることができる。
DDと電源電位VSSとで切り替える場合の例を示す。電源電位VSSは、例えば接地電
位とすれば良い。なお、本発明の一態様では、上記構成に限定されず、電位V2を電源電
位VSSとし、電位V1を電源電位VDDと電源電位VSSとで切り替えてもよい。
図9の、期間1の動作について説明する。期間1では、電源電圧が記憶素子200に供給
されている。期間1において、電位V2は電源電位VDDである。記憶素子200へ電源
電圧が供給されている間は、第1記憶回路201がデータ(図9中、dataXと表記)
を保持する。この際、制御信号S3の電位をローレベルとして、スイッチ205の第1の
端子と第2の端子の間は非導通状態とする。なお、スイッチ203及びスイッチ204の
第1の端子と第2の端子の間の状態(導通状態、非導通状態)はどちらの状態であっても
よい。即ち、制御信号S2の電位は、ハイレベルであってもローレベルであってもよい(
図9中、Aと表記)。また、トランジスタ209の状態(オン、オフ)はどちらの状態で
あってもよい。即ち、制御信号S1の電位は、ハイレベルであってもローレベルであって
もよい(図9中、Aと表記)。期間1において、ノードM1の電位は、ハイレベルであっ
てもローレベルであってもよい(図9中、Aと表記)。期間1において、ノードM2の電
位は、ハイレベルであってもローレベルであってもよい(図9中、Aと表記)。期間1の
動作を通常動作と呼ぶ。
図9の、期間2の動作について説明する。記憶素子200への電源電圧の供給を停止する
前に、制御信号S1の電位をハイレベルとして、トランジスタ209をオンとする。上記
動作により、第1記憶回路201に保持されたデータ(dataX)に対応する信号が、
トランジスタ209を介してトランジスタ210のゲート電極に入力される。トランジス
タ210のゲート電極に入力された信号は、容量素子208またはトランジスタ210の
ゲート容量によって保持される。よって、ノードM2の電位は、第1記憶回路201に保
持されたデータに対応する信号電位(図9中、VXと表記)となる。その後、制御信号S
1の電位をローレベルとしてトランジスタ209をオフとする。上記動作により、第1記
憶回路201に保持されたデータに対応する信号が第2記憶回路202に保持される。期
間2の間も、制御信号S3によって、スイッチ205の第1の端子と第2の端子の間は非
導通状態となる。スイッチ203及びスイッチ204の第1の端子と第2の端子の間の状
態(導通状態、非導通状態)はどちらであってもよい。即ち、制御信号S2の電位はハイ
レベルであってもローレベルであってもよい(図9中、Aと表記)。期間2において、ノ
ードM1はハイレベルであってもローレベルであってもよい(図9中、Aと表記)。期間
2の動作を電源電圧供給停止前の動作と呼ぶ。
のはじめに、電位V2を電源電位VSSとし、記憶素子200への電源電圧の供給を停止
する。電源電圧の供給が停止すると、第1記憶回路201に保持されていたデータ(da
taX)は消失する。しかし、記憶素子200への電源電圧の供給が停止した後において
も、容量素子208またはトランジスタ210のゲート容量によって、第1記憶回路20
1に保持されていたデータ(dataX)に対応する信号電位(VX)が、ノードM2に
保持される。トランジスタ209はオフ電流が極めて小さいため、容量素子208または
トランジスタ210のゲート容量によって保持された電位(ノードM2の電位VX)を長
期間保つことができる。よって、記憶素子200は、電源電圧の供給が停止した後も、デ
ータ(dataX)を保持する。期間3は、記憶素子200への電源電圧の供給が停止し
ている期間に対応する。
図9の、期間4の動作について説明する。電位V2を電源電位VDDにすることで、記憶
素子200への電源電圧の供給を再開した後、制御信号S2の電位をローレベルとして、
スイッチ204の第1の端子と第2の端子の間を導通状態とし、スイッチ203の第1の
端子と第2の端子の間を非導通状態とする。この際、制御信号S1の電位はローレベルで
あり、トランジスタ209はオフのままである。また、制御信号S3の電位はローレベル
であり、スイッチ205の第1の端子と第2の端子の間は非導通状態である。よって、ス
イッチ203の第2の端子及びスイッチ204の第1の端子(ノードM1)に、一定の電
位である電源電位VDDを与える(以下、プリチャージ動作と呼ぶ)ことができる。ノー
ドM1の電位は、容量素子207によって保持される。
とによって、スイッチ203の第1の端子と第2の端子の間を導通状態とし、スイッチ2
04の第1の端子と第2の端子の間を非導通状態とする。この際、制御信号S1の電位は
ローレベルのままであり、トランジスタ209はオフのままである。また、制御信号S3
の電位はローレベルであり、スイッチ205の第1の端子と第2の端子の間は非導通状態
である。そして、容量素子208またはトランジスタ210のゲート容量に保持された信
号(ノードM2の電位VX)に応じて、トランジスタ210のオンまたはオフが選択され
ることで、スイッチ203の第2の端子及びスイッチ204の第1の端子(ノードM1)
の電位が定まる。具体的に、トランジスタ210がオンの場合、ノードM1には電位V1
(例えば、電源電位VSS)が与えられる。一方、トランジスタ210がオフの場合には
、ノードM1の電位は、上記プリチャージ動作によって定められた一定の電位(例えば、
電源電位VDD)のまま維持される。こうして、トランジスタ210のオンまたはオフに
対応して、ノードM1の電位は電源電位VDDまたは電源電位VSSとなる。
合、第1記憶回路201の出力端子OUTから出力された信号の電位は、ハイレベルであ
る。この場合、ノードM1は、デジタル値「0」の信号に対応するローレベルの電源電位
VSSとなる。一方、第1記憶回路201に保持されていた信号がデジタル値「0」に対
応している場合、第1記憶回路201の出力端子OUTから出力された信号の電位は、ロ
ーレベルである。この場合、ノードM1は、デジタル値「1」の信号に対応するハイレベ
ルの電源電位VDDとなる。つまり、第1記憶回路201に記憶されていた信号とは、異
なるデジタル値に対応する電位が、ノードM1に保持されることになる。図9において、
この電位をVXbと表記する。つまり、期間2において第1記憶回路201から入力され
たデータ(dataX)に対応する信号の電位が、ノードM1の電位(VXb)に変換さ
れる。
1の端子と第2の端子の間を導通状態とする。この際、制御信号S2の電位はハイレベル
のままである。また、制御信号S1の電位はローレベルのままであり、トランジスタ20
9はオフのままである。上記動作により、スイッチ203の第2の端子及びスイッチ20
4の第1の端子の電位(ノードM1の電位(VXb))に対応する信号は、論理素子20
6においてデータ(dataX)に対応する反転信号となる。当該反転信号は、第1記憶
回路201に入力される。よって、第1記憶回路201は、記憶素子200への電源電圧
の供給停止前に保持していたデータ(dataX)を再び保持することができる。
によって一定の電位(図9では、電源電位VDD)にした後、期間5において、データ(
dataX)に対応する電位VXbとするため、ノードM1の電位が所定の電位VXbに
定まるまでの時間を短くすることができる。すなわち、図8に示す記憶素子200では、
スイッチ203及びスイッチ204を設けることにより、プリチャージ動作を可能とし、
電源電圧供給再開後に、第1記憶回路201が元のデータを保持するまでの時間を、短く
することができる。
、揮発性のメモリに相当する第1記憶回路201に記憶されていたデータを、第2記憶回
路202に設けられた容量素子208またはトランジスタ210のゲート容量によって保
持することができる。
が極めて小さい。そのため、トランジスタ209を用いることによって、記憶素子200
に電源電圧が供給されない場合でも、容量素子208またはトランジスタ210のゲート
容量に保持された電荷が、長期間に渡り保持される。よって、記憶素子200は、電源電
圧の供給が停止した間もデータを保持することが可能である。
容量によって保持された信号は、記憶素子200への電源電圧の供給が再開された後、ト
ランジスタ210の状態(オンまたはオフ)に変換されるため、トランジスタ210のド
レイン電流により第2記憶回路202から上記信号を読み出すことができる。それ故、容
量素子208またはトランジスタ210のゲート容量に保持された信号に対応する電位が
多少変動していても、元の信号を正確に読み出すことが可能である。
置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことがで
きる。また、電源電圧の供給を停止する前の状態の待避を短時間で行うことができ、さら
に、電源電圧の供給を再開した後、短時間で電源電圧供給停止前の状態に復帰することが
できる。よって、CPU101、さらには半導体表示装置100において、画素部106
への画像信号の書き込みの完了から、次の画像信号の書き込みの開始までの時間が、60
秒のように長い時間であっても、ミリ秒程度の短い時間であっても、電源電圧の供給の停
止を行うことができる。そのため、消費電力を抑えることができる半導体表示装置100
を提供することができる。
記憶回路のデータを記憶する第2記憶回路を有し、第2記憶回路は、電荷の蓄積によりデ
ータの記憶を行う記憶部と、記憶部における当該電荷の供給、保持、放出を制御するオフ
電流が極めて小さいトランジスタとを有していれば良い。図8に示した構成の記憶素子2
00は、本発明の一態様に相当し、CPU101が有する記憶装置の各記憶素子が、図8
に示した構成とは異なる構成を有していても良い。
図16を用いて説明する。
。第1記憶回路251は、入力された信号の極性を反転させて出力する第1の論理素子2
53a及び第2の論理素子253bと、トランジスタ254と、トランジスタ255とを
有する。第2記憶回路252は、トランジスタ257と、記憶部に相当する容量素子25
6とを有する。
1の論理素子253aの入力端子に与えられる。第1の論理素子253aの出力端子は、
第2の論理素子253bの入力端子に接続されている。第2の論理素子253bの出力端
子は、トランジスタ255を介して、第1の論理素子253aの入力端子に接続されてい
る。第1の論理素子253aの出力端子または第2の論理素子253bの入力端子の電位
が、信号Doutとして後段の記憶素子250、或いは他の回路に出力される。
タを用いる例を示しているが、第1の論理素子253aまたは第2の論理素子253bと
して、インバータの他に、クロックドインバータを用いることもできる。
できるように、トランジスタ254及びトランジスタ257を介して、記憶素子250の
入力端子、すなわち信号Dinの電位が与えられるノードに接続されている。具体的に、
容量素子256が有する一対の電極のうち、一方の電極は、トランジスタ257を介して
第1の論理素子253aの入力端子に接続され、他方の電極は、接地電位などのローレベ
ルの電源電位VSSが与えられているノードに接続されている。
のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が
極めて小さい。容量素子256におけるデータの保持期間の長さは、容量素子256に蓄
積されている電荷が、トランジスタ257を介してリークする量に依存する。よって、上
述したような、オフ電流の著しく小さいトランジスタ257により、容量素子256に蓄
積された電荷を保持することで、容量素子256からの電荷のリークを防ぐことができ、
データの保持期間を長く確保することができる。
ある場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極
を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
るが、本発明はこの構成に限定されない。本発明の一態様では、トランジスタ257が、
トランジスタを複数有していても良い。トランジスタ257が、スイッチング素子として
機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続され
ていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続され
ていても良い。
他の回路素子を、さらに有していても良い。
58と、nチャネル型トランジスタ259とが、ハイレベルの電源電位VDDが与えられ
る第1のノードと、ローレベルの電源電位VSSが与えられる第2のノードの間において
、直列に接続された構成を有する。具体的に、pチャネル型トランジスタ258のソース
端子が、電源電位VDDの与えられる第1のノードに接続され、nチャネル型トランジス
タ259のソース端子が、電源電位VSSの与えられる第2のノードに接続される。また
、pチャネル型トランジスタ258のドレイン端子と、nチャネル型トランジスタ259
のドレイン端子とが接続されており、上記2つのドレイン端子の電位は、第1の論理素子
253aの出力端子の電位とみなすことができる。また、pチャネル型トランジスタ25
8のゲート電極、及びnチャネル型トランジスタ259のゲート電極の電位は、第1の論
理素子253aの入力端子の電位とみなすことができる。
60と、nチャネル型トランジスタ261とが、ハイレベルの電源電位VDDが与えられ
る第1のノードと、ローレベルの電源電位VSSが与えられる第2のノードの間において
、直列に接続された構成を有する。具体的に、pチャネル型トランジスタ260のソース
端子が、電源電位VDDの与えられる第1のノードに接続され、nチャネル型トランジス
タ261のソース端子が、電源電位VSSの与えられる第2のノードに接続される。また
、pチャネル型トランジスタ260のドレイン端子と、nチャネル型トランジスタ261
のドレイン端子とが接続されており、上記2つのドレイン端子の電位は、第2の論理素子
253bの出力端子の電位とみなすことができる。また、pチャネル型トランジスタ26
0のゲート電極、及びnチャネル型トランジスタ261のゲート電極の電位は、第2の論
理素子253bの入力端子の電位とみなすことができる。
はオフの状態が選択される。また、トランジスタ255は、そのゲート電極に与えられる
信号Sig2によりオンまたはオフの状態が選択される。トランジスタ257は、そのゲ
ート電極に与えられる制御信号Sig3によりオンまたはオフの状態が選択される。
よって、結晶性を有するシリコンまたはゲルマニウムをチャネル形成領域に有するトラン
ジスタを、第1の論理素子253aが有するnチャネル型トランジスタ259、またはp
チャネル型トランジスタ258として、或いは、第2の論理素子253bが有するnチャ
ネル型トランジスタ261、またはpチャネル型トランジスタ260として用いることが
、望ましい。
ゲルマニウムをチャネル形成領域に有していても良い。
オフ、トランジスタ257はオフとする。そして、第1のノードに電源電位VDDを与え
、第2のノードに電源電位VSSを与えることで、第1記憶回路251に電源電圧が与え
られる。記憶素子250に与えられる信号Dinの電位は、トランジスタ254を介して
第1の論理素子253aの入力端子に与えられるので、第1の論理素子253aの出力端
子は、信号Dinの極性が反転した電位になる。そして、トランジスタ255をオンにし
、第1の論理素子253aの入力端子と第2の論理素子253bの出力端子とを接続する
ことで、第1の論理素子253a及び第2の論理素子253bにデータが書き込まれる。
bによって行う場合、トランジスタ255をオン、トランジスタ257をオフの状態にし
たままで、トランジスタ254をオフにする。トランジスタ254をオフにすることで、
入力されたデータは、第1の論理素子253a及び第2の論理素子253bによって保持
される。このとき、第1のノードに電源電位VDDを与え、第2のノードに電源電位VS
Sを与えることで、第1のノードと第2のノード間に電源電圧が印加されている状態を維
持する。
2の論理素子253bによって保持されているデータが反映されている。よって、上記電
位を読み取ることで、データを記憶素子250から読み出すことができる。
れる前に、データの保持を、容量素子256において行う。容量素子256においてデー
タの保持を行う場合、まず、トランジスタ254はオフ、トランジスタ255はオン、ト
ランジスタ257はオンとする。そして、トランジスタ257を介して、第1の論理素子
253a及び第2の論理素子253bによって保持されているデータの値に見合った量の
電荷が容量素子256に蓄積されることで、容量素子256へのデータの書き込みが行わ
れる。容量素子256にデータが記憶された後、トランジスタ257をオフにすることで
、容量素子256に記憶されたデータは保持される。トランジスタ257をオフにした後
は、第1のノードと第2のノードとに、例えば電源電位VSSを与えて等電位とすること
で、第1のノードと第2のノード間の電源電圧の印加を停止する。なお、容量素子256
にデータが記憶された後は、トランジスタ255をオフにしても良い。
ドと第2のノード間に電源電圧を印加する必要がないので、第1の論理素子253aが有
するpチャネル型トランジスタ258及びnチャネル型トランジスタ259、或いは、第
2の論理素子253bが有するpチャネル型トランジスタ260及びnチャネル型トラン
ジスタ261を介して、第1のノードと第2のノードの間に流れるオフ電流を限りなく0
に近づけることができる。したがって、データの保持時における第1記憶回路251のオ
フ電流に起因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を
用いた半導体表示装置の、消費電力を低く抑えることが可能となる。
ランジスタ257がオフである時、容量素子256に蓄積された電荷はリークしにくいた
め、データは保持される。
オフとする。そして、再び、第1のノードに電源電位VDDを与え、第2のノードに電源
電位VSSを与えることで、第1のノードと第2のノード間に電源電圧を印加する。そし
て、トランジスタ257をオンにすることで、データが反映された電位を有する信号Do
utを、記憶素子250から読み出すことができる。
0(A)に示す記憶装置は、スイッチング素子221と、記憶素子200を複数有する記
憶素子群222とを有している。記憶素子群222が有する各記憶素子200には、スイ
ッチング素子221を介して、ハイレベルの電源電位VDDが供給されている。さらに、
記憶素子群222が有する各記憶素子200には、信号INの電位と、ローレベルの電源
電位VSSの電位が与えられている。
ランジスタは、そのゲート電極に与えられる制御信号SigAによりスイッチングが制御
される。
を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング
素子221が、トランジスタを複数有していても良い。スイッチング素子221が、スイ
ッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジス
タは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み
合わされて接続されていても良い。
記憶素子200への、ハイレベルの電源電位VDDの供給が制御されているが、スイッチ
ング素子221により、ローレベルの電源電位VSSの供給が制御されていても良い。図
10(B)に、記憶素子群222が有する各記憶素子200に、スイッチング素子221
を介して、ローレベルの電源電位VSSが供給されている記憶装置の一例を示す。スイッ
チング素子221により、記憶素子群222が有する各記憶素子200への、ローレベル
の電源電位VSSの供給を制御することができる。
本実施の形態では、上記実施の形態に示す半導体表示装置100における、走査線駆動回
路109及び信号線駆動回路108に適用可能なシフトレジスタの一例について説明する
。
を用いて構成されている。図11(A)では、P個の単位順序回路10を、それぞれ単位
順序回路FF_1乃至単位順序回路FF_Pとして示す。
セット信号Resが入力される。
1、クロック信号CK2、及びクロック信号CK3が入力される。クロック信号CK1、
クロック信号CK2、及びクロック信号CK3は、例えば第1のクロック信号(CLK1
ともいう)、第2のクロック信号(CLK2ともいう)、第3のクロック信号(CLK3
ともいう)、及び第4のクロック信号(CLK4ともいう)のうちのいずれか3つのクロ
ック信号を用いることできる。第1のクロック信号乃至第4のクロック信号は、ハイレベ
ルとローレベルの電位が繰り返し出現するデジタル信号である。なお、互いに隣り合う単
位順序回路10には、互いに異なる組み合わせのクロック信号が入力されるものとする。
図11(A)に示すシフトレジスタは、第1のクロック信号乃至第4のクロック信号を用
いて単位順序回路10の動作を制御する。上記構成により、動作速度を向上させることが
できる。
)に示す。
タ33、トランジスタ34、トランジスタ35、トランジスタ36、トランジスタ37、
トランジスタ38、トランジスタ39、トランジスタ40、トランジスタ41を有する。
以下、上記全てのトランジスタがnチャネル型である場合を例に挙げて、その具体的な接
続関係について説明する。
第1端子、他方を第2端子とし、単位順序回路の構成を説明する。
極は、スタート信号STが入力される。トランジスタ32の第1端子は、電源電位Vbが
入力され、トランジスタ32の第2端子は、トランジスタ31の第2端子に接続される。
方はローレベルの電位Vssである。電源電位Va及び電源電位Vbの値は、上記全ての
トランジスタがpチャネル型である場合、その電位の関係は互いに入れ替わる。また、電
源電位Va及び電源電位Vbの電位差が電源電圧に相当する。
33のゲート電極は、電源電位Vaが入力される。
極は、クロック信号CK3が入力される。
35の第2端子は、トランジスタ32のゲート電極に接続され、トランジスタ35のゲー
ト電極は、クロック信号CK2が入力される。
極は、リセット信号Resが入力される。
は、トランジスタ32のゲート電極及びトランジスタ36の第2端子に接続され、トラン
ジスタ37のゲート電極は、スタート信号STが入力される。
ート電極は、トランジスタ33の第2端子に接続される。
は、トランジスタ38の第2端子に接続され、トランジスタ39のゲート電極は、トラン
ジスタ32のゲート電極に接続される。
ート電極は、トランジスタ33の第2端子に接続される。
は、トランジスタ40の第2端子に接続され、トランジスタ41のゲート電極は、トラン
ジスタ32のゲート電極に接続される。
ト電極と、トランジスタ40のゲート電極との接続箇所をノードNAとする。また、トラ
ンジスタ32のゲート電極と、トランジスタ35の第2端子と、トランジスタ36の第2
端子と、トランジスタ37の第2端子と、トランジスタ39のゲート電極と、トランジス
タ41のゲート電極との接続箇所をノードNBとする。また、トランジスタ38の第2端
子とトランジスタ39の第2端子との接続箇所をノードNCとする。また、トランジスタ
40の第2端子とトランジスタ41の第2端子との接続箇所をノードNDとする。
出力し、ノードNDの電位を第2の出力信号OUT2として出力する。第2の出力信号O
UT2は、例えば、走査線駆動回路109では、画素130を選択する走査信号SCNと
して用いることができ、信号線駆動回路108では、画像信号を選択された画素130に
出力するための信号として用いられる。
実施の形態の半導体表示装置100におけるスタート信号GSP又はスタート信号STP
などが用いられる。また、2段目以降の単位順序回路FF_2乃至単位順序回路FF_P
では、それぞれ前段の単位順序回路における第1の出力信号OUT1を、スタート信号S
Tとして用いる。
単位順序回路における第1の出力信号OUT1をリセット信号Resとして用いる。また
、単位順序回路FF_P−1と、単位順序回路FF_Pでは、リセット信号Resとして
、例えば別途生成された信号を用いることができる。なお、P−1段目の単位順序回路F
F_P−1と、P段目の単位順序回路FF_Pは、ダミーの単位順序回路として用いられ
る。
る。
トであり、図12(B)は、図11(A)に示すシフトレジスタの動作の一例を示すタイ
ミングチャートである。
成を有する場合のタイミングチャートを例示している。また、図11(B)に示す単位順
序回路10におけるトランジスタ31乃至トランジスタ41のそれぞれを、全てnチャネ
ル型とし、電源電位Vaとして電位Vddが入力され、電源電位Vbとして電位Vssが
入力される場合を例に挙げて、以下説明を行う。
信号STのパルスが入力されることで、トランジスタ31がオンになると、ブートストラ
ップ動作により、ノードNAの電位が電位Vdd以上の高さになり、トランジスタ38及
びトランジスタ40がオンになる。また、スタート信号STのパルスが入力されることで
、トランジスタ37がオンになると、ノードNBの電位がローレベルになり、トランジス
タ39及びトランジスタ41がオフになる。よって、第1の出力信号OUT1の電位がハ
イレベルになり及び第2の出力信号OUT2の電位がハイレベルになる。
、トランジスタ36がオンになるので、ノードNBの電位がハイレベルになり、トランジ
スタ32、トランジスタ39及びトランジスタ41がオンになる。また、トランジスタ3
2がオンになることで、ノードNAの電位がローレベルになり、トランジスタ38及びト
ランジスタ40がオフになる。よって、第1の出力信号OUT1及び第2の出力信号OU
T2の電位はローレベルに維持される。
て、単位順序回路10において順に行うことにより、各単位順序回路10から、図12(
B)に示すように、順次パルスがシフトする第1の出力信号OUT1及び第2の出力信号
OUT2を出力することができる。
る走査線駆動回路109または信号線駆動回路108に用いる場合、各単位順序回路10
に入力される電源電圧、クロック信号CLKなどの駆動信号、1段目の単位順序回路に入
力されるスタート信号SPなどの駆動信号の供給を停止することで、走査線駆動回路10
9及び信号線駆動回路108の動作を停止することができる。
本実施の形態では、CPUの具体的な一形態について説明する。図13に、CPUの構成
をブロックで一例として示す。
logic unit)602と、データキャッシュ603と、命令キャッシュ604
と、プログラムカウンタ605と、命令レジスタ606と、主記憶装置607と、レジス
タファイル608とを有する。
は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ60
3は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシ
ュ604は、制御装置601に送られる命令(プログラム)のうち、使用頻度の高い命令
を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ605は、次に実行す
る命令のアドレスを記憶するレジスタである。命令レジスタ606は、次に実行する命令
を記憶するレジスタである。主記憶装置607には、ALU602における演算処理に用
いられるデータや、制御装置601において実行される命令が記憶されている。レジスタ
ファイル608は、汎用レジスタを含む複数のレジスタを有しており、主記憶装置607
から読み出されたデータ、ALU602の演算処理の途中で得られたデータ、或いはAL
U602の演算処理の結果得られたデータ、などを記憶することができる。
ドレスに従い、命令キャッシュ604の対応するアドレスから命令を読み出し、命令レジ
スタ606に上記命令を記憶させる。命令キャッシュ604の対応するアドレスに、該当
する命令が記憶されていない場合は、主記憶装置607の対応するアドレスにアクセスし
、主記憶装置607から命令を読み出し、命令レジスタ606に記憶させる。この場合、
上記命令を命令キャッシュ604にも記憶させておく。
する。具体的には、上記命令に従ってALU602の動作を制御するための各種信号を生
成する。
用いてALU602に演算処理を行わせ、その演算処理の結果をレジスタファイル608
に格納する。
の対応するアドレスにアクセスし、該当するデータがデータキャッシュ603中にあるか
否かを確認する。該当するデータがある場合は、上記データをデータキャッシュ603の
対応するアドレスからレジスタファイル608にコピーする。該当するデータがない場合
は、上記データを主記憶装置607の対応するアドレスからデータキャッシュ603の対
応するアドレスにコピーした後、データキャッシュ603の対応するアドレスからレジス
タファイル608に上記データをコピーする。なお、該当するデータがない場合は、上述
のように低速な主記憶装置607にアクセスする必要があるため、データキャッシュ60
3などの緩衝記憶装置にのみアクセスする場合よりも、命令の実行に時間を要する。しか
し、上記データのコピーに加えて、主記憶装置607における当該データのアドレス及び
その近傍のアドレスのデータも緩衝記憶装置にコピーしておくことで、主記憶装置607
における当該データのアドレス及びその近傍のアドレスへの2度目以降のアクセスを、高
速に行うことができる。
ッシュ603の対応するアドレスに記憶させる。このとき、制御装置601は、まずデー
タキャッシュ603の対応するアドレスにアクセスし、該当するデータがデータキャッシ
ュ603中に格納できるか否かを確認する。格納できる場合は、上記データをレジスタフ
ァイル608からデータキャッシュ603の対応するアドレスにコピーする。格納できな
い場合は、データキャッシュ603の一部領域に新たに対応するアドレスを割り振り、上
記データをレジスタファイル608からデータキャッシュ603の対応するアドレスにコ
ピーする。なお、データキャッシュ603にデータをコピーしたら直ちに、主記憶装置6
07にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャ
ッシュ603にコピーした後、それらのデータをまとめて主記憶装置607にコピーする
構成も可能である。
アクセスし、命令レジスタ606から読み出した命令をデコード、実行するという上記動
作を繰り返す。
置に、上記実施の形態で示した記憶装置を用いることで、電源電圧の供給停止による緩衝
記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を停止する前の状
態の待避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で電
源供給停止前の状態に復帰することができる。よって、CPU600全体、もしくはCP
U600を構成する制御装置601、ALU602などの論理回路において、画素部10
6への画像信号の書き込みの完了から、次の画像信号の書き込みの開始までの時間が、6
0秒のように長い時間であっても、ミリ秒程度の短い時間であっても、電源電圧の供給の
停止を行うことができる。従って、CPU600の消費電力を小さく抑えることができる
。
本実施の形態では、図5(B)に示した画素130を例に挙げて、本発明の一態様に係る
半導体表示装置の、画素の構成について説明する。
の一点鎖線A1―A2における断面図を示す。
信号線SLとして機能する導電膜502と、配線COMとして機能する導電膜503と、
トランジスタ131の第2端子として機能する導電膜504とを有している。導電膜50
1は、図5(B)に示したトランジスタ131のゲート電極としても機能する。また、導
電膜502は、トランジスタ131の第1端子としても機能する。
素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミ
ニウム膜、または窒化酸化アルミニウム膜のいずれか1つを単層で、或いは複数を積層さ
せて用いることができる。特に、下地膜に、バリア性の高い絶縁膜、例えば窒化珪素膜、
窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、または窒化酸化アルミニウ
ム膜などを用いることで、水分、または水素などの雰囲気中の不純物、或いは基板500
内に含まれるアルカリ金属、重金属などの不純物が、後に形成される活性層507内、ゲ
ート絶縁膜506内、或いは、活性層507と他の絶縁膜の界面とその近傍に入り込むの
を防ぐことができる。なお、電子供与体(ドナー)となる水素が活性層507内に侵入す
るのを防ぐために、下地膜550内の水素濃度は、できるだけ低く抑えることが好ましい
。具体的に、下地膜550内の水素濃度は、7.2×1020cm−3以下であることが
望ましい。
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。
加工することで形成することができる。導電膜501、導電膜503上にはゲート絶縁膜
506が形成されている。さらに、導電膜502、導電膜504は、ゲート絶縁膜506
上に形成された一の導電膜を所望の形状に加工することで形成することができる。
絶縁膜506上に形成されている。そして、図14に示すように、活性層507は、ゲー
ト電極として機能する導電膜501に完全に重なる構成を用いることが望ましい。上記構
成を採用することで、基板500側から入射した光により活性層507中の酸化物半導体
が劣化するのを防ぎ、よって、トランジスタ131の閾値電圧がシフトするなどの特性の
劣化が引き起こされるのを防ぐことができる。
、絶縁膜512と、絶縁膜513とが順に形成されている。そして、絶縁膜513上には
画素電極505が形成されており、絶縁膜512及び絶縁膜513に形成されたコンタク
トホールを介して、導電膜504と画素電極505とが接続されている。
6を間に挟んで重なり合っている部分が、容量素子133として機能する。
されている。絶縁膜508は、導電膜501と導電膜502の間に設けられているので、
導電膜501と導電膜502の間に生じる寄生容量を絶縁膜508により小さく抑えるこ
とができる。
されている。そして、絶縁膜509と重なる位置において、画素電極505上にスペーサ
510が形成されている。
図14(B)では、スペーサ510までが形成されている基板500と対峙するように、
基板514が配置されている様子を示す。
間には液晶を含む液晶層516が設けられている。画素電極505と、共通電極515と
、液晶層516とが重なる部分に液晶素子132が形成される。
電性材料で形成することが望ましい。また、反射型の液晶表示装置の場合、共通電極51
5は透光性を有する導電性材料で、また、画素電極505は光を反射する導電性材料で形
成することが望ましい。
酸化スズ(ITO:Indium Tin Oxide)、珪素若しくは酸化珪素を含有
した酸化インジウム−酸化スズ、酸化インジウム−酸化亜鉛(Indium Zinc
Oxide)、酸化タングステン及び酸化亜鉛を含有した酸化インジウム、窒素を含ませ
たAl−Zn系酸化物半導体、窒素を含ませたZn系酸化物半導体、窒素を含ませたSn
−Zn系酸化物半導体、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(
W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu
)、パラジウム(Pd)、チタン(Ti)の他、元素周期表の第1族または第2族に属す
る元素、すなわちリチウム(Li)やセシウム(Cs)等のアルカリ金属、およびマグネ
シウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)等のアルカリ土類金属、
およびこれらを含む合金(MgAg、AlLi)、ユウロピウム(Eu)、イッテルビウ
ム(Yb)等の希土類金属およびこれらを含む合金などを用いることができる。なお、画
素電極505及び共通電極515は、例えばスパッタリング法や蒸着法(真空蒸着法を含
む)等により上記材料を用いて導電膜を形成した後、フォトリソグラフィ法を用いたエッ
チングにより当該導電膜を所望の形状に加工することで、形成することができる。
、配向膜を適宜設けても良い。配向膜は、ポリイミド、ポリビニルアルコールなどの有機
樹脂を用いて形成することができ、その表面には、ラビングなどの、液晶分子を一定方向
に配列させるための配向処理が施されている。ラビングは、配向膜に接するように、ナイ
ロンなどの布を巻いたローラーを回転させて、上記配向膜の表面を一定方向に擦ることで
、行うことができる。なお、酸化珪素などの無機材料を用い、配向処理を施すことなく、
蒸着法で配向特性を有する配向膜を直接形成することも可能である。
を用いても良いし、ディップ式(汲み上げ式)を用いていても良い。
ョンが視認されるのを防ぐため、或いは、拡散した光が隣接する複数の画素に入射するの
を防ぐために、光を遮蔽することができる遮蔽膜517が設けられている。遮蔽膜517
には、カーボンブラック、低原子価酸化チタンなどの黒色顔料を含む有機樹脂を用いるこ
とができる。または、クロムを用いた膜で、遮蔽膜を形成することも可能である。
基板514側から入射した光により活性層507中の酸化物半導体が劣化するのを防ぎ、
よって、トランジスタ131の閾値電圧がシフトするなどの特性の劣化が引き起こされる
のを防ぐことができる。
構造を有する液晶素子132を例に挙げて説明したが、本発明の一態様に係る液晶表示装
置はこの構成に限定されない。IPS型の液晶素子やブルー相を用いた液晶素子のように
、一対の電極が共に一の基板に形成されていても良い。
ト電極或いは遮蔽膜による遮光を行うことで、トランジスタの閾値電圧がシフトするなど
の特性の劣化が引き起こされるのを防ぐことができる。
本発明の一態様に係る半導体表示装置は、表示機器、パーソナルコンピュータ、記録媒体
を備えた画像再生装置(代表的にはDVD:Digital Versatile Di
sc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いる
ことができる。その他に、本発明の一態様に係る半導体表示装置を用いることができる電
子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメ
ラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ(ヘッドマウントディ
スプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーデ
ィオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動
預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図
15に示す。
表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタ
イラス5008等を有する。表示部5003または表示部5004に、本発明の一態様に
係る半導体表示装置を用いることで、消費電力の低い携帯型ゲーム機を提供することがで
きる。なお、図15(A)に示した携帯型ゲーム機は、2つの表示部5003と表示部5
004とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
する。表示部5202に本発明の一態様に係る半導体表示装置を用いることで、消費電力
の低い表示機器を提供することができる。なお、表示機器には、パーソナルコンピュータ
用、TV放送受信用、広告表示用などの全ての情報表示用表示機器が含まれる。
、キーボード5403、ポインティングデバイス5404等を有する。表示部5402に
本発明の一態様に係る半導体表示装置を用いることで、消費電力の低いノート型パーソナ
ルコンピュータを提供することができる。
5603、第2表示部5604、接続部5605、操作キー5606等を有する。第1表
示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体56
02に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部56
05により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部
5605により変更が可能となっている。第1表示部5603における映像を、接続部5
605における第1筐体5601と第2筐体5602との間の角度に従って、切り替える
構成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方
に、位置入力装置としての機能が付加された半導体表示装置を用いるようにしても良い。
なお、位置入力装置としての機能は、半導体表示装置にタッチパネルを設けることで付加
することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光
電変換素子を半導体表示装置の画素部に設けることでも、付加することができる。第1表
示部5603または第2表示部5604に本発明の一態様に係る半導体表示装置を用いる
ことで、消費電力の低い携帯情報端末を提供することができる。
03、操作キー5804、レンズ5805、接続部5806等を有する。操作キー580
4及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体
5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部
5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接
続部5806により変更が可能となっている。表示部5803における映像の切り替えを
、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って行
う構成としても良い。表示部5803に本発明の一態様に係る半導体表示装置を用いるこ
とで、消費電力の低いビデオカメラを提供することができる。
本実施の形態では、画像メモリとして用いるのに適している、記憶装置の構成について説
明する。図7に、記憶装置が有するメモリセル701の具体的な構成例を示す。
第1端子、他方を第2端子として、メモリセル701の構成を説明する。
03と、容量素子720とを有する。トランジスタ703のゲート電極は、ワード線WL
に接続されている。また、トランジスタ703は、その第1端子がデータ線DLに接続さ
れており、その第2端子が容量素子720の一方の電極に接続されている。容量素子72
0の他方の電極は、接地電位などの固定電位が与えられているノードに、接続されている
。
オンになり、データ線DLから画像情報を含む信号の電位が、トランジスタ703を介し
て容量素子720の一方の電極に与えられる。そして、上記信号の電位に従って、容量素
子720に蓄積されている電荷量が制御されることで、メモリセル701への画像情報の
書き込みが行われる。
いて電荷が保持される。トランジスタ703は、酸化物半導体などのバンドギャップの広
い半導体を含むため、オフ電流が極めて小さいという特性を有している。そのため、容量
素子720に蓄積された電荷はリークしづらく、トランジスタ703にシリコンなどの半
導体を用いた場合に比べ、長い期間に渡って画像情報の保持を行うことができる。
量素子720に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取るこ
とにより、画像情報を読み出すことができる。
03と、トランジスタ721及び容量素子722とを有する。トランジスタ703のゲー
ト電極は、第1ワード線WLaに接続されている。また、トランジスタ703は、その第
1端子が第1データ線DLaに接続されており、その第2端子がトランジスタ721のゲ
ート電極に接続されている。トランジスタ721は、その第1端子が、第2データ線DL
bに接続されており、その第2端子が、所定の電位が与えられているノードに接続されて
いる。容量素子722が有する一対の電極は、一方がトランジスタ721のゲート電極に
接続され、他方が第2ワード線WLbに接続されている。
オンになり、第1データ線DLaから画像情報を含む信号の電位が、トランジスタ703
を介してトランジスタ721のゲート電極に与えられる。そして、上記信号の電位に従っ
て、トランジスタ721のゲート容量、及び容量素子722に蓄積される電荷量が制御さ
れることで、メモリセル701への画像情報の書き込みが行われる。
のゲート容量、及び容量素子722に蓄積された電荷が保持される。上述したように、ト
ランジスタ703は、酸化物半導体などのバンドギャップの広い半導体を含むため、オフ
電流が極めて小さいという特性を有している。そのため、蓄積された上記電荷はリークし
づらく、トランジスタ703にシリコンなどの半導体を用いた場合に比べ、長い期間に渡
って画像情報の保持を行うことができる。
有する一対の電極の電位差は、電荷保存則により維持されたままなので、第2ワード線W
Lbの電位の変化は、トランジスタ721のゲート電極に与えられる。トランジスタ72
1は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって
、トランジスタ721のゲート電極の電位が変化することで得られるトランジスタ721
のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、画像
情報を読み出すことができる。
半導体が用いられていても良い。或いは、トランジスタ721の活性層に、非晶質、微結
晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられて
いても良い。メモリセル701内の全てのトランジスタの活性層に、酸化物半導体膜を用
いることで、プロセスを簡略化することができる。また、記憶素子として機能するトラン
ジスタ721の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物
半導体よりも高い移動度が得られる半導体を用いることで、メモリセル701からの画像
情報の読み出しを高速で行うことができる。
2データ線DLbの機能を併せ持っている点において、図7(B)に示すメモリセル70
1と異なっている。具体的に、図7(C)に示すメモリセル701は、スイッチング素子
として機能するトランジスタ703と、トランジスタ723及び容量素子724とを有す
る。トランジスタ703のゲート電極は、第1ワード線WLaに接続されている。また、
トランジスタ703は、その第1端子がデータ線DLに接続されており、その第2端子が
トランジスタ723のゲート電極に接続されている。トランジスタ723は、その第1端
子がデータ線DLに接続されており、その第2端子が、所定の電位が与えられているノー
ドに接続されている。容量素子724が有する一対の電極は、一方がトランジスタ723
のゲート電極に接続され、他方が第2ワード線WLbに接続されている。
は、図7(B)に示すメモリセル701と同様に行うことができる。
半導体が用いられていても良い。或いは、トランジスタ723の活性層に、非晶質、微結
晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられて
いても良い。メモリセル701内の全てのトランジスタの活性層に、酸化物半導体膜を用
いることで、プロセスを簡略化することができる。また、トランジスタ723の活性層に
、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度
が得られる半導体を用いることで、メモリセル701からの画像情報の読み出しを高速で
行うことができる。
モリなどの一般的な不揮発性の記憶装置よりも、画像情報の書き込み及び読み出しの速度
が高いため、高速動作が要求される画像メモリに用いるのに適している。
間に渡って画像情報の保持を行うことができる。よって、上記記憶装置を画像メモリとし
て用いる場合、半導体表示装置への電源電圧の供給が停止されても、画像メモリが有する
画像情報は消失しにくい。よって、電源電圧の供給の停止前と再開後とで、表示される画
像が一致する場合に、電源電圧の供給の再開後に、画像情報の読み込みを再度行う必要が
ないので、消費電力を削減することができる。
31 トランジスタ
32 トランジスタ
33 トランジスタ
34 トランジスタ
35 トランジスタ
36 トランジスタ
37 トランジスタ
38 トランジスタ
39 トランジスタ
40 トランジスタ
41 トランジスタ
61 選択期間
62 非選択期間
100 半導体表示装置
101 CPU
102 電源コントローラ
103 パネルコントローラ
104 画像メモリ
105 パネル
106 画素部
107 駆動回路
108 信号線駆動回路
109 走査線駆動回路
110 記憶装置
120 消費電力
121 消費電力
122 消費電力
130 画素
131 トランジスタ
132 液晶素子
133 容量素子
200 記憶素子
201 記憶回路
202 記憶回路
203 スイッチ
204 スイッチ
205 スイッチ
206 論理素子
207 容量素子
208 容量素子
209 トランジスタ
210 トランジスタ
213 トランジスタ
214 トランジスタ
221 スイッチング素子
222 記憶素子群
250 記憶素子
251 記憶回路
252 記憶回路
253a 論理素子
253b 論理素子
254 トランジスタ
255 トランジスタ
256 容量素子
257 トランジスタ
258 pチャネル型トランジスタ
259 nチャネル型トランジスタ
260 pチャネル型トランジスタ
261 nチャネル型トランジスタ
500 基板
501 導電膜
502 導電膜
503 導電膜
504 導電膜
505 画素電極
506 ゲート絶縁膜
507 活性層
508 絶縁膜
509 絶縁膜
510 スペーサ
512 絶縁膜
513 絶縁膜
514 基板
515 共通電極
516 液晶層
517 遮蔽膜
600 CPU
601 制御装置
602 ALU
603 データキャッシュ
604 命令キャッシュ
605 プログラムカウンタ
606 命令レジスタ
607 主記憶装置
608 レジスタファイル
701 メモリセル
703 トランジスタ
720 容量素子
721 トランジスタ
722 容量素子
723 トランジスタ
724 容量素子
5001 筐体
5002 筐体
5003 表示部
5004 表示部
5005 マイクロホン
5006 スピーカー
5007 操作キー
5008 スタイラス
5201 筐体
5202 表示部
5203 支持台
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 筐体
5602 筐体
5603 表示部
5604 表示部
5605 接続部
5606 操作キー
5801 筐体
5802 筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
Claims (1)
- CPUを有し、
前記CPUは、記憶装置を有し、
前記記憶装置は、第1の記憶回路及び第2の記憶回路を複数組有し、
前記第1の記憶回路は、電源電圧が前記CPUに供給されている期間に第1のノードにデータを保持する機能を有し、
前記第2の記憶回路は、前記電源電圧が前記CPUに供給されていない期間に前記データを保持する機能を有し、
前記第2の記憶回路は、トランジスタと、前記トランジスタを介して前記第1のノードに電気的に接続された容量素子と、を有し、
前記トランジスタは、チャネル形成領域にバンドギャップがシリコンよりも広い半導体を有し、
前記CPUへの前記電源電圧の供給を停止する前に、前記CPUへの駆動信号の供給を停止し、
前記CPUへの前記電源電圧の供給を再開した後に、前記CPUへの前記駆動信号の供給を再開する半導体装置。
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