KR101823861B1 - 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치 - Google Patents

불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치 Download PDF

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Abstract

새로운 불휘발성 래치 회로 및 상기 불휘발성 래치 회로를 사용한 반도체 장치를 제공하기 위해, 불휘발성 래치 회로는 제 1 소자의 출력이 제 2 소자의 입력에 전기적으로 접속되고, 상기 제 2 소자의 출력이 상기 제 1 소자의 입력에 전기적으로 접속되는 루프 구조를 갖는 래치부; 및 상기 래치부의 데이터를 보유하기 위한 데이터 보유부를 포함한다. 상기 데이터 보유부에서, 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용한 트랜지스터가 스위칭 소자로서 사용된다. 또한, 상기 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 접속된 인버터가 포함된다. 상기 트랜지스터를 사용하여, 상기 래치부에 보유된 데이터는 상기 인버터의 게이트 용량 소자 또는 별도로 제공되는 용량 소자에 기록될 수 있다.

Description

불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치{NONVOLATILE LATCH CIRCUIT AND LOGIC CIRCUIT, AND SEMICONDUCTOR DEVICE USING THE SAME}
여기에 개시된 본 발명은 전력이 턴 오프된 후에도 데이터를 저장하는 논리 상태가 소거되지 않는 불휘발성 논리 회로, 및 상기 불휘발성 논리 회로를 사용한 반도체 장치에 관한 것이다. 특히, 여기에 개시된 본 발명은 불휘발성 래치 회로 및 상기 불휘발성 래치 회로를 사용한 반도체 장치에 관한 것이다.
불휘발성 논리가 내장되는 집적 회로가 제안되어 왔으며, 여기에서 전력이 턴 오프될 때에도 데이터가 소거되지 않는 "불휘발성"의 특징이 논리 회로에 적용된다. 예를 들면, 강유전체 소자를 사용한 불휘발성 래치 회로가 불휘발성 논리로서 제안되어 왔다(특허 문서 1을 참조하자).
[참조]
[특허 문서]
[특허 문서 1] PCT 국제 공개 번호 제2003/044953호
그러나, 강유전체 소자를 사용한 불휘발성 래치 회로는 재기록들의 수의 신뢰성 및 전압에서의 감소에 관하여 문제점들을 가진다. 또한, 강유전체 소자는 상기 소자에 인가되는 전기장에 의해 분극되며 잔류 분극에 의해 데이터를 저장한다. 그러나, 상기 잔류 분극이 작을 때, 다음 문제가 발생할 수 있다: 변화의 영향이 커지고 고-정확도 판독 회로가 요구된다.
상기 문제점들을 고려할 때, 본 발명의 목적은 새로운 불휘발성 래치 회로 및 상기 불휘발성 래치 회로를 사용하는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 불휘발성 래치 회로는 제 1 소자의 출력이 제 2 소자의 입력에 전기적으로 접속되고, 상기 제 2 소자의 출력이 상기 제 1 소자의 입력에 전기적으로 접속되는, 루프 구조를 갖는 래치부; 및 상기 래치부의 데이터를 보유하기 위한 데이터 보유부를 포함한다. 상기 데이터 보유부에서, 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용하는 트랜지스터가 스위칭 소자로서 사용된다. 또한, 상기 데이터 보유부는 상기 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 접속되는 인버터를 포함한다. 상기 트랜지스터의 사용으로, 상기 래치부에 보유된 데이터는 상기 인버터의 게이트 용량 소자(gate capacitor) 또는 별도로 준비되는 용량 소자에 기록될 수 있다. 또한, 상기 트랜지스터의 사용으로, 상기 인버터의 게이트 용량 소자 또는 별도로 준비되는 상기 용량 소자로 기록된 상기 데이터가 보유될 수 있다.
달리 말하면, 본 발명의 일 실시예에 따른 불휘발성 래치 회로는 래치부 및 상기 래치부의 데이터를 보유하기 위한 데이터 보유부를 포함한다. 상기 데이터 보유부는 트랜지스터 및 인버터를 포함한다. 상기 트랜지스터의 채널 형성 영역은 산화물 반도체층을 포함한다. 상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 출력 신호를 공급받는 배선에 전기적으로 접속되고, 상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 인버터의 입력에 전기적으로 접속되며, 상기 인버터의 출력은 입력 신호를 공급받는 배선에 전기적으로 접속된다.
상기 불휘발성 래치 회로에서, 상기 데이터 보유부는 상기 트랜지스터 및 상기 인버터 외에 용량 소자를 포함할 수 있다. 상기 용량 소자는 상기 래치부에 보유된 데이터를 기록 및 보유하기 위해 사용될 수 있다. 상기 용량 소자의 전극들 중 하나는 상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나에 전기적으로 접속됨으로써 사용될 수 있다.
상기 불휘발성 래치 회로에서, 상기 래치부는 제 1 소자 및 제 2 소자를 포함하며, 상기 제 1 소자의 출력이 상기 제 2 소자의 입력에 전기적으로 접속되고 상기 제 2 소자의 출력이 상기 제 1 소자의 입력에 전기적으로 접속되는 루프 구조를 가진다. 또한, 상기 제 1 소자의 상기 입력은 입력 신호를 공급받는 배선에 전기적으로 접속되며, 상기 제 1 소자의 상기 출력은 출력 신호를 공급받는 배선에 전기적으로 접속된다. 예를 들면, 인버터는 상기 제 1 소자 및 상기 제 2 소자의 각각을 위해 사용될 수 있다. 대안적으로, NAND는 상기 제 1 소자를 위해 사용될 수 있으며, 클록드 인버터는 예를 들면 상기 제 2 소자를 위해 사용될 수 있다.
상기 불휘발성 래치 회로에서, 상기 트랜지스터는 상기 래치부에 보유된 데이터를 상기 인버터의 게이트 용량 소자 또는 상기 데이터 보유부에 별도로 준비되는 용량 소자에 기록하는 기능을 갖는다. 또한, 상기 트랜지스터는 상기 인버터의 상기 게이트 용량 소자 또는 상기 데이터 보유부에 별도로 준비되는 상기 용량 소자에 기록된 상기 데이터를 보유하는 기능을 갖는다.
상기 불휘발성 래치 회로에서, 채널 형성 영역에 대해 산화물 반도체 재료로 형성되는, 산화물 반도체층을 포함한 트랜지스터는 예를 들면, 그 채널 폭(W)이 1×104㎛이고 채널 길이(L)가 3㎛인 소자의 경우에서조차 다음의 특성들을 획득할 수 있다: 상온에서 오프-상태 전류가 1×10-13 A 이하; 임계값 아래의 스윙(S 값)이 약 0.1 V/dec(게이트 절연막: 100 nm 두께)이다. 그러므로, 리크 전류(leakage current), 즉, 게이트 및 소스 전극 사이의 전압이 대략 0인 상태에서 오프-상태 전류는 실리콘을 사용한 트랜지스터의 것보다 훨씬 더 작다. 따라서, 스위칭 소자로서 작용하는, 채널 형성 영역에 대해 산화물 반도체층을 포함한 트랜지스터를 갖고, 데이터 저장부의 용량 소자에 축적된 전하는 래치 회로로의 전원 전압의 공급이 중단된 후에도 임의의 변경 없이 계속해서 저장될 수 있다. 달리 말하면, 데이터 보유부에 기록된 데이터는 임의의 변경 없이 계속해서 보유될 수 있다. 게다가, 래치 회로로의 전원 전압의 공급이 다시 시작된 후, 데이터 보유부에 보유된 데이터는 판독될 수 있다. 따라서, 논리 상태는 전원 전압의 공급의 중단 전의 논리 상태로 복원될 수 있다. 또한, 온도 특성들에서, 오프-상태 전류는 충분히 낮을 수 있으며 온-상태 전류는 고온에서조차 충분히 높을 수 있다. 예를 들면, 트랜지스터의 VG-ID 특성들로서, -25℃ 내지 150℃의 범위에서 오프-상태 전류들, 온-상태 전류들, 이동도들, 및 S 값의 온도 의존성이 낮은 데이터가 획득된다. 이러한 방식으로, 본 발명의 실시예는 넓은 동작 온도 범위를 갖고 고온에서도 안정적으로 동작하며, 전력이 턴 오프된 후에도 데이터를 저장하는 논리 상태가 소거되지 않는 불휘발성 래치 회로를 제공하는 것이다.
상기 불휘발성 래치 회로에서, 다양한 논리 회로들이 불휘발성 래치 회로를 사용함으로써 제공될 수 있다. 또한, 논리 회로들을 사용한 다양한 반도체 장치들이 제공될 수 있다. 예를 들면, 논리 회로의 복수의 블록 회로들 가운데, 사용되지 않는 하나 또는 복수의 블록 회로들로의 전원의 공급이 정지될 수 있다. 게다가, 저장된 논리 상태는 블록 회로로의 전원 전압의 공급이 다시 시작된 후에 판독될 수 있다. 따라서, 논리 상태는 전원 전압의 공급의 정지 전의 논리 상태로 복원될 수 있다.
상기 불휘발성 래치 회로에서, 산화물 반도체층으로서, 다음 재료들 중 임의의 것이 사용될 수 있다: In-Ga-Zn-O계 재료; In-Sn-O계 재료; In-Sn-Zn-O계 재료; In-Al-Zn-O계 재료; Sn-Ga-Zn-O계 재료; Al-Ga-Zn-O계 재료; Sn-Al-Zn-O계 재료; In-Zn-O계 재료; Sn-Zn-O계 재료; Al-Zn-O계 재료; In-O계 재료; Sn-O계 재료; 및 Zn-O계 재료. 또한, 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함할 수 있다. 게다가, 산화물 반도체층에서의 수소 농도는 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤보다 이하, 보다 바람직하게는 5×1017/㎤이하로, 훨씬 더 바람직하게는 1×1016/㎤ 이하, 훨씬 더욱 바람직하게는 1×1016/㎤ 미만으로 설정될 수 있다. 또한, 산화물 반도체층에서의 캐리어 농도는 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 보다 바람직하게는 1×1011/㎤ 미만으로 설정될 수 있다. 더욱이, 트랜지스터의 상온에서의 오프-상태 전류는 1×10-13 A 이하로 설정될 수 있다.
상기 불휘발성 래치 회로에서, 산화물 반도체를 사용한 트랜지스터는 보텀-게이트형, 탑-게이트형, 보텀-콘택트형, 또는 탑-콘택트형일 수 있다. 보텀-게이트 트랜지스터는 적어도 절연 표면 위에 게이트 전극; 상기 게이트 전극 위에 게이트 절연막; 및 상기 게이트 절연막을 사이에 개재하여, 상기 게이트 전극 위에 채널 형성 영역이 될 산화물 반도체층을 포함한다. 탑-게이트 트랜지스터는 적어도 절연 표면 위에 채널 형성 영역이 될 산화물 반도체층; 산화물 반도체층 위에 게이트 절연막; 및 상기 게이트 절연막을 사이에 개재하여, 상기 산화물 반도체층 위의 게이트 전극을 포함한다. 보텀-콘텍트 트랜지스터는 소스 전극 및 드레인 전극 위에 채널 형성 영역이 될 산화물 반도체층을 포함한다. 탑-콘택트 트랜지스터는 채널 형성 영역이 될 산화물 반도체층 위에 소스 전극 및 드레인 전극을 포함한다.
이 명세서 등에서, "위에" 및 "아래에"와 같은 용어들은 구성요소들 간의 물리적 관계의 설명에서, 각각 "직접 위" 및 "직접 아래"를 반드시 의미하는 것은 아니라는 것을 주의한다. 예를 들면, 표현 "게이트 절연층 위의 게이트 전극"은 게이트 절연층 및 게이트 전극 사이에 부가적인 구성요소가 존재하는 경우를 의미할 수 있다. "위에" 및 "아래에"의 용어들은 단지 설명들의 편리함을 위해 사용되며 그것들은 달리 특정되지 않는다면 상호교환될 수 있다.
이 명세서 등에서, "전극" 또는 "배선"의 용어는 구성요소들의 기능을 제한하지 않는다. 예를 들면, "전극"은 "배선"의 일부로서 사용될 수 있으며, "배선"은 "전극"의 일부로서 사용될 수 있다. 또한, "전극" 또는 "배선"의 용어는 또한 예를 들면 복수의 "전극들" 및 "배선들"의 조합을 의미할 수 있다.
"소스" 및 "드레인"의 기능들은 상이한 극성들의 트랜지스터들이 이용되는 경우에 또는 전류 흐름의 방향이 회로 동작에서 변하는 경우에 스위칭될 수 있음을 주의하자. 그러므로, 용어 "소스" 및 "드레인"은 본 명세서에서 서로로 대체될 수 있다.
본 명세서 등에서, 용어 "전기적으로 접속되는"은 구성요소들이 임의의 전기적 작용을 갖는 대상을 통해 접속되는 경우를 포함한다는 것을 주의하자. 전기 신호들이 대상을 통해 접속되는 구성요소들 간에 송신되고 수신될 수 있는 한 임의의 전기적 작용을 갖는 대상에 대한 특별한 제한은 없다.
임의의 전기적 작용을 갖는 대상의 예들은 전극 및 배선뿐만 아니라 트랜지스터와 같은 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 및 다양한 기능들을 가진 소자이다.
본 발명의 일 실시예에 따르면, 데이터 보유부의 스위칭 소자로서 작용하는 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용하는 트랜지스터의 사용으로, 넓은 동작 온도 범위를 갖고 고온에서조차 안정되게 동작하며, 데이터를 저장하는 논리 상태가 전력이 턴 오프된 후조차 소거되지 않는 불휘발성 래치 회로, 또는 리프레쉬 기간이 충분히 긴 데이터 보유부를 공급받는 래치 회로가 실현될 수 있다. 데이터 기록은 트랜지스터의 스위칭에 의해 수행되기 때문에, 재기록들의 수는 실질적으로 제한되지 않는다. 또한, 기록 전압은 상기 트랜지스터의 임계 전압에 거의 동일하며, 따라서 트랜지스터는 저 전압으로 동작할 수 있다. 예를 들면, 상기 동작 전압은 대략 1 V 이하로 설정될 수 있다. 또한, 데이터 저장부의 용량 소자에 축적된 전하가 임의의 변경 없이 보유될 수 있기 때문에, 변화의 영향은 작으며 데이터는 잔류 분극이 데이터로서 사용되는 경우와 비교하여 쉽게 판독될 수 있다.
다양한 논리 회로들은 불휘발성 래치 회로를 사용함으로써 제공될 수 있다. 예를 들면, 불휘발성 래치 회로를 사용한 논리 회로에서, 사용되지 않은 블록의 전력을 턴 오프함으로써 전력 소비가 감소될 수 있다. 게다가, 논리 상태는 전력이 턴 오프될 때조차 저장되므로, 시스템은 고속 및 저 전력으로, 전력이 턴 온될 때 시작되거나 또는 전력이 턴 오프될 때 종료될 수 있다.
도 1a 및 도 1b는 불휘발성 래치 회로의 구성의 일 예를 도시한 도면.
도 2a 및 도 2b는 불휘발성 래치 회로의 일부의 구성의 일 예를 도시한 도면.
도 3a 및 도 3b는 불휘발성 래치 회로의 소자들의 일 예를 도시한 단면도 및 평면도.
도 4a 내지 도 4h는 불휘발성 래치 회로의 소자를 제작하기 위한 방법의 일 예를 도시한 도면.
도 5a 내지 도 5g는 불휘발성 래치 회로의 소자들을 제작하기 위한 방법의 일 예를 도시한 도면.
도 6a 내지 도 6d는 불휘발성 래치 회로의 소자들을 제작하기 위한 방법의 일 예를 도시한 도면.
도 7은 산화물 반도체를 사용한 역 스태거드형 트랜지스터의 단면 구조의 일 예를 도시한 도면.
도 8은 도 7의 A-A' 단면을 따르는 에너지 밴드도(모식도).
도 9a는 양의 전위(+VG)가 게이트(G1)에 인가되는 상태를 도시하며, 도 9b는 음의 전위(-VG)가 게이트(G1)에 인가되는 상태를 도시한 도면.
도 10은 진공 준위 및 금속의 일함수(φM) 사이 및 진공 준위 및 산화물 반도체의 전자 친화도(χ) 사이의 관계들을 도시한 도면.
도 11은 실리콘(Si)에서의 핫 캐리어 주입을 위해 요구된 에너지를 도시한 도면.
도 12는 In-Ga-Zn-O계 산화물 반도체(IGZO)에서의 핫 캐리어 주입을 위해 요구된 에너지를 도시한 도면.
도 13은 탄화 실리콘(4H-SiC)에서의 핫 캐리어 주입을 위해 요구된 에너지를 도시한 도면.
도 14는 단-채널 효과에 대한 디바이스 시뮬레이션의 결과들을 도시한 도면.
도 15는 단-채널 효과에 대한 디바이스 시뮬레이션의 결과들을 도시한 도면.
도 16은 C-V 특성들을 도시한 도면.
도 17은 VG 및 (1/C)2 간의 관계를 도시한 도면.
도 18a 및 도 18b는 불휘발성 래치 회로의 구성의 일 예를 도시한 도면.
도 19a는 불휘발성 래치 회로의 구성의 일 예를 도시하며 도 19b는 상기 불휘발성 래치 회로의 동작의 일 예를 도시한 도면.
도 20a는 불휘발성 래치 회로의 구성의 일 예를 도시하며 도 20b는 불휘발성 래치 회로의 동작의 일 예를 도시한 도면.
도 21a 는 불휘발성 래치 회로의 구성의 일 예를 도시하며 도 21b는 불휘발성 래치 회로의 동작의 일 예를 도시한 도면.
도 22는 불휘발성 래치 회로의 구성의 일 예를 도시한다.
도 23a 내지 도 23f는 불휘발성 래치 회로를 사용한 반도체 장치의 예들을 도시한 도면.
도 24는 불휘발성 래치 회로의 구성의 일 예를 도시한 도면.
도 25a 및 도 25b는 불휘발성 래치 회로를 평가한 결과들의 일 예를 도시한 도면.
이후, 본 발명의 실시예들 및 일 예가 도면들을 참조하여 이하에 설명된다. 그러나, 본 발명은 다음의 설명에 한정되지 않는다. 형태 및 세부사항은 본 발명의 범위 및 취지로부터 벗어나지 않는다면 다양한 방식들로 변경될 수 있음이 기술분야의 숙련자들에 의해 쉽게 이해된다. 그러므로, 본 발명은 다음 실시예들 및 예에서의 설명에 한정되는 것으로서 해석되어서는 안된다. 도면들을 참조하여 본 발명의 구조들을 설명할 때, 동일한 구성요소들을 나타내는 참조 부호들은 상이한 도면들에서 사용된다.
실시예들에서 도면들 등에 도시된 각 구조의 크기, 층의 두께, 및 영역이 몇몇 경우들에서 단순함을 위해 과장된다는 것을 주의하자. 그러므로 ,본 발명의 실시예들은 이러한 스케일들로 제한되지 않는다.
본 명세서에서 "제 1", "제 2", 및 "제 3"과 같은 서수들은 구성요소들을 식별하기 위해 사용되며 용어들은 구성요소들을 숫자상으로 한정하지 않는다는 것을 주의하자.
[실시예 1]
이 실시예에서, 여기에 개시된 본 발명의 일 실시예인 불휘발성 래치 회로의 구성 및 동작, 불휘발성 래치 회로에 포함된 소자를 제작하기 위한 방법 등의 일 예가 도 1a와 도 1b, 도 2a와 도 2b, 도 3a와 도 3b, 도 4a 내지 도 4h, 도 5a 내지 도 5g, 도 6a 내지 도 6d, 도 7, 도 8, 도 9a와 도 9b, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 및 도 17을 참조하여 설명될 것이다.
<불휘발성 래치 회로의 구성 및 동작>
도 1a는 래치부(411) 및 상기 래치부의 데이터를 보유하기 위한 데이터 보유부(401)를 포함한 불휘발성 래치 회로(400)의 구성을 도시한다. 도 1b는 상기 데이터 보유부(401)의 구성을 도시한다.
도 1a에서 상기 불휘발성 래치 회로는 루프 구조를 갖는 래치부(411) 및 상기 래치부의 데이터를 보유하기 위한 데이터 보유부(401)를 포함한다. 루프 구조를 갖는 래치부(411)에서, 제 1 소자(D1)(412)의 출력은 제 2 소자(D2)(413)의 입력에 전기적으로 접속되며, 제 2 소자(D2)(413)의 출력은 제 1 소자(D1)(412)의 입력에 전기적으로 접속된다.
제 1 소자(D1)(412)의 입력은 래치 회로의 입력 신호를 공급받는 배선(414)에 전기적으로 접속된다. 제 1 소자(D1)(412)의 출력은 래치 회로의 출력 신호를 공급받는 배선(415)에 전기적으로 접속된다.
제 1 소자(D1)(412)의 복수의 입력들이 존재할 때, 입력들 중 하나는 래치 회로의 입력 신호를 공급받는 배선(414)에 전기적으로 접속될 수 있다. 제 2 소자(D2)(413)의 복수의 입력들이 존재할 때, 입력들 중 하나는 제 1 소자(D1)(412)의 출력에 전기적으로 접속될 수 있다.
상기 제 1 소자(D1)(412)로서, 입력된 신호가 반전되고 결과 신호가 출력으로서 작용하는 소자가 사용될 수 있다. 예를 들면, 제 1 소자(D1)(412)로서, 인버터, NAND, NOR, 클록드 인버터 등이 사용될 수 있다. 상기 제 2 소자(D2)(413)로서, 입력된 신호가 반전되고 결과 신호가 출력으로서 작용하는 소자가 사용될 수 있다. 예를 들면, 상기 제 2 소자(D2)(413)로서, 인버터, NAND, NOR, 클록드 인버터 등이 사용될 수 있다.
상기 데이터 보유부(401)에서, 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용하는 트랜지스터(402)는 스위칭 소자로서 사용된다. 상기 트랜지스터(402)의 소스 전극 및 드레인 전극 중 하나는 출력 신호를 공급받는 배선(415)에 전기적으로 접속된다. 또한, 상기 데이터 보유부(401)는 각각 상기 트랜지스터(402)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속되는 용량 소자(404) 및 인버터(403)를 포함한다. 달리 말하면, 용량 소자(404)의 전극들 중 하나와 상기 인버터(403)의 입력(입력 단자)은 각각 상기 트랜지스터(402)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속된다. 상기 용량 소자(404)의 전극들 중 하나 및 상기 인버터(403)의 입력이 각각 상기 트랜지스터(402)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속되는 노드는 노드 S로서 불리운다. 상기 용량 소자(404)의 다른 전극은 전위(VC)를 공급받는다.
또한, 상기 인버터(403)의 출력은 입력 신호를 공급받는 배선(414)에 전기적으로 접속된다. 상기 인버터(403)는 트랜지스터(420) 및 트랜지스터(421)를 포함한다. 상기 트랜지스터(420)의 소스 전극은 고-레벨 전원 전압(VDD)에 전기적으로 접속된다. 상기 트랜지스터(421)의 소스 전극은 저-레벨 전원 전압(VSS)에 전기적으로 접속된다.
인버터(403)의 구성은 도 1b에 도시된 것에 한정되지 않으며, 예를 들면 도 2a에 도시된 바와 같이 n-채널형 트랜지스터(420) 및 n-채널형 트랜지스터(421)를 포함할 수 있다. 대안적으로, 상기 출력은 버퍼를 제공받을 수 있다. 또한 대안적으로, 감지 증폭기 회로가 인버터(403) 대신에 사용될 수 있다. 예를 들면, 도 2b에 도시된 바와 같이 차동 증폭기형 감지 증폭기 회로가 사용될 수 있다. 도 2b에 도시된 바와 같은 차동 증폭기형 감지 증폭기 회로는 n-채널형 트랜지스터(421), n-채널형 트랜지스터(501), n-채널형 트랜지스터(502), p-채널형 트랜지스터(503), p-채널형 트랜지스터(504), p-채널형 트랜지스터(505), 및 p-채널형 트랜지스터(506)를 포함한다. 어느 경우에나, 입력(입력 단자)이 플로팅 상태(고 임피던스 상태)에 있는 것이 중요하다.
산화물 반도체를 사용한 상기 트랜지스터(402)는 래치부(411)에 보유된 데이터를 데이터 보유부(401)에서의 용량 소자(404) 및 상기 인버터(403)의 게이트 용량 소자에 기록하는 기능을 가진다. 게다가, 상기 트랜지스터(402)는 상기 데이터 보유부(401)에서의 상기 용량 소자(404) 및 상기 인버터(403)의 게이트 용량 소자에 기록된 데이터를 보유하는 기능을 가진다.
래치부(411)에 보유된 데이터의 데이터 보유부(401)로의 기록 동작, 데이터의 보유, 판독, 및 재기록 동작들이 설명될 것이다. 먼저, 상기 트랜지스터(402)는 트랜지스터(402)가 턴 온되는 전위를 트랜지스터(402)의 게이트 전극에 공급함으로써 턴 온된다. 따라서, 래치부에 보유된 데이터, 즉 출력 신호를 공급받는 배선(415)의 전위는 용량 소자(404)의 전극들 중 하나 및 인버터(403)의 입력 단자에 인가된다. 그 결과, 배선(415)의 전위에 따른 전하는 용량 소자(404)의 전극들 중 하나 및 인버터(403)의 게이트 용량 소자에 축적된다(이러한 동작은 기록에 대응한다). 그 후, 트랜지스터(402)는 트랜지스터(402)의 게이트 전극의 전위가 트랜지스터(402)가 턴 오프되는 전위로 설정되는 방식으로 턴 오프된다. 따라서, 용량 소자(404)의 전극들 중 하나 및 인버터(403)의 게이트 용량 소자에 축적된 전하는 보유된다(유지). 데이터는 용량 소자(404)의 전극들 중 하나의 전위 및 인버터(403)의 입력 단자의 전위를 판독함으로써 판독될 수 있다(이 동작은 판독에 대응한다). 데이터의 재기록은 데이터를 기록 및 보유하는 것과 유사한 방식으로 수행될 수 있다.
상기 트랜지스터(402)에 포함된 산화물 반도체층으로서, 다음 재료들 중 임의의 것이 사용될 수 있다: In-Ga-Zn-O계 재료; In-Sn-O계 재료; In-Sn-Zn-O계 재료; In-Al-Zn-O계 재료; Sn-Ga-Zn-O계 재료; Al-Ga-Zn-O계 재료; Sn-Al-Zn-O계 재료; In-Zn-O계 재료; Sn-Zn-O계 재료; Al-Zn-O계 재료; In-O계 재료; Sn-O계 재료; 및 Zn-O계 재료.
여기에서, 산화물 반도체층은 바람직하게는 수소와 같은 불순물을 충분히 제거함으로써 고순도화되는 산화물 반도체층이다. 상세하게는, 산화물 반도체층에서의 수소 농도는 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 보다 바람직하게는, 5×1017/㎤ 이하, 보다 더 바람직하게는, 1×1016/㎤ 이하, 훨씬 더 바람직하게는 1×1016/㎤ 미만으로 설정될 수 있다. 또한, 산화물 반도체층에서의 캐리어 농도는 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 보다 바람직하게는, 1×1011/㎤ 미만으로 설정될 수 있다. 수소 농도를 충분히 감소시킴으로써 고순도화되는 산화물 반도체층에서, 캐리어 농도는 일반적인 실리콘 웨이퍼(인 또는 붕소와 같은 작은 양의 불순물 원소들이 첨가되는 실리콘 웨이퍼)에서의 캐리어 농도(대략 1×1014/㎤)에 비교하여 충분히 낮다.
이러한 방식으로, 수소 농도를 충분히 감소시킴으로써 고순도화되고 극히 낮은 캐리어 농도를 갖는 i-형 산화물 반도체 또는 실질적으로 i-형 산화물 반도체가 되도록 만들어진 산화물 반도체를 사용함으로써, 매우 우수한 오프-상태 전류 특성들을 가진 트랜지스터(402)가 획득될 수 있다. 예를 들면, 그 채널 폭(W)이 1×1014㎛이고 채널 길이(L)가 3㎛인 소자의 경우에서조차, 드레인 전극에 인가되는 드레인 전압(VD)이 +1V 또는 +10V이고 게이트 전극에 인가되는 게이트 전압(VG)이 -5V 내지 -20V의 범위에 있을 때, 상온에서의 오프-상태 전류는 1×10-13 A 이하이다. 또한, 온도 특성들에서, 고온에서조차 오프 상태 전류가 충분히 낮을 수 있고 온-상태 전류가 충분히 높을 수 있는 트랜지스터가 획득될 수 있다. 예를 들면, 트랜지스터(402)의 VG-ID 특성들로서, 데이터는 오프-상태 전류들, 온-상태 전류들, 이동도들 및 S 값들의 낮은 온도 의존성을 갖고 -25℃ 내지 150℃의 범위에서 획득된다. 산화물 반도체층에서의 상기 수소 농도는 2차 이온 질량 분석법(secondary ion mass spectroscopy; SIMS)에 의해 측정된다는 것을 주의하자.
산화물 반도체층에 포함된 산화물 반도체는 그것이 비-단결정 구조를 가지는 한 특별히 한정되지 않는다는 것을 주의하자. 비정질 구조, 미결정(나노결정 등) 구조, 다결정 구조, 미결정들 또는 다결정들이 비정질 재료에 포함되는 구조, 또는 미결정들 또는 다결정들이 비정질 구조의 표면에 형성되는 구조와 같은, 다양한 구조들이 이용될 수 있다.
이러한 방식으로, 수소 농도를 충분히 감소시킴으로써 고순도화되는 산화물 반도체를 사용하고 매우 낮은 캐리어 농도를 가진 i-형 산화물 반도체 또는 실질적으로 i-형 산화물 반도체가 되도록 만들어진 트랜지스터(402)를 스위칭 소자로서 사용함으로써, 데이터 보유부(401)에서의 용량 소자(404) 및 인버터(403)의 게이트 용량 소자에 축적된 전하는 래치 회로(400)로의 전원 전압의 공급이 정지된 후에도 매우 긴 시간 동안 보유될 수 있다. 달리 말하면, 상기 데이터 보유부(401)에 기록된 데이터는 매우 긴 시간 동안 보유될 수 있다. 또한, 상기 래치 회로(400)로의 전원 전압의 공급이 다시 시작된 후, 데이터 보유부(401)에 보유된 데이터는 판독될 수 있다. 따라서, 논리 상태는 전원 전압의 공급의 정지 이전의 논리 상태로 복원될 수 있다. 이러한 방식으로, 수소 농도를 충분히 감소시킴으로써 고순도화되는 산화물 반도체를 사용하고 매우 낮은 캐리어 농도를 갖는 i-형 산화물 반도체 또는 실질적으로 i-형 산화물 반도체가 되도록 만들어진 트랜지스터(402)를 스위칭 소자로서 사용함으로써, 넓은 동작 온도 범위를 갖고 고온에서조차 안정되게 동작하며, 전력이 턴 오프된 후조차 데이터를 저장한 논리 상태가 소거되지 않는 신규의 불휘발성 래치 회로가 실현될 수 있다.
불휘발성 래치 회로(400)의 소자들 가운데, 산화물 반도체 이외의 재료가 트랜지스터(402)와 다른 소자들에 대한 반도체 재료로서 사용될 수 있다. 상기 산화물 반도체 이외의 재료로서, 단결정 실리콘, 결정성 실리콘 등이 사용될 수 있다. 예를 들면, 상기 트랜지스터(402) 이외의 소자가 반도체 재료를 포함한 기판 위에 제공될 수 있다. 반도체 재료를 포함한 기판으로서, 실리콘 웨이퍼, SOI(silicon on insulator) 기판, 절연 표면 위의 실리콘 막 등이 사용될 수 있다. 상기 산화물 반도체 이외의 재료의 사용으로, 고속 동작이 실현될 수 있다.
또한, 불휘발성 래치 회로(400)의 소자들 가운데, 상기 트랜지스터(402) 이외의 소자들이 또한 반도체 재료로서 산화물 반도체를 사용하여 형성될 수 있다.
<불휘발성 래치 회로의 소자들의 평면 구조 및 단면 구조>
도 3a 및 도 3b는 트랜지스터(402) 및 불휘발성 래치 회로의 트랜지스터(402) 이외의 소자들의 일 예를 도시한다. 여기에서, 트랜지스터(402) 이외의 소자로서, 데이터 보유부(401)의 인버터(403)에 포함된 트랜지스터(421)가 일 예로서 설명된다. 상기 트랜지스터(402) 이외의 소자들은 트랜지스터(421)의 것과 동일하거나 또는 유사한 구조를 가질 수 있다. 용량 소자(404)과 같은 소자는 상기 트랜지스터(402)를 형성하기 위한 막 또는 상기 트랜지스터(402) 이외의 소자를 형성하기 위한 막을 사용하여 형성될 수 있다. 도 3a는 단면을 도시하며, 도 3b는 평면도를 도시한다. 여기에서, 도 3a는 도 3b의 단면(A1-A1) 및 (B1-B2)에 대응한다. 도 3a 및 도 3b에 도시된 바와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(421)가 하부에 제공되며, 상기 산화물 반도체를 사용한 트랜지스터(402)가 상부에 제공된다.
상기 트랜지스터(421)는 반도체 재료를 포함한 기판(100)에 제공된 채널 형성 영역(116); 상기 채널 형성 영역(116)을 사이에 개재하여 형성된 불순물 영역들(114) 및 고-농도 영역들(120)(불순물 영역들(114) 및 고-농도 영역들(120)의 결합은 간단하게는 불순물 영역들로서 불리울 수 있다); 상기 채널 형성 영역(116) 위의 게이트 절연층(108a); 상기 게이트 절연층(108a) 위의 게이트 전극(110a); 상기 불순물 영역(114)에 전기적으로 접속된 소스 또는 드레인 전극(130a); 및 상기 불순물 영역(114)에 전기적으로 접속된 소스 또는 드레인 전극(130b)을 포함한다.
여기에서, 측벽 절연층들(118)이 게이트 전극(110a)의 측면들 상에 형성된다. 게다가, 평면으로부터 보여지는 바와 같이, 상기 고-농도 영역들(120)은 측벽 절연층들(118)과 중첩하지 않는 기판(100)의 영역에 형성되고, 금속 화합물 영역들(124)은 상기 고-농도 영역들(120) 위에 존재한다. 또한, 소자 분리 절연층(106)은 상기 트랜지스터(421)를 둘러싸도록 상기 기판(100) 위에 형성되며, 층간 절연층(126) 및 층간 절연층(128)은 상기 트랜지스터(421)를 커버하도록 형성된다. 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)은 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구들을 통해 금속 화합물 영역들(124)에 전기적으로 접속된다. 달리 말하면, 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)은 상기 금속 화합물 영역들(124)을 통해 고-농도 영역들(120) 및 불순물 영역들(114)에 전기적으로 접속된다. 또한, 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)의 것과 유사한 방식으로 제공되는 전극(130c)은 게이트 전극(110a)에 전기적으로 접속된다.
상기 트랜지스터(402)는 층간 절연층(128) 위의 게이트 전극(136d); 상기 게이트 전극(136d) 위의 게이트 절연층(138); 상기 게이트 절연층(138) 위의 산화물 반도체층(140); 및 산화물 반도체층(140) 위에 있고 상기 산화물 반도체층(140)에 전기적으로 접속되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 포함한다.
여기에서, 상기 게이트 전극(136d)은 층간 절연층(128) 위에 있는 절연층(132)에 내장되도록 형성된다. 더욱이, 상기 게이트 전극(136d)에 유사하게, 전극(136a), 전극(136b), 및 전극(136c)은 각각 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b), 및 전극(130c)에 접촉하여 형성된다.
보호 절연층(144)은 상기 산화물 반도체층(140)의 일부와 접속하도록 트랜지스터(402) 위에 형성된다. 상기 층간 절연층(146)은 상기 보호 절연층(144) 위에 형성된다. 여기에서, 상기 보호 절연층(144) 및 상기 층간 절연층(146)은 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 도달하는 개구들을 제공받는다. 전극(150d) 및 전극(150e)은 개구들을 통해 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)과 접촉한다. 전극(150d) 및 전극(150e)의 형성과 동시에, 전극(150a), 전극(150b), 및 전극(150c)은 게이트 절연층(138), 보호 절연층(144), 및 층간 절연층(146)에서의 개구들을 통해, 각각 전극(136a), 전극(136b), 및 전극(136c)과 접촉하여 형성된다.
여기에서, 상기 산화물 반도체층(140)은 바람직하게는 수소와 같은 불순물을 충분히 제거함으로써 고순도화되는 산화물 반도체층이다. 상세하게는, 산화물 반도체층(140)에서 수소 농도는 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 보다 바람직하게는, 5×1017/㎤ 이하, 보다 더 바람직하게는, 1×1016/㎤ 이하, 및 훨씬 더 바람직하게는 1×1016/㎤ 미만으로 설정될 수 있다. 또한, 산화물 반도체층(140)에서의 캐리어 농도는 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 보다 바람직하게는, 1×1011/㎤ 미만으로 설정될 수 있다. 수소 농도를 충분히 감소시킴으로써 고순도화되는 산화물 반도체층(140)에서, 캐리어 농도는 일반적인 실리콘 웨이퍼(인 또는 붕소와 같은 작은 양의 불순물 원소들이 첨가되는 실리콘 웨이퍼)에서의 캐리어 농도(대략 1×1014/㎤)에 비교하여 충분히 낮다. 이러한 방식으로, 수소 농도를 충분히 감소시킴으로써 고순도화되고 매우 낮은 캐리어 농도를 가진 i-형 산화물 반도체 또는 실질적으로 i-형 산화물 반도체가 되도록 만들어진 산화물 반도체를 사용함으로써, 매우 우수한 오프-상태 전류 특성들을 갖는 트랜지스터(402)가 획득될 수 있다. 예를 들면, 채널 폭(W)이 1×104㎛이고 채널 길이(L)가 3㎛인 소자의 경우에서조차, 드레인 전극에 인가되는 드레인 전압(VD)이 +1 V 또는 +10V이고, 게이트 전극에 인가되는 게이트 전압(VG)이 -5V 내지 -20V의 범위에 있을 때, 상온에서의 오프-상태 전류는 1×10-13 A 이하이다. 산화물 반도체층에서의 상기 수소 농도는 SIMS(2차 이온 질량 분석)에 의해 측정된다는 것을 주의하자.
절연층(152)은 상기 층간 절연층(146) 위에 형성된다. 전극(154a), 전극(154b), 전극(154c), 및 전극(154d)은 상기 층간 절연층(152)에 내장되도록 형성된다. 여기에서, 전극(154a)은 전극(150a)과 접촉하고, 전극(154b)은 전극(150b)과 접촉하고, 전극(154c)은 전극(150c) 및 전극(150d)과 접촉하며, 전극(154d)은 전극(150e)과 접촉한다.
즉, 도 3a 및 도 3b에서의 불휘발성 래치 회로의 소자들에서, 트랜지스터(421)의 게이트 전극(110a)은 전극(130c), 전극(136c), 전극(150c), 전극(154c), 및 전극(150d)을 통해 트랜지스터(402)의 소스 또는 드레인 전극(142a)에 전기적으로 접속된다.
<불휘발성 래치 회로의 소자들을 제작하기 위한 방법>
다음으로, 불휘발성 래치 회로의 소자들을 제작하기 위한 방법의 일 예가 설명될 것이다. 먼저, 하부에서 트랜지스터(421)를 제작하기 위한 방법은 도 4a 내지 도 4h를 참조하여 이하에 설명될 것이며, 그 후 상부에서의 트랜지스터(402)를 제작하기 위한 방법이 도 5a 내지 도 5g 및 도 6a 내지 도 6d를 참조하여 이하에서 설명될 것이다.
<하부에서의 트랜지스터를 제작하기 위한 방법>
먼저, 반도체 재료를 포함한 기판(100)이 준비된다(도 4a를 참조). 실리콘, 탄화 실리콘 등의 단결정 반도체 기판, 미결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판 등이 반도체 재료를 포함한 기판(100)으로서 사용될 수 있다. 여기에서는, 단결정 실리콘 기판은 반도체 재료를 포함한 기판(100)으로서 사용되는 경우의 일 예가 설명된다. 일반적으로, 용어 "SOI 기판"은 그것의 절연 표면 위에 실리콘 반도체층을 갖는 기판을 의미한다는 것을 주의하자. 본 명세서 등에서, 용어 "SOI 기판"은 또한 그것의 절연 표면 위에 실리콘 이외의 재료를 사용한 반도체층을 갖는 기판을 의미한다. 즉, "SOI 기판"에 포함된 반도체층은 실리콘 반도체층에 한정되지 않는다. SOI 기판의 예들은 반도체층 및 절연 기판 사이에 절연층을 갖고, 유리 기판과 같은 그것의 절연 기판 위에 반도체층을 가진 기판을 포함한다.
소자 분리 절연층을 형성하기 위한 마스크로서 작용하는 보호층(102)은 상기 기판(100) 위에 형성된다(도 4a 참조). 예로서, 산화 실리콘, 질화 실리콘, 질화 산화 실리콘 등의 절연층이 상기 보호층(102)으로서 사용될 수 있다. 이러한 단계 전 후에, n-형 도전성을 부여하는 불순물 원소 또는 p-형 도전성을 부여하는 불순물 원소는 트랜지스터의 임계 전압을 제어하기 위해 상기 기판(100)에 첨가될 수 있음을 주의하자. n-형 도전성을 부여하는 불순물로서, 기판(100)에 포함된 반도체 재료가 실리콘일 때, 예로서 붕소, 비소 등이 사용될 수 있다. p-형 도전성을 부여하는 불순물로서, 예를 들면 붕소, 알루미늄, 갈륨 등이 사용될 수 있다.
다음으로, 마스크로서 상기 보호층(102)의 사용으로, 보호층(102)으로 커버되지 않는 영역(노출된 영역)에서의 기판(100)의 일부는 에칭에 의해 제거된다. 따라서, 분리된 반도체 영역(104)이 형성된다(도 4b 참조). 에칭으로서, 바람직하게는 드라이 에칭이 수행되지만, 웨트 에칭이 수행될 수 있다. 에칭 가스 및 에천트가 에칭될 층들의 재료에 의존하여 적절하게 선택될 수 있다.
다음으로, 상기 반도체 영역(104)을 커버하도록 절연층이 형성되며 반도체 영역(104)과 중첩하는 절연층의 영역이 선택적으로 제거되어, 소자 분리 절연층들(106)이 형성되도록 한다(도 4b 참조). 절연층은 산화 실리콘, 질화 실리콘, 질화 산화 실리콘 등을 사용하여 형성된다. 절연층을 제거하기 위한 방법들은 에칭, CMP와 같은 연마(polishing) 등을 포함하며, 이것들 중 임의의 것이 적용가능하다. 반도체 영역(104)이 형성된 후 또는 소자 분리 절연층들(106)이 형성된 후, 상기 보호층(102)이 제거된다는 것을 주의하자.
다음으로, 절연층은 상기 반도체 영역(104) 위에 형성되며, 도전성 재료를 포함한 층이 절연층 위에 형성된다.
상기 절연층은 나중에 게이트 절연층으로서 작용하기 때문에, 절연층은 바람직하게는 CVD법, 스퍼터링 방법 등을 갖고 형성된 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈륨 등을 포함한 막을 사용한 단층 구조 또는 적층 구조를 가진다. 대안적으로, 상기 절연층은 고-밀도 플라즈마 처리 또는 열 산화 처리에 의해 반도체 영역(104)의 표면을 산화 또는 질화시킴으로써 형성될 수 있다. 고-밀도 플라즈마 처리는 예를 들면, He, Ar, Kr, 또는 Xe와 같은 희가스 및 산소, 산화 질소, 암모니아, 질소, 또는 수소와 같은 가스의 혼합 가스를 사용하여 수행될 수 있다. 상기 절연층의 두께에 대한 특별한 제한은 없으며; 절연층은 예를 들면, 1nm 내지 100nm의 범위로 형성될 수 있다.
도전성 재료를 포함한 층은 알루미늄, 구리, 티타늄, 탄탈륨, 또는 텅스텐과 같은 금속 재료를 사용하여 형성될 수 있다. 대안적으로, 도전성 재료를 포함한 층은 도전성 재료를 포함한 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 수 있다. 도전성 재료를 포함한 층을 형성하기 위한 방법에 대한 특별한 제한은 없으며; 증착법, CVD법, 스퍼터링 방법, 및 스핀 코팅 방법과 같은 다양한 막 형성 방법들이 이용될 수 있다. 이 실시예에서, 상기 도전성 재료를 포함한 층이 금속 재료를 사용하여 형성되는 경우의 일 예가 설명된다는 것을 주의하자.
그 후, 절연층 및 도전성 재료를 포함한 층이 선택적으로 에칭되어, 게이트 절연층(108a) 및 게이트 전극(110a)이 형성되도록 한다(도 4c 참조).
다음으로, 게이트 전극(110a)을 커버하는 절연층(112)이 형성된다(도 4c 참조). 그 후, 얕은 접합 깊이를 갖는 불순물 영역들(114)이 반도체 영역(104)에 인(P), 비소(As) 등을 첨가함으로써 형성된다(도 4c 참조). 인 또는 비소는 n-채널형 트랜지스터를 형성하기 위해 여기에 부가되지만; 붕소(B) 또는 알루미늄(Al)과 같은 불순물 원소가 p-채널형 트랜지스터를 형성하는 경우에 첨가될 수 있음을 주의하자. 불순물 영역들(114)의 형성으로, 채널 형성 영역(116)이 게이트 절연층(108a) 아래의 반도체 영역(104)에 형성된다(도 4c 참조). 여기에서, 첨가된 불순물의 농도는 적절하게 설정될 수 있으며; 농도는 바람직하게는 반도체 소자의 크기가 극도로 감소될 때 증가된다. 상기 절연층(112)의 형성 후 불순물 영역들(114)이 형성되는 단계가 여기에 이용되며; 대안적으로, 절연층(112)은 불순물 영역들(114)의 형성 후에 형성될 수 있다.
다음으로, 측벽 절연층들(118)이 형성된다(도 4D를 참조). 절연층이 절연층(112)을 커버하기 위해 형성되고, 그 후 고도로 비등방성 에칭될 때, 측벽 절연층들(118)은 자기-정렬 방식으로 형성될 수 있다. 이때, 게이트 전극(110a)의 상부 표면 및 불순물 영역들(114)의 상부 표면들이 노출되도록 상기 절연층(112)을 부분적으로 에칭하는 것이 바람직하다.
그 후, 절연층은 게이트 전극(110a), 불순물 영역들(14), 측벽 절연층들(118) 등을 커버하기 위해 형성된다. 다음으로, 인(P), 비소(As) 등이 불순물 영역들(114)과 접촉하는 영역들에 첨가되어, 고-농도 불순물 영역들(120)이 형성되도록 한다. 그 후, 절연층이 제거되며, 금속층(122)이 게이트 전극(110a), 측벽 절연층들(118), 고-농도 불순물 영역들(120) 등을 커버하기 위해 형성된다(도 4e를 참조). 진공 증착법, 스퍼터링 방법, 또는 스핀 코팅 방법과 같은 다양한 막 형성 방법들이 상기 금속층(122)을 형성하기 위해 이용될 수 있다. 상기 금속층(122)은 바람직하게는 저-저항 금속 화합물이 될 반도체 영역(104)에 포함된 반도체 재료와 반응하는 금속 재료를 사용하여 형성된다. 이러한 금속 재료의 예들은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트, 및 백금이다.
다음으로, 열 처리가 상기 금속층(122)이 반도체 재료와 반응하도록 수행된다. 따라서, 고-농도 불순물 영역들(120)과 접촉하는 금속 화합물 영역들(124)이 형성된다(도 4f 참조). 게이트 전극(110a)이 다결정 실리콘 등을 사용하여 형성될 때, 상기 금속 화합물 영역이 또한 상기 금속층(122)과 접촉하는 게이트 전극(110a)의 영역에 형성된다는 것을 주의하자.
열 처리로서, 예를 들면, 플래시 램프로의 조사가 이용될 수 있다. 또 다른 열 처리 방법이 사용될 수 있음은 말할 필요도 없지만, 매우 짧은 시간 동안의 열 처리가 달성될 수 있는 방법이 바람직하게는 금속 화합물의 형성시 화학적 반응의 제어가능성을 개선하기 위해 사용된다. 상기 금속 화합물 영역들은 금속 재료 및 반도체 재료의 반응에 의해 형성되며 충분히 높은 도전성을 가진다는 것을 주의하자. 상기 금속 화합물 영역들의 형성은 전기 저항을 적절히 감소시키고 소자 특성들을 향상시킬 수 있다. 상기 금속층(122)은 금속 화합물 영역들(124)이 형성된 후 제거된다는 것을 주의하자.
그 후, 층간 절연층(126) 및 층간 절연층(128)이 상기 단계들에서 형성된 구성요소들을 커버하기 위해 형성된다(도 4g를 참조). 상기 층간 절연층(126) 및 상기 층간 절연층(128)은 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈륨과 같은 무기 절연 재료를 사용하여 형성될 수 있다. 게다가, 상기 층간 절연층(126) 및 상기 층간 절연층(128)은 또한 폴리이미드 또는 아크릴과 같은 유기 절연 재료를 사용하여 형성될 수 있다. 층간 절연층(126) 및 층간 절연층(128)의 2-층 구조가 여기에 사용되지만, 층간 절연층의 구조는 이러한 구조에 제한되지 않는다는 것을 주의하자. 상기 층간 절연층(128)의 형성 후, 층간 절연층(128)의 표면은 바람직하게는 CMP, 에칭 등으로 평탄화된다.
그 후, 상기 금속 화합물 영역들(124)에 도달하는 개구들이 층간 절연층들에 형성되며, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 개구들에 형성된다(도 4h 참조). 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)은 예를 들면 도전층이 PVD법, CVD법 등으로 개구들을 포함하는 영역에 형성되며 그 후 도전층의 일부가 에칭, CMP 등에 의해 제거되는 방식으로 형성될 수 있다.
상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)이 도전층의 일부를 제거함으로써 형성되는 경우에, 처리는 바람직하게는 표면들이 평탄화되도록 수행된다는 것을 주의하자. 예를 들면, 얇은 티타늄 막 또는 얇은 티타늄 질화물 막이 개구들을 포함한 영역에 형성되고, 그 후 텅스텐 막이 상기 개구들에 내장되도록 형성될 때, 과도한 텅스텐, 티타늄, 질화 티타늄이 제거되고 표면의 평탄성은 후속 CMP에 의해 향상될 수 있다. 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)을 포함한 표면이 이러한 방식으로 평탄화될 때, 전극, 배선, 절연층, 반도체층 등이 나중 단계들에서 유리하게 형성될 수 있다.
단지 금속 화합물 영역들(124)과 접촉하는 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)만이 여기에 도시되지만; 게이트 전극(110a)(예로서, 도 3a에서의 전극(130c)) 등과 접촉하는 전극이 또한 이 단계에서 형성될 수 있다는 것을 주의하자. 상기 소스 또는 드레인 전극(130a) 및 상기 소스 또는 드레인 전극(130b)을 위해 사용된 재료에 대한 특별한 제한은 없으며, 다양한 도전성 재료들이 사용될 수 있다. 예를 들면, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 도전성 재료가 사용될 수 있다.
상기 단계들을 통해, 반도체 재료를 포함한 기판(100)을 사용한 트랜지스터(421)가 형성된다. 전극, 배선, 절연층 등이 상기 단계들 후에 추가로 형성될 수 있다는 것을 주의하자. 배선들이 층간 절연층 및 도전층을 포함한 적층 구조의 다-층 구조를 가질 때, 고도로 집적된 반도체 장치가 제공될 수 있다.
<상부에서의 트랜지스터를 제작하기 위한 방법>
다음으로, 층간 절연층(128) 위에 트랜지스터(402)를 제작하기 위한 단계들이 도 5a 내지 도 5g 및 도 6a 내지 도 6d를 참조하여 설명될 것이다. 도 5a 내지 도 5g 및 도 6a 내지 도 6d는 층간 절연층(128) 위에 전극들, 상기 트랜지스터(402) 등을 제작하기 위한 단계들을 도시하며; 그러므로, 상기 트랜지스터(402) 아래에 위치된 트랜지스터(421) 등은 생략될 수 있다는 것을 주의하자.
먼저, 절연층(132)이 층간 절연층(128), 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b), 및 전극(130c) 위에 형성된다(도 5a를 참조). 절연층(132)은 PVD법, CVD법 등으로 형성될 수 있다. 상기 절연층(132)은 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈륨과 같은 무기 절연 재료를 사용하여 형성될 수 있다.
다음으로, 상기 소스 또는 드레인 전극(130a), 상기 소스 또는 드레인 전극(130b), 및 전극(130c)에 도달하는 개구들이 절연층(132)에 형성된다. 이때, 상기 개구는 또한 게이트 전극(136d)이 나중에 형성될 영역에 형성된다. 그 후, 도전층(134)이 상기 개구들에 내장되도록 형성된다(도 5b 참조). 상기 개구들은 마스크를 사용한 에칭과 같은 방법으로 형성될 수 있다. 마스크는 포토마스크를 사용한 노광과 같은 방법으로 형성될 수 있다. 웨트 에칭 또는 드라이 에칭이 에칭으로서 사용될 수 있으며; 드라이 에칭이 바람직하게는 미세가공에 관하여 사용된다. 도전층(134)이 PVD법 또는 CVD법과 같은 막 형성 방법을 갖고 형성될 수 있다. 상기 도전층(134)은 예를 들면, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 도전성 재료 또는 이들 재료들 중 임의의 것의 합금 또는 화합물(예로서, 질화물)을 사용하여 형성될 수 있다.
보다 상세하게는, 예를 들면 얇은 티타늄 막이 PVD법으로 개구들을 포함한 영역에 형성되고 얇은 티타늄 질화물 막이 CVD법으로 형성되며, 그 후 텅스텐 막이 상기 개구들에 내장되도록 형성되는 방법을 이용하는 것이 가능하다. 여기에서, PVD법으로 형성된 티타늄 막은 상기 절연층(132)과의 계면에 산화막을 환원시켜 하부 전극들(여기에서, 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b), 전극(130c) 등)과의 접촉 저항을 저감시키는 기능을 갖는다. 티타늄 막의 형성 후 형성된 질화 티타늄 막은 도전성 재료의 확산을 방지하는 배리어 기능을 갖는다. 구리막은 티타늄, 질화 티타늄 등의 배리어 막의 형성 후 도금 방법으로 형성될 수 있다.
도전층(134)이 형성된 후, 상기 도전층(134)의 일부가 에칭, CMP 등에 의해 제거되어, 상기 절연층(132)이 노출되고 전극(136a), 전극(136b), 전극(136c), 및 게이트 전극(136d)이 형성되도록 한다(도 5c 참조). 전극(136a), 전극(136b), 전극(136c), 및 게이트 전극(136d)이 상기 도전층(134)의 일부를 제거함으로써 형성될 때, 처리는 바람직하게는 표면들이 평탄화되도록 형성된다는 것을 주의하자. 절연층(132), 전극(136a), 전극(136b), 전극(136c), 및 게이트 전극(136d)의 표면들이 이러한 방식으로 평탄화될 때, 전극, 배선, 절연층, 반도체층 등이 나중 단계들에서 유리하게 형성될 수 있다.
다음으로, 게이트 절연층(138)이 절연층(132), 전극(136a), 전극(136b), 전극(136c), 및 게이트 전극(136d)을 커버하기 위해 형성된다(도 5d 참조). 상기 게이트 절연층(138)은 CVD법, 스퍼터링 방법 등으로 형성될 수 있다. 상기 게이트 절연층(138)은 바람직하게는 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈륨 등을 사용하여 형성된다. 상기 게이트 절연층(138)이 단층 구조 또는 적층 구조를 가질 수 있다는 것을 주의하자. 예를 들면, 상기 게이트 절연층(138)은 소스 가스로서 실란(SiH4), 산소, 및 질소를 사용한 플라즈마 CVD법으로 산화질화 실리콘을 사용하여 형성될 수 있다. 상기 게이트 절연층(138)의 두께에 대한 특별한 제한은 없으며; 상기 게이트 절연층(138)은 예를 들면 10nm 내지 500nm의 두께를 가질 수 있다. 적층 구조를 이용한 경우에, 예를 들면, 상기 게이트 절연층(138)은 바람직하게는 50nm 내지 200nm의 두께를 가진 제 1 게이트 절연층, 및 제 1 게이트 절연층 위에 5nm 내지 300nm의 두께를 가진 제 2 게이트 절연층의 적층이다.
진성 또는 불순물들의 제거에 의해 실질적으로 진성이 되는 산화물 반도체(고순도화된 산화물 반도체)가 계면 준위 및 계면 전하에 매우 영향을 받기 쉽고; 그러므로 이러한 산화물 반도체가 산화물 반도체층을 위해 사용될 때, 게이트 절연층과의 계면이 중요하다는 것을 주의하자. 달리 말하면, 고순도화된 산화물 반도체층과 접촉하는 게이트 절연층(138)은 높은 품질을 가질 것을 필요로 한다.
예를 들면, 상기 게이트 절연층(138)은 상기 게이트 절연층(138)이 치밀할 수 있고 높은 내전압 및 높은 품질을 가지기 때문에 바람직하게는 마이크로파(2.45 GHz)를 사용하는 고-밀도 플라즈마 CVD법으로 형성된다. 고순도화된 산화물 반도체층 및 고-품질 게이트 절연층이 서로 가깝게 접촉할 때, 계면 준위는 감소될 수 있고 유리한 계면 특성들이 획득될 수 있다.
심지어 고순도화된 산화물 반도체층이 사용될 때조차도, 스퍼터링 방법 또는 플라즈마 CVD법과 같은 또 다른 방법이 고-품질 절연층이 게이트 절연층으로서 형성될 수 있는 한 이용될 수 있다는 것은 말할 필요도 없다. 게다가, 그 품질 및 계면 특성들이 절연층의 형성 후에 수행된 열 처리로 향상되는 절연층을 사용하는 것이 가능하다. 어쨌든, 상기 게이트 절연층(138)으로서 양호한 막 품질을 갖고 양호한 계면을 형성하기 위해 산화물 반도체층과의 계면 준위 밀도를 저감시킬 수 있는 절연층이 상기 게이트 절연층(138)으로서 형성된다.
12시간 동안 2×106 V/㎝를 갖고 85℃에서의 게이트 바이어스-온도 스트레스 시험(bias-temperature stress test; BT 시험)에서, 불순물이 산화물 반도체에 첨가된다면, 불순물 및 산화물 반도체의 주성분 간의 결합은 높은 전기장(B: 바이어스) 및 고온(T: 온도)에 의해 절단되며, 생성된 미결합수(dangling bond)는 임계 전압(Vth)의 드리프트를 야기한다.
그에 반해서, 산화물 반도체의 불순물들, 특히 수소 및 물이 최소로 감소되고, 산화물 반도체 및 게이트 절연층 간의 계면 특성들이 상술된 바와 같이 유리해질 때, BT 시험을 통해 안정되는 트랜지스터가 획득될 수 있다.
다음으로, 산화물 반도체층은 게이트 절연층(138) 위에 형성되며 마스크를 사용한 에칭과 같은 방법으로 처리되어, 섬-형상 산화물 반도체층(140)이 형성되도록 한다(도 5e 참조).
상기 산화물 반도체층으로서, In-Ga-Zn-O계 산화물 반도체층, In-Sn-Zn-O계 산화물 반도체층, In-Al-Zn-O계 산화물 반도체층, Sn-Ga-Zn-O계 산화물 반도체층, Al-Ga-Zn-O계 산화물 반도체층, Sn-Al-Zn-O계 산화물 반도체층, In-Zn-O계 산화물 반도체층, Sn-Zn-O계 산화물 반도체층, Al-Zn-O계 산화물 반도체층, In-O-계 산화물 반도체층, Sn-O계 산화물 반도체층, 또는 Zn-O계 산화물 반도체층을 사용하는 것이 바람직하다. 이 실시예에서, 상기 산화물 반도체층으로서, 비정질 산화물 반도체층이 In-Ga-Zn-O계 금속 산화물 타겟을 사용한 스퍼터링 방법으로 형성된다. 비정질 산화물 반도체층의 결정화가 비정질 산화물 반도체층에 실리콘을 첨가함으로써 억제될 수 있기 때문에, 상기 산화물 반도체층은 예를 들면 2 wt% 내지 10 wt%의 SiO2를 포함한 타겟을 사용하여 형성될 수 있다는 것을 주의하자.
스퍼터링 방법으로 산화물 반도체층을 형성하기 위해 사용된 타겟으로서, 예를 들면, 그것의 주성분으로서 산화 아연을 포함한 금속 산화물 타겟이 사용될 수 있다. 게다가, 예를 들면, In, Ga, 및 Zn을 포함한 금속 산화물 타겟(In2O3 : Ga203 : ZnO = 1:1:1 [몰비]의 조성비)이 사용될 수 있다. 더욱이, In, Ga, 및 Zn을 포함한 금속 산화물 타겟으로서, In2O3 : Ga203 : ZnO = 1:1:2 (몰비)의 조성비를 가진 타겟 또는 In2O3 : Ga203 : ZnO = 1:1:4 (몰비)의 조성비를 가진 타겟이 또한 사용될 수 있다. 금속 산화물 타겟의 충전율(filling rate)은 90% 내지 100 %, 바람직하게는 95% 이상(예로서, 99.9%)이다. 치밀한 산화물 반도체층은 높은 충족율을 가진 금속 산화물 타겟을 사용함으로써 형성된다.
산화물 반도체층이 형성되는 분위기는 바람직하게는 희가스(통상적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로, 아르곤) 및 산소를 포함한 혼합 분위기이다. 상세하게는, 예를 들면, 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm 이하(바람직하게는, 수 ppb 이하)의 농도로 제거되는 고-순도 가스를 사용하는 것이 바람직하다.
상기 산화물 반도체층을 형성할 때, 상기 기판은 감압 상태로 보유되는 처리 챔버에 보유되며 기판 온도는 100℃ 내지 600℃, 바람직하게는 200℃ 내지 400℃로 설정된다. 상기 산화물 반도체층은 기판이 가열되는 동안 형성되며, 따라서 상기 산화물 반도체층에서의 불순물 농도는 감소될 수 있다. 게다가, 스퍼터링으로 인한 손상이 감소된다. 그 후, 수소 및 물이 제거되는 스퍼터링 가스가 상기 처리 챔버에 남아있는 수분이 제거되는 동안 상기 처리 챔버에 도입되며, 상기 산화물 반도체층은 타겟으로서 금속 산화물을 사용하여 형성된다. 흡착형 진공 펌프(entrapment vacuum pump)는 바람직하게는 상기 처리 챔버에 남아있는 수분을 제거하기 위해 사용된다. 예를 들면, 크라이오펌프, 이온 펌트, 또는 티타늄 서블리메이션 펌프(titanium sublimation pump)가 사용될 수 있다. 배기 유닛은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 막 형성 챔버에서, 수소 원자, 물(H20)과 같은 수소 원자를 포함한 화합물(및 보다 바람직하게는 탄소 원자를 포함한 화합물) 등이 제거되며, 그에 의해 상기 막 형성 챔버에 형성된 상기 산화물 반도체층에 포함된 불순물의 농도는 감소될 수 있다.
상기 산화물 반도체층은 예를 들면, 다음의 조건들 하에서 형성될 수 있다: 기판 및 타겟 간의 거리는 100 mm이고; 압력은 0.6 Pa이고; 직류(DC) 전원은 0.5 kW이며; 분위기는 산소(산소 유량 비율은 100%이다)이다. 먼지는 감소될 수 있고 두께 분포는 균일하기 때문에 펄스 직류(DC) 전원을 사용하는 것이 바람직하다는 것을 주의하자. 상기 산화물 반도체층의 두께는 2nm 내지 200nm, 바람직하게는 5nm 내지 30nm이다. 적절한 두께는 산화물 반도체 재료에 의존하여 상이하기 때문에, 상기 두께는 사용될 재료에 의존하여 적절하게 설정된다는 것을 주의하자.
상기 산화물 반도체층이 스퍼터링 방법으로 형성되기 전에, 게이트 절연층(138)의 표면상의 먼지는 바람직하게는 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거된다는 것을 주의하자. 여기에서, 상기 역 스퍼터링은 이온들이 스퍼터링 타겟과 충돌하는 일반 스퍼터링과 대비하여, 이온들이 표면이 변경되도록 처리될 표면과 충돌하는 방법이다. 이온들이 처리될 표면과 충돌하게 하기 위한 방법의 일 예는 플라즈마가 기판 근처에 생성되도록 고-주파수 전압이 아르곤 분위기 하에서 처리될 표면에 인가되는 방법이다. 질소, 헬륨, 산소 등의 분위기가 아르곤 분위기 대신에 사용될 수 있다는 것을 주의하자.
상기 산화물 반도체층의 에칭 방법으로서, 드라이 에칭 또는 웨트 에칭이 이용될 수 있다. 드라이 에칭 및 웨트 에칭이 결합하여 사용될 수 있다는 것은 말할 필요도 없다. 에칭 조건들(예로서, 에칭 가스 또는 에천트, 에칭 시간, 및 온도)은 상기 산화물 반도체층이 원하는 형상으로 에칭될 수 있도록 재료에 의존하여 적절하게 설정된다.
드라이 에칭을 위해 사용된 에칭 가스의 일 예는 염소를 포함한 가스(염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 또는 사염화탄소(CCl4)와 같은 염소-계 가스)이다. 게다가, 불소를 포함한 가스(사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 또는 트리플로루메탄(CHF3)과 같은 염소-계 가스), 취화 수소(HBr), 산소(O2), 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 첨가되는 이들 가스들 중 임의의 것 등이 사용될 수 있다.
상기 드라이 에칭 방법으로서, 평행 평판형 RIE(반응성 이온 에칭) 방법 또는 ICP(유도 결합 플라즈마) 에칭 방법이 사용될 수 있다. 상기 산화물 반도체층을 원하는 형상으로 에칭하기 위해, 에칭 조건들(예로서, 코일 전극에 인가된 전력의 양, 기판 측 상의 전극에 인가된 전력의 양, 및 기판 측상의 전극 온도)이 적절하게 설정된다.
웨트 에칭을 위해 사용된 에천트로서, 인산, 아세트산, 질산의 혼합액, 암모니아과수(암모니아, 물, 및 과산화수소 용액의 혼합액) 등이 사용될 수 있다. ITO07N(칸토 케미칼 코., 인크.(KANTO CHEMICAL CO., INC.)에 의해 제조된)과 같은 에천트가 또한 사용될 수 있다.
그 후, 제 1 열 처리가 바람직하게는 상기 산화물 반도체층 상에서 수행된다. 상기 산화물 반도체층은 상기 제 1 열 처리로 탈수화 또는 탈수소화될 수 있다. 상기 제 1 열 처리의 온도는 300℃ 내지 750℃, 바람직하게는 400℃ 이상 및 상기 기판의 변형점(strain point) 미만이다. 예를 들면, 상기 기판은 저항 발열체 등이 사용되는 전기로에 도입되며 상기 산화물 반도체층(140)은 질소 분위기 하에서 1시간 동안 450℃로 열 처리를 행한다. 상기 산화물 반도체층(140)은 물 및 수소의 진입이 방지될 수 있도록 상기 열 처리 동안 공기에 노출되지 않는다.
상기 열 처리 장치는 상기 전기로에 제한되지 않으며 가열된 가스와 같은 매체로부터의 열 전도 또는 열 복사에 의해 피처리물을 가열하기 위한 장치일 수 있다. 예를 들면, 가스 급속 열 어닐링(GRTA) 장치 또는 램프 급속 열 어닐링(LRTA) 장치와 같은 급속 열 어닐링(RTA) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광의 복사(전자파)에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하여 열 처리를 수행하기 위한 장치이다. 상기 가스로서, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스, 예를 들면, 질소 또는 아르곤과 같은 희가스가 사용된다.
예를 들면, 상기 제 1 열 처리로서, GRTA 처리가 다음과 같이 수행될 수 있다. 상기 기판은 650℃ 내지 700℃의 고온으로 가열되는 불활성 가스 안으로 넣어지고, 수 분 동안 가열된 후, 상기 불활성 가스로부터 꺼내어진다. 상기 GRTA 처리는 짧은 시간 동안 고온 열 처리를 가능하게 한다. 게다가, 상기 GRTA 처리는 짧은 시간 동안의 열 처리이기 때문에 온도가 상기 기판의 변형점을 초과할 때조차 이용될 수 있다.
상기 제 1 열 처리는 바람직하게는 그것의 주성분으로서 질소 또는 희가스(예로서, 헬륨, 네온, 또는 아르곤)를 포함하고, 물, 수소 등을 포함하지 않는 분위기 하에서 수행된다는 것을 주의하자. 예를 들면, 열 처리 장치에 도입된 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 상기 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다)이다.
전기로가 상기 제 1 열 처리에서 사용되는 경우에, 분위기는 열 처리 온도가 떨어질 때 변경될 수 있다. 예를 들면, 질소, 또는 헬륨, 네온, 또는 아르곤과 같은 희가스와 같은 불활성 가스가 열 처리 동안 분위기로서 사용되며, 상기 분위기는 상기 열 처리 온도가 떨어질 때 산소를 포함한 분위기로 스위칭된다. 산소를 포함한 분위기로서, 산소 가스 또는 산소 가스와 질소 가스의 혼합 가스가 사용될 수 있다. 산소를 포함한 분위기가 이용되는 경우에, 상기 분위기는 물, 수소 등을 포함하지 않는 것이 바람직하다. 대안적으로, 사용된 상기 산소 가스 또는 질소의 순도는 바람직하게는 6N(99.9999%) 이상, 보다 바람직하게는 7N(99.99999%) 이상(즉, 상기 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다)이다.
몇몇 경우들에서, 상기 산화물 반도체층은 제 1 열 처리의 조건들 또는 상기 산화물 반도체층의 재료에 의존하여 미결정 또는 다결정으로 결정화된다. 예를 들면, 몇몇 경우들에서, 상기 산화물 반도체층은 90% 이상, 또는 80% 이상의 결정화율을 갖는 미결정 산화물 반도체층이 된다. 또한, 몇몇 경우들에서, 상기 산화물 반도체층은 결정 성분을 포함하지 않는 비정질 산화물 반도체층일 수 있으며, 이는 제 1 열 처리의 조건들 또는 상기 산화물 반도체층의 재료에 의존한다.
더욱이, 몇몇 경우들에서, 상기 산화물 반도체층은 미결정(1nm 내지 20nm, 통상적으로 2nm 내지 4nm의 입경을 갖는)이 비정질 산화물 반도체(예로서, 상기 산화물 반도체층의 표면)에 혼합되는 층이 된다.
상기 산화물 반도체층의 전기적 특성들은 비정질 산화물 반도체에 미결정들을 배열함으로써 변경될 수 있다. 예를 들면, 상기 산화물 반도체층이 In-Ga-Zn-O계 금속 산화물 타겟을 사용하여 형성될 때, 상기 산화물 반도체층의 전기적 특성은 전기적 이방성을 갖는 In2Ga2ZnO7의 결정립들이 배향되는 미결정 부분의 형성에 의해 변경될 수 있다.
보다 상세하게는, 예를 들면, 상기 결정립들이 In2Ga2ZnO7의 c축이 상기 산화물 반도체층의 표면에 수직이도록 배열될 때, 상기 산화물 반도체층의 표면에 평행하는 방향에서의 도전성이 향상될 수 있고 상기 산화물 반도체층의 표면에 수직인 방향에서의 절연 특성들이 향상될 수 있다. 더욱이, 이러한 미결정 부분은 상기 산화물 반도체층으로의 물 또는 수소와 같은 불순물의 진입을 억제하는 기능을 가진다.
미결정 부분을 포함한 상기 산화물 반도체층은 GRTA 처리에 의해 상기 산화물 반도체층의 표면을 가열함으로써 형성될 수 있다는 것을 주의하자. 또한, 상기 산화물 반도체층은 Zn의 양이 In 또는 Ga의 것보다 작은 스퍼터링 타겟을 사용함으로써 보다 바람직한 방식으로 형성될 수 있다.
상기 산화물 반도체층(140)을 위한 제 1 열 처리는 아직 섬-형상 산화물 반도체층(140)으로 처리되지 않은 산화물 반도체층 상에서 수행될 수 있다. 상기 경우에, 상기 제 1 열 처리 후, 상기 기판은 가열 장치로부터 꺼내어지고 포토리소그래피 단계가 수행된다.
상술된 열 처리는 상기 산화물 반도체층(140) 상에서의 탈수화 또는 탈수소화의 효과로 인해 탈수화 처리, 탈수소화 처리 등으로서 불리울 수 있다는 것을 주의하자. 이러한 탈수화 처리 또는 탈수소화 처리는 예를 들면 상기 산화물 반도체층이 형성된 후, 소스 또는 드레인 전극이 상기 산화물 반도체층(140) 위에 적층된 후, 또는 보호 절연층이 상기 소스 또는 드레인 전극 위에 형성된 후 수행될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는 1회 또는 복수 회 수행될 수 있다.
다음으로, 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)이 상기 산화물 반도체층(140)과 접촉하여 형성된다(도 5f 참조). 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)은 도전층이 상기 산화물 반도체층(140)을 커버하기 위해 형성되고 그 후 선택적으로 에칭되는 방식으로 형성될 수 있다.
상기 도전층은 스퍼터링 방법과 같은 PVD(물리적 기상 증착)법, 또는 플라즈마 CVD법과 같은 CVD(화학적 기상 증착)법으로 형성될 수 있다. 상기 도전층을 위한 재료로서, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 하나의 원소; 상기 원소들 중 임의의 것을 그것의 성분으로서 포함하는 합금 등이 사용될 수 있다. 게다가, 망간, 마그네슘, 지르코늄, 베릴륨, 및 토륨으로부터 선택된 하나 이상의 재료들이 상기 재료들 대신에 사용될 수 있다. 또한 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 원소들 중 하나 이상과 결합된 알루미늄을 사용하는 것이 가능하다. 상기 도전층은 단층 구조 또는 둘 이상의 층들을 포함한 적층 구조를 가질 수 있다. 예를 들면, 상기 도전층은 실리콘을 포함한 알루미늄 막의 단층 구조, 티타늄 막이 알루미늄 막 위에 적층되는 2층 구조, 또는 티타늄 막, 알루미늄 막, 및 티타늄 막이 이러한 순서로 적층되는 3층 구조를 가질 수 있다. 대안적으로, In-Ga-Zn-O계 산화물 도전막, In-Sn-O계 산화물 도전막, In-Sn-Zn-O계 산화물 도전막, In-Al-Zn-O계 산화물 도전막, Sn-Ga-Zn-O계 산화물 도전막, Al-Ga-Zn-O계 산화물 도전막, Sn-Al-Zn-O계 산화물 도전막, In-Zn-O계 산화물 도전막, Sn-Zn-O계 산화물 도전막, Al-Zn-O계 산화물 도전막, In-O-계 산화물 도전막, Sn-O계 산화물 도전막, 또는 Zn-O계 산화물 도전막이 사용될 수 있다. 상기 경우에, 상기 산화물 반도체층(140)을 위한 재료와 비교하여, 바람직하게는 도전율이 높거나 또는 저항률이 낮은 재료가 사용된다. 산화물 도전막의 도전율은 캐리어 농도에서의 증가에 의해 증가될 수 있다. 산화물 도전막에서의 캐리어 농도는 수소 농도에서의 증가에 의해 증가될 수 있다. 또한, 산화물 도전막에서의 캐리어 농도는 산소 부족에서의 증가에 의해 증가될 수 있다.
여기에서, 자외선 광, KrF 광, 또는 ArF 레이저 광은 바람직하게는 에칭을 위해 사용된 마스크의 형성시 광 노출을 위해 사용된다.
상기 트랜지스터의 채널 길이(L)는 상기 소스 또는 드레인 전극(142a)의 하단부 및 상기 소스 또는 드레인 전극(142b)의 하단부 사이의 거리에 의해 결정된다. 상기 채널 길이(L)가 25nm 미만이도록 노광이 수행되는 경우에서, 마스크를 형성하기 위한 노광은 그 파장이 수 나노미터 내지 수십 나노미터들로 매우 짧은 초자외선들로 수행된다는 것을 주의하자. 초자외선들을 가진 노광의 해상도는 높으며 초점 심도는 크다. 이러한 이유들로, 나중에 수행될 상기 트랜지스터의 채널 길이(L)는 25nm 미만인, 즉 10nm 이상 1000nm 이하의 범위에 있도록 마스크를 설계하는 것이 가능하며, 회로는 고속으로 동작할 수 있다. 게다가, 오프-상태 전류는 매우 작으며, 이것은 전력 소비에서의 증가를 방지한다.
상기 도전층 및 상기 산화물 반도체층(140)의 재료들 및 에칭 조건들은 상기 산화물 반도체층(140)이 상기 도전층의 에칭시 제거되지 않도록 적절하게 조정된다. 몇몇 경우들에서, 상기 산화물 반도체층(140)은 에칭 단계에서 부분적으로 에칭되며 따라서 상기 재료들 및 에칭 조건들에 의존하여 홈부(오목부)를 갖는다는 것을 주의하자.
산화물 도전층은 상기 산화물 반도체층(140)과 상기 소스 또는 드레인 전극(142a) 사이에서 및 상기 산화물 반도체층(140)과 상기 소스 또는 드레인 전극(142b) 사이에서 형성될 수 있다. 산화물 도전층 및 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)을 형성하기 위한 도전층은 연속하여 형성될 수 있다. 상기 산화물 도전층은 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 이러한 산화물 도전층을 제공함으로써, 상기 소스 영역 또는 상기 드레인 영역의 저항은 감소될 수 있으며, 따라서 상기 트랜지스터는 고속으로 동작할 수 있다.
사용될 마스크들의 수를 감소시키고 단계들의 수를 감소시키기 위해, 에칭 단계는 광이 복수의 강도들을 갖도록 송신되는 노-광 마스크인 다계조 마스크를 사용하여 형성되는 레지스트 마스크의 사용으로 수행될 수 있다. 다계조 마스크의 사용으로 형성된 레지스트 마스크는 복수의 두께를 가지며(계단식 형상을 가지며) 또한 에싱(ashing)에 의해 형상에서 변경될 수 있고; 그러므로, 상기 레지스트 마스크는 상이한 패턴들로 처리하기 위한 복수의 에칭 단계들에서 사용될 수 있다. 즉, 적어도 두 종류들의 상이한 패턴들에 대응하는 레지스트 마스크는 다계조 마스크를 사용함으로써 형성될 수 있다. 따라서, 상기 노광 마스크들의 수는 감소될 수 있고 대응하는 포토리소그래피 단계들의 수가 또한 감소될 수 있으며, 그에 의해 프로세스는 간략화될 수 있다.
플라즈마 처리는 바람직하게는 상기 단계 후 N2O, N2, 또는 AR과 같은 가스를 사용하여 수행된다는 것을 주의하자. 이러한 플라즈마 처리는 상기 산화물 반도체층의 노출 표면에 부착된 물 등을 제거한다. 플라즈마 처리는 산소 및 아르곤의 혼합 가스를 사용하여 수행될 수 있다.
다음으로, 보호 절연층(144)이 공기로의 노출 없이 상기 산화물 반도체층(140)의 부분과 접촉하여 형성된다(도 5g 참조).
상기 보호 절연층(144)은 물 및 수소와 같은 불순물들이 상기 보호 절연층(144)에 혼합되는 것으로부터 방지되는, 스퍼터링 방법과 같은 방법으로 적절하게 형성될 수 있다. 상기 보호 절연층(144)은 적어도 1 nm의 두께를 갖는다. 상기 보호 절연층(144)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘 등을 사용하여 형성될 수 있다. 상기 보호 절연층(144)은 단층 구조 또는 적층 구조를 가질 수 있다. 상기 보호 절연층(144)을 형성할 때 기판 온도는 바람직하게는 실온 이상 300℃ 이하이다. 상기 보호 절연층(144)을 형성하기 위한 분위기는 바람직하게는 희가스(통상적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로, 아르곤)와 산소를 포함한 혼합 분위기이다.
수소가 상기 보호 절연층(144)에 포함된다면, 상기 수소는 상기 산화물 반도체층에 들어갈 수 있거나 또는 상기 산화물 반도체층에서 산소를 추출할 수 있으며, 그에 의해 백채널 측상의 상기 산화물 반도체층의 저항은 감소될 수 있고 기생 채널이 형성될 수 있다. 그러므로, 상기 산화물 절연층(144)이 수소를 가능한 한 적게 포함하도록 상기 보호 절연층(144)을 형성할 때 수소를 사용하지 않는 것이 중요하다.
게다가, 상기 보호 절연층(144)은 바람직하게는 처리 챔버에 남겨진 물이 제거되는 동안 형성되어, 수소, 수산기, 또는 수분이 상기 산화물 반도체층(140) 및 상기 보호 절연층(144)에 포함되지 않도록 한다.
상기 처리 챔버에 남아있는 수분을 제거하기 위해 바람직하게는 흡착형 진공 펌프가 사용된다. 예를 들면, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 배기 수단은 콜드 트랩을 갖춘 터보 펌프일 수 있다. 상기 크라이오 펌프로 배기되는 막 형성 챔버에서, 예를 들면, 수소 원자 및 물(H20)과 같은 수소 원자를 포함한 화합물이 제거되며, 따라서 상기 막 형성 챔버에 형성된 상기 보호 절연층(144)에 포함된 불순물의 농도는 감소될 수 있다.
상기 보호 절연층(144)을 형성할 때 사용된 스퍼터링 가스로서, 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm 이하(바람직하게는, 수 ppb 이하)의 농도로 제거되는 고-순도 가스를 사용하는 것이 바람직하다.
다음으로, 제 2 열 처리는 바람직하게는 불활성 가스 분위기 또는 산소 가스 분위기 하에서 수행된다(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하로). 예를 들면, 상기 제 2 열 처리는 질소 분위기 하에서 1시간 동안 250℃로 수행된다. 상기 제 2 열 처리는 상기 트랜지스터의 전기적 특성들에서의 변화를 감소시킬 수 있다.
더욱이, 열 처리는 공기에서 1시간 내지 3시간 동안 100℃ 이상 200℃ 이하로 수행될 수 있다. 이러한 열 처리는 일정한 가열 온도로 수행될 수 있으며, 대안적으로, 가열 온도에서의 다음의 변화가 복수 회 반복적으로 수행될 수 있다: 상기 가열 온도는 실온에서 100℃ 이상 200℃ 이하의 온도로 증가되고 그 후 실온으로 감소된다. 이러한 열 처리는 상기 보호 절연층이 형성되기 전에 감압하에서 수행될 수 있다. 상기 열 처리 시간은 상기 감압하에서 단축될 수 있다. 이러한 열 처리는 제 2 열 처리 대신에 수행될 수 있거나 또는 상기 제 2 열 처리 전 또는 후에 수행될 수 있다.
다음으로, 층간 절연층(146)이 상기 보호 절연층(144) 위에 형성된다(도 6a 참조). 상기 층간 절연층(146)은 PVD법, CVD법 등으로 형성될 수 있다. 상기 층간 절연층(146)은 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈륨과 같은 무기 절연 재료를 사용하여 형성될 수 있다. 상기 층간 절연층(146)의 형성 후, 상기 층간 절연층(146)의 표면은 바람직하게는 CMP 또는 에칭과 같은 방법으로 평탄화된다.
다음으로, 전극(136a), 전극(136b), 전극(136c), 상기 소스 또는 드레인 전극(142a), 및 상기 소스 또는 드레인 전극(142b)에 도달하는 개구들이 상기 층간 절연층(146), 상기 보호 절연층(144), 및 상기 게이트 절연층(138)에 형성된다. 그 후, 도전층(148)이 상기 개구들에 내장되도록 형성된다(도 6b 참조). 상기 개구들은 마스크를 사용한 에칭과 같은 방법을 갖고 형성될 수 있다. 상기 마스크는 포토마스크를 사용한 노광과 같은 방법으로 형성될 수 있다. 웨트 에칭 또는 드라이 에칭 중 하나는 상기 에칭과 같이 사용될 수 있으며; 드라이 에칭은 바람직하게는 미세가공에 관하여 사용된다. 도전층(148)이 PVD법 또는 CVD법과 같은 막 형성 방법으로 형성될 수 있다. 상기 도전층(148)은 예를 들면, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 도전성 재료 또는 이들 재료들 중 임의의 것의 합금 또는 화합물(예로서, 질화물)을 사용하여 형성될 수 있다.
구체적으로, 예를 들면, 얇은 티타늄 막이 PVD법으로 상기 개구들을 포함하는 영역에 형성되고, 얇은 티타늄 질화물 막이 CVD법으로 형성되며, 그 후 텅스텐 막이 상기 개구들에 임베딩되도록 형성되는 방법을 적용하는 것이 가능하다. 여기에서, PVD법으로 형성된 상기 티타늄 막은 상기 층간 절연층(146)과의 계면의 산화막을 환원시켜 하부 전극들(여기에서, 상기 전극(136a), 상기 전극(136b), 상기 전극(136c), 상기 소스 또는 드레인 전극(142a), 및 상기 소스 또는 드레인 전극(142b))과의 접촉 저항을 저감시키는 기능을 갖는다. 상기 티타늄 막의 형성 후 형성된 질화 티타늄 막은 도전성 재료의 확산을 방지하는 배리어 기능을 갖는다. 구리막은 티타늄, 질화 티타늄 등의 배리어 막의 형성 후 도금 방법으로 형성될 수 있다.
상기 도전층(148)이 형성된 후, 상기 도전층(148)의 부분은 에칭 또는 CMP와 같은 방법으로 제거되며, 따라서 상기 층간 절연층(146)이 노출되고 전극(150a), 전극(150b), 전극(150c), 전극(150d), 및 전극(150e)이 형성된다(도 6C 참조). 상기 전극(150a), 상기 전극(150b), 상기 전극(150c), 상기 전극(150d), 및 상기 전극(150e)이 상기 도전층(148)의 일부를 제거함으로써 형성될 때, 프로세스가 바람직하게는 표면들이 평탄화되도록 수행된다는 것을 주의하자. 상기 층간 절연층(146), 상기 전극(150a), 상기 전극(150b), 상기 전극(150c), 상기 전극(150d), 및 상기 전극(150e)의 표면들이 이러한 방식으로 평탄화될 때, 전극, 배선, 절연층, 반도체층 등이 양호하게는 나중 단계들에서 형성될 수 있다.
그 후, 상기 절연층(152)이 형성되고, 상기 전극(150a), 상기 전극(150b), 상기 전극(150c), 상기 전극(150d), 및 상기 전극(150e)에 도달하는 개구들이 상기 절연층(152)에 형성된다. 도전층이 상기 개구들에 임베딩되도록 형성된 후, 상기 도전층의 일부는 에칭 또는 CMP와 같은 방법으로 제거된다. 따라서, 상기 절연층(152)은 노출되고, 전극(154a), 전극(154b), 전극(154c), 및 전극(154d)이 형성된다(도 6d 참조). 이러한 단계는 상기 전극(150a) 등을 형성하는 단계와 유사하며; 그러므로, 상세한 설명은 생략된다.
상기 트랜지스터(402)가 상술된 방법으로 형성되는 경우에, 상기 산화물 반도체층(140)에서의 수소 농도는 5×1019 원자/㎤ 이하이며, 상기 트랜지스터(402)의 오프-상태 전류는 1×10-13 A 이하이다. 우수한 특성들을 가진 상기 트랜지스터(402)는 상술된 바와 같이 상기 수소 농도를 충분히 감소시킴으로써 고순도화되는 상기 산화물 반도체층(140)의 적용에 의해 획득될 수 있다. 게다가, 우수한 특성들을 가지며 하부에 산화물 반도체 이외의 재료를 사용하여 형성된 트랜지스터(421) 및 상부에 산화물 반도체를 사용하여 형성된 트랜지스터(402)를 포함하는 반도체 장치를 제작하는 것이 가능하다.
탄화 규소(예로서, 4H-Sic)가 산화물 반도체와 비교될 수 있는 반도체 재료로서 주어진다는 것을 주의하자. 산화물 반도체 및 4H-SiC는 몇몇 공통점을 가지고 있다. 캐리어 밀도가 그것들 중 하나이다. 페르미-디락 분포(Fermi-Dirac distribution)에 따르면, 산화물 반도체에서의 소수 캐리어들의 밀도는 약 10-7/㎤인 것으로 추정된다. 상기 소수 캐리어 밀도의 이러한 값은 4H-SiC에서의 것, 6.7×10-11/㎤와 동일하게 매우 작다. 산화물 반도체의 상기 소수 캐리어 밀도는 실리콘의 진성 캐리어 밀도(대략 1.4×1010/㎤)와 비교할 때, 산화물 반도체의 상기 소수 캐리어 밀도는 상당히 낮은 것을 잘 이해할 수 있다.
또한, 산화물 반도체의 에너지 밴드갭은 3.0 eV 내지 3.5 eV이고, 4H-SiC의 에너지 밴드갭은 3.26 eV이다. 따라서, 산화물 반도체 및 탄화 규소는 그것들이 둘 모두 와이드-갭 반도체들이라는 점에서 유사하다.
다른 한편, 산화물 반도체 및 탄화 규소 간에 주요 차이, 즉 프로세스 온도가 존재한다. 1500℃ 내지 2000℃에서의 열 처리가 일반적으로 탄화 규소를 사용한 반도체 프로세스에서 요구되기 때문에, 탄화 규소 이외의 반도체 재료를 사용하여 형성된 반도체 소자 및 탄화 규소의 적층을 형성하는 것은 어렵다. 이것은 반도체 기판, 상기 반도체 소자 등이 이러한 고온들에서 손상되기 때문이다. 한편, 산화물 반도체는 300℃ 내지 500℃(유리 전이 온도 이하, 최대 약 700℃ 정도)에서의 열 처리로 형성될 수 있으며; 그러므로, 산화물 반도체 이외의 반도체 재료의 사용으로 집적 회로를 형성하고, 그 후 산화물 반도체를 포함한 반도체 소자를 형성하는 것이 가능하다.
또한, 탄화 규소와 대비하여, 산화물 반도체는 유리 기판과 같은 낮은 내열성 기판이 사용될 수 있기 때문에 유리하다. 게다가, 산화물 반도체는 고온으로 열 처리를 행할 필요가 없으며, 따라서 에너지 비용은 탄화 규소와 비교하여 충분히 감소될 수 있고, 이것은 또 다른 이점이다.
상태 밀도(density of state; DOS)와 같은 산화물 반도체의 특성들에 대한 많은 연구들이 수행되어왔지만, 그것들은 DOS 자체를 충분히 감소시키는 사상을 포함하지 않는다. 여기에 개시된 본 발명의 일 실시예에 따르면, 고순도화된 산화물 반도체는 상기 DOS에 영향을 미칠 수 있는 물 또는 수소를 제거함으로써 형성된다. 이것은 상기 DOS 자체가 충분히 감소된다는 사상에 기초한다. 이러한 고순도화된 산화물 반도체는 매우 우수한 산업 제품들의 제작를 가능하게 한다.
또한, 산소 공핍(oxygen vacancy)에 의해 생성되는 금속의 미결합수에 산소를 공급하고 상기 산소 공핍으로 인해 상기 DOS를 감소시킴으로써 보다 고순도화된 (i-형) 산화물 반도체를 형성하는 것이 또한 가능하다. 예를 들면, 과잉 산소를 포함한 산화막은 채널 형성과 가깝게 접촉하여 형성되며 그 후 산소는 산화막으로부터 채널 형성 영역으로 공급되어, 산소 공핍으로 인한 상기 DOS가 감소될 수 있도록 한다.
산화물 반도체의 결함은 과잉 수소로 인한 도전 대역, 산소의 부족으로 인한 깊은 준위 등 하에서 0.1 eV 내지 0.2 eV의 준위에 기인한다고 말한다. 이러한 결함의 제거를 위한 수소의 철저한 제거 및 산소의 충분한 공급은 기술적 사고로서 올바를 것이다.
산화물 반도체는 일반적으로 n-형 반도체로서 고려되지만; 여기에 개시된 본 발명의 일 실시예에 따르면, i-형 반도체는 불순물들, 특히 물 및 수소를 제거함으로써 실현된다. 이러한 점에서, 여기에 개시된 본 발명의 일 실시예는 그것이 불순물이 첨가된 실리콘과 같은 i-형 반도체로와 상이하기 때문에 신규의 기술적 사상을 포함한다고 말할 수 있다.
<산화물 반도체를 사용한 트랜지스터의 전기적 도전 기구>
산화물 반도체를 사용한 트랜지스터의 전기적 도전 기구는 도 7, 도 8, 도 9a와 도 9b, 및 도 10을 참조하여 기술될 것이다. 다음 설명은 용이한 이해를 위한 이상적인 상황의 가정하에 기초하며 반드시 실제 상황을 반영하는 것은 아님을 주의하자. 또한 다음 설명은 단지 고려사항이며 본 발명의 유효성에 영향을 미치지 않는다는 것을 고려하자.
도 7은 산화물 반도체를 사용한 역 스태거드 트랜지스터(박막 트랜지스터)의 단면도이다. 게이트 전극(GE1) 위에 게이트 절연층(GI)을 개재한 산화물 반도체층(OS)이 제공되며, 소스 전극(S) 및 드레인 전극(D)이 상기 산화물 반도체층 위에 제공된다. 상기 소스 전극(S) 및 상기 드레인 전극(D)을 커버하도록 절연층이 제공된다.
도 8은 도 7에서의 단면(A-A')의 에너지 밴드도(개략도)이다. 도 8에서, 검은색 원(●) 및 흰색 원(○)은 전자 및 정공을 나타내며 각각 전하들(-q, +q)을 갖는다. 상기 드레인 전극에 인가된 양의 전압(VD>0)을 갖고, 점선은 전압이 상기 게이트 전극(VG=0)에 인가되지 않는 경우를 도시하며, 실선은 양의 전압(VG>0)이 상기 게이트 전극에 인가되는 경우를 도시한다. 전압이 상기 게이트 전극에 인가되지 않는 경우에, 캐리어들(전자들)은 고전위 배리어로 인해 전극으로부터 상기 산화물 반도체 측에 주입되지 않고, 따라서 전류는 흐르지 않으며, 이는 오프 상태를 의미한다. 다른 한편으로, 양의 전압이 상기 게이트 전극에 인가될 때, 전위 배리어는 낮아지며, 따라서 전류는 흐르고 이것은 온 상태를 의미한다.
도 9a 및 도 9b는 도 7에서의 단면(B-B')을 따르는 에너지 밴드도들(모식도들)이다. 도 9a는 양의 전압(VG>0)이 게이트 전극(GE1)에 인가되는 상태, 즉 캐리어(전자)가 소스 전극 및 드레인 전극 사이에 흐르는 온 상태를 도시한다. 도 9b는 음의 전압(VG<0)이 상기 게이트 전극(GE1)에 인가되는 상태, 즉 오프 상태(소수 캐리어가 흐르지 않는)를 도시한다.
도 10은 진공 준위 및 금속의 일함수(φM) 사이 및 진공 준위 및 산화물 반도체의 전자 친화도(χ) 사이의 관계들을 도시한다.
상온에서, 상기 금속에서의 전자들은 축퇴되고 페르미 준위는 상기 도전 대역에 위치된다.
한편, 종래의 산화물 반도체는 n-형이며, 상기 페르미 준위(EF)는 상기 밴드 갭의 중앙에서 진성 페르미 준위(Ei)로부터 멀리 떨어져 있고 상기 도전 대역 가까이에 위치된다. 수소의 일부는 산화물 반도체에서 도너(donor)이고 산화물 반도체가 n-형 산화물 반도체가 되게 하는 하나의 요인임이 알려져 있다.
반대로, 여기에 개시된 본 발명의 일 실시예에 따른 산화물 반도체는 다음의 방식으로 진성(i-형)이거나 또는 진성에 가깝게 만들어지는 산화물 반도체이다: n-형 산화물 반도체를 제작하기 위한 요인인 수소는 고순도를 위해 상기 산화물 반도체로부터 제거되며, 따라서 상기 산화물 반도체는 상기 산화물 반도체의 주성분 이외의 원소(불순물 원소)를 가능한 적게 포함하도록 한다.
즉, 여기에 개시된 본 발명의 일 실시예의 특징은 불순물 원소의 첨가에 의해서라기보다는 수소 및 물과 같은 불순물들을 가능한 한 많이 제거함으로써 고순도화된 i-형 (진성) 반도체가 되도록 또는 그것에 가깝도록 만들어진다는 것이다. 따라서, 상기 페르미 준위(EF)는 상기 진성 페르미 준위(Ei)와 비교가능할 수 있다.
산화물 반도체의 밴드 갭(Eg)은 3.15 eV이라고 말할 수 있으며, 그 전자 친화도(χ)는 4.3eV라고 말할 수 있다. 소스 전극 및 드레인 전극에 포함된 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화도(χ)와 실질적으로 동일하다. 이 경우에, 전자에 대한 쇼트키 장벽(Schottky barrier)은 금속 및 산화물 반도체 간의 계면에 형성되지 않는다.
이때, 도 9a에 도시된 바와 같이, 전자는 게이트 절연층 및 상기 고순도화된 산화물 반도체 간의 계면의 부근에서 이동한다(에너지에 관하여 상기 산화물 반도체가 안정되는 최저부).
도 9b에 도시된 바와 같이, 음의 전위가 상기 게이트 전극(GE1)에 공급될 때, 소수 캐리어인 정공은 실질적으로 존재하지 않는다. 따라서, 전류 값은 실질적으로 제로에 가깝다.
이러한 방식으로, 상기 산화물 반도체는 그것의 주성분 이외의 원소(즉, 불순물 원소)를 가능한 적게 포함하도록 고순도화됨으로써 진성(i-형 반도체) 또는 실질적으로 진성이 된다. 따라서, 상기 산화물 반도체 및 상기 게이트 절연층 간의 계면의 특성들은 중요해진다. 이러한 이유로, 상기 게이트 절연층은 상기 산화물 반도체와의 양호한 계면을 형성할 필요가 있다. 구체적으로, 예를 들면, 다음의 절연층을 사용하는 것이 바람직하다: VHF 대역 내지 마이크로파 대역의 범위에 있는 전원 주파수로 생성된 고-밀도 플라즈마를 사용한 CVD법을 갖고 형성된 절연층, 또는 스퍼터링 방법을 갖고 형성된 절연층.
상기 산화물 반도체가 고순도화되는 동안 상기 산화물 반도체 및 상기 게이트 절연층 사이의 계면이 양호해질 때, 예를 들면, 트랜지스터가 1×104 ㎛의 채널 폭(W)을 갖고 3㎛의 채널 길이(L)를 가지는 경우에, 10-13 A 이하의 오프-상태 전류 및 0.1 V/dec의 임계값 아래의 스윙(S 값)을 실현하는 것이 가능하다. (게이트 절연층 : 100nm 두께).
상기 산화물 반도체가 그것의 주성분 이외의 원소(즉, 불순물 원소)를 가능한 한 적게 포함하도록 상술된 바와 같이 고순도화될 때, 상기 트랜지스터는 양호한 방식으로 동작할 수 있다.
<핫 캐리어 열화에 대한 산화물 반도체를 사용한 트랜지스터의 내성>
다음으로, 핫 캐리어 열화에 대한 산화물 반도체를 사용한 트랜지스터의 내성이 도 11, 도 12, 및 도 13을 참조하여 설명될 것이다. 다음 설명은 용이한 이해를 위한 이상적 상황에 대한 가정에 기초하며 반드시 실제 상황을 반영하는 것은 아니라는 것을 주의하자. 또한 다음 설명은 단지 고려사항임을 주의하자.
핫 캐리어 열화의 주 요인들은 채널 핫 전자 주입(CHE 주입) 및 드레인 애벌란시 핫 캐리어 주입(DACH 주입)이다. 단지 전자들이 간략함을 위해 이하에서 고려된다는 것을 주의하자.
CHE 주입은 전자들이 반도체층에서 게이트 절연층의 배리어보다 높은 에너지를 얻는 전자들이 상기 게이트 절연층 등에 주입되는 현상을 나타낸다. 전자들은 낮은 전기장에 의해 가속화됨으로써 에너지를 얻는다.
DAHC는 높은 전기장에 의해 가속화된 전자들의 충돌에 의해 생성된 전자들이 게이트 절연층 등에 주입되는 현상을 나타낸다. DAHC 주입 및 CHE 주입 간의 차이는 그것들이 충돌 이온화법에 의해 야기된 애벌란시 항복을 수반하는지 여부이다. DAHC 주입은 반도체의 밴드갭보다 높은 운동 에너지를 갖는 전자들을 요구한다는 것을 주의하자.
도 11은 실리콘(Si)의 밴드 구조로부터 추정되는 각각의 핫 캐리어 주입을 위해 요구된 에너지를 도시하며, 도 12는 In-Ga-Zn-O계 산화물 반도체(IGZO)의 밴드 구조로부터 추정되는 각각의 핫 캐리어 주입을 위해 요구된 에너지를 도시한다. 도 11 및 도 12의 각각의 좌측은 CHE 주입을 도시하며, 도 11 및 도 12의 각각의 우측은 DAHC 주입을 도시한다.
실리콘에 관하여, DAHC 주입에 의해 야기된 열화는 CHE 주입에 의해 야기된 것보다 더 심각하다. 이것은 충돌 없이 가속화된 캐리어들(예로서, 전자들)이 매우 적은 반면 실리콘은 좁은 밴드갭을 가지며 애벌란시 항복이 그 안에서 쉽게 발생한다는 사실로부터 기인한다. 상기 애벌란시 항복은 상기 게이트 절연층의 배리어를 넘을 수 있는 전자들의 수를 증가시키며, DAHC 주입의 확률은 CHE 주입의 것보다 쉽게 높아진다.
In-Ga-Zn-O계 산화물 반도체에 관하여, CHE 주입을 위해 요구된 에너지는 실리콘의 경우에서의 것과 매우 상이하지 않으며, CHE 주입의 확률은 여전히 낮다. 게다가, DAHC 주입을 위해 요구된 에너지는 넓은 밴드갭으로 인해 CHE 주입을 위해 요구된 에너지와 실질적으로 동일하다.
달리 말하면, CHE 주입과 DAHC 주입 모두의 확률들은 낮으며 핫 캐리어 열화에 대한 내성은 실리콘의 것보다 높다.
한편, In-Ga-Zn-O계 산화물 반도체의 밴드갭은 높은 내전압을 갖는 재료로서 관심을 끄는 탄화 규소(SiC)의 것과 비교가능하다. 도 13은 4H-SiC에 관한 각각의 핫 캐리어 주입을 위해 요구된 에너지를 도시한다. CHE 주입에 관하여, In-Ga-Zn-O계 산화물 반도체는 약간 더 높은 임계값을 가지며 이점을 가진다고 말할 수 있다.
상술된 바와 같이, In-Ga-Zn-O계 산화물 반도체는 핫 캐리어 열화에 대한 훨씬 더 높은 내성 및 실리콘보다 더 높은 소스-드레인 파괴에 대한 내성을 갖는다는 것이 이해될 수 있다. 이것은 탄화 실리콘의 것과 비교가능한 내전압이 획득될 수 있다고 말할 수 있다.
<산화물 반도체를 사용한 트랜지스터에서의 단-채널 효과>
다음으로, 산화물 반도체를 사용한 트랜지스터에서의 단-채널 효과가 도 14 및 도 15를 참조하여 설명될 것이다. 다음 설명은 용이한 이해를 위한 이상적 상황의 가정에 기초하며 반드시 실제 상황을 반영하는 것이 아니라는 것을 주의하자. 또한 다음 설명은 단지 고려사항임을 주의하자.
상기 단-채널 효과는 트랜지스터의 미세화(채널 길이(L)에서의 감소)로 명백해지는 전기적 특성들의 열화를 나타낸다. 상기 단-채널 효과는 소스상의 드레인의 효과로부터 기인한다. 상기 단-채널 효과의 특정 예들은 임계 전압에서의 감소, 임계값 아래의 스윙(S 값)에서의 증가, 리크 전류에서의 증가 등이다.
여기에서, 단-채널 효과를 억제할 수 있는 구조가 디바이스 시뮬레이션에 의해 검사된다. 구체적으로, 각각 상이한 캐리어 농도 및 상이한 산화물 반도체층의 두께를 가진 4 종류들의 모델들이 준비되며, 채널 길이(L) 및 임계 전압(Vth) 간의 관계가 확인된다. 상기 모델들로서, 보텀-게이트 트랜지스터들이 이용되며, 각각에서 산화물 반도체는 1.7×10-8/㎤ 또는 1.0×1015/㎤의 캐리어 농도 및 1㎛ 또는 30 nm의 두께를 가진 산화물 반도체층을 가진다. In-Ga-Zn-O계 산화물 반도체는 상기 산화물 반도체층을 위해 사용되며, 100nm의 두께를 가진 산화질화 실리콘막이 게이트 절연층으로서 사용된다. 상기 산화물 반도체에서, 상기 밴드갭은 3.15 eV이며, 전자 친화도는 4.3 eV이고, 상대적 유전율(permittivity)은 15이며, 전자 이동도는 10 ㎠/Vs임이 가정된다. 상기 산화질화 실리콘 막의 상대적 유전율은 4.0인 것으로 가정된다. 실바코 인크(Silvaco Inc.)에 의해 제조된 디바이스 시뮬레이션 소프트웨어 "아틀라스(ATLAS)"를 사용하여 계산이 수행된다.
탑-게이트 트랜지스터 및 보텀-게이트 트랜지스터 간의 계산 결과들에 큰 차이가 없음을 주의하자.
도 14 및 도 15는 계산 결과들을 도시한다. 도 14는 상기 캐리어 농도가 1.7×10-8 /㎤인 경우를 도시하며, 도 15는 상기 캐리어 농도가 1.0×1015 /㎤인 경우를 도시한다. 도 14 및 도 15는 각각 채널 길이(L)가 10㎛인 트랜지스터가 기준으로서 사용되고 채널 길이들(L)이 10㎛에서 1㎛로 변화할 때 임계 전압(Vth)에서 변화량(△Vth)을 도시한다. 도 14에 도시된 바와 같이, 상기 산화물 반도체에서 캐리어 농도는 1.7×10-8 /㎤이며 상기 산화물 반도체층의 두께가 1㎛인 경우에, 임계 전압에서의 변화량(△Vth)은 -3.6V이다. 게다가, 도 14에 도시된 바와 같이, 상기 산화물 반도체에서의 캐리어 농도가 1.7×10-8 /㎤이고, 상기 산화물 반도체층의 두께가 30 nm인 경우에, 임계 전압에서의 변화량(△Vth)은 -0.2V이다. 또한, 도 15에 도시된 바와 같이, 상기 산화물 반도체에서의 캐리어 농도가 1.0×1015 /㎤이고 상기 산화물 반도체층의 두께가 1㎛인 경우에, 임계 전압에서의 변화량(△Vth)은 -3.6V이다. 게다가, 도 15에 도시된 바와 같이, 상기 산화물 반도체에서의 캐리어 농도가 1.0×1015 /㎤이고 상기 산화물 반도체층의 두께가 30nm인 경우에, 임계 전압에서의 변화량(△Vth)은 -0.2V이다. 상기 결과들은 단-채널 효과가 산화물 반도체층의 두께에서의 감소에 의해 산화물 반도체를 사용한 트랜지스터에서 억제될 수 있다는 것을 보여준다. 예를 들면, 심지어 산화물 반도체층이 충분히 높은 캐리어 농도를 가질 때조차, 상기 채널 길이(L)가 대략 1㎛인 경우에, 단-채널 효과는 상기 산화물 반도체층의 두께가 대략 30 nm로 설정될 때 충분히 억제될 수 있다는 것이 이해될 수 있다.
<캐리어 농도>
여기에 개시된 본 발명에 따른 기술적 사상은 상기 캐리어 농도를 충분히 감소시킴으로써 산화물 반도체층을 진성(i-형) 산화물 반도체층에 가능한 가깝게 만드는 것이다. 상기 캐리어 농도 및 실제로 측정된 캐리어 농도를 계산하기 위한 방법은 도 16 및 도 17을 참조하여 설명될 것이다.
먼저, 상기 캐리어 농도를 계산하기 위한 방법이 간단하게 설명된다. 상기 캐리어 농도는 MOS 용량 소자가 제작되고 상기 MOS 용량 소자의 C-V 측정의 결과들(C-V 특성들)이 평가되는 방식으로 계산될 수 있다.
보다 구체적으로는, 캐리어 농도(Nd)는 다음 방식으로 계산될 수 있다: C-V 특성들은 MOS 용량 소자의 게이트 전압(VG) 및 용량(C) 간의 관계를 표시함으로써 획득되고; 상기 게이트 전압(VG) 및 (1/C)2 간의 관계의 그래프가 상기 C-V 특성들로부터 획득되고; 상기 그래프의 약 반전 영역에서의 (1/C)2의 미분 값이 발견되며; 상기 미분 값은 수학식 1에 대입된다. 수학식 1에서, e,ε0, 및 ε는 각각 전기소량, 진공 유전율, 및 산화물 반도체의 상대적 유전율을 나타낸다는 것을 주의하자.
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다음으로, 상기 방법으로 실제로 측정된 캐리어 농도가 설명된다. 상기 측정을 위해 사용된 샘플(MOS 용량 소자)은 다음과 같이 형성된다: 티타늄 막은 유리 기판 위에 300 nm의 두께로 형성되고; 질화 티타늄 막은 상기 티타늄 막 위에 100 nm의 두께로 형성되고; In-Ga-Zn-O계 산화물 반도체를 사용한 산화물 반도체층은 상기 질화 티타늄 막 위에 2㎛의 두께로 형성되고; 산화 질화 실리콘 막은 상기 산화물 반도체층 위에 300 nm의 두께로 형성되며, 은 막은 상기 산화 질화 실리콘 막 위에 300 nm의 두께로 형성된다. 상기 산화물 반도체층은 스퍼터링 방법으로 In, Ga, 및 Zn(In:Ga:Zn = 1:1:0.5 [원자%])을 포함한 금속 산화물 타겟을 사용하여 형성된다는 것을 주의하자. 또한, 상기 산화물 반도체층이 형성되는 분위기는 아르곤 및 산소의 혼합 분위기(Ar:O2 = 30(sccm):15(sccm)의 유량비를 갖는)이다.
도 16 및 도 17은 각각 C-V 특성들 및 VG 및 (1/C)2 간의 관계를 도시한다. 도 17의 그래프의 약 반전 영역에서의 (1/C)2의 미분 값으로부터 식 1을 사용하여 계산된 캐리어 농도는 6.0×1010/㎤이다.
이러한 방식으로, i-형 또는 실질적으로 i-형 산화물 반도체(예로서, 1×1012/㎤ 미만, 바람직하게는 1×1011/㎤ 이하의 캐리어 농도를 가진)를 사용함으로써, 우수한 오프-상태 전류 특성들을 가진 트랜지스터가 획득될 수 있다.
이 실시예에 따른 불휘발성 래치 회로 및 데이터 보유부의 스위칭 소자로서 작용하는 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용하는 트랜지스터의 사용으로, 넓은 동작 온도 범위를 갖고 고온에서조차 안정적으로 동작하며, 데이터를 저장하는 논리 상태가 전력이 턴 오프된 후에도 삭제되지 않는 불휘발성 래치 회로, 또는 리프레쉬 기간이 충분히 긴 데이터 보유부를 갖춘 래치 회로가 실현될 수 있다. 데이터 기록은 상기 트랜지스터의 스위칭에 의해 수행되기 때문에, 기록들의 수는 실질적으로 제한되지 않는다. 또한, 기록 전압은 상기 트랜지스터의 임계 전압과 거의 동일하며, 따라서 상기 트랜지스터는 저전압으로 동작할 수 있다. 예를 들면, 상기 동작 전압은 1V 이하로 설정될 수 있다. 또한, 상기 데이터 저장부의 용량 소자에 축적된 전하는 임의의 변경 없이 보유될 수 있으며, 변화의 영향은 작고 데이터는 쉽게 판독될 수 있다.
다양한 논리 회로들이 상기 불휘발성 래치 회로를 사용함으로써 제공될 수 있다. 예를 들면, 전력 소비는 사용되지 않는 블록의 전력을 턴 오프함으로써 감소될 수 있다. 게다가, 논리 상태는 상기 전력이 턴 오프될 때에도 저장되기 때문에, 시스템은 고속 및 저 전력으로 상기 전력이 턴 온 될 때 시작될 수 있거나 또는 상기 전력이 턴 오프될 때 종료될 수 있다.
이 실시예에 설명된 구조들, 방법들 등은 상기 다른 실시예들에 설명된 구조들, 방법들 등의 임의의 것과 적절하게 결합될 수 있다.
[실시예 2]
이 실시예에서, 도 1a 및 도 1b에서의 예와 상이한, 여기에 개시된 본 발명의 일 실시예인 상기 불휘발성 래치 회로의 구성의 또 다른 예가 도 18a 및 도 18b를 참조하여 설명될 것이다. 도 18a는 상기 래치부(411) 및 상기 래치부의 데이터를 보유하기 위한 데이터 보유부(401)를 포함한 불휘발성 래치 회로(400)의 구성을 도시한다. 도 18b는 상기 데이터 보유부(401)의 구성을 도시한다.
도 18a 및 도 18b는 상기 데이터 보유부(401)의 구성이 도 1a 및 도 1b의 것과 상이한 일 예를 도시한다. 구체적으로, 상기 데이터 보유부(401)의 용량 소자(도 1a 및 도 1b에서의 용량(404))는 이 예에서는 제공되지 않는다. 다른 구성들이 도 1a 및 도 1b의 것과 동일하며, 그러므로 그 설명은 생략된다. 트랜지스터(402)의 구조는 실시예 1에서의 것과 유사하다.
상기 데이터 보유부(401)에서, 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용한 상기 트랜지스터(402)가 스위칭 소자로서 사용된다. 게다가, 상기 데이터 보유부(401)는 상기 트랜지스터(402)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속되는 인버터(403)를 포함한다.
상기 트랜지스터(402)의 상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 출력 신호를 공급받는 배선(415)에 전기적으로 접속된다. 또한, 상기 인버터(403)의 출력은 입력 신호를 공급받는 배선(414)에 전기적으로 접속된다. 상기 인버터(403)는 상기 트랜지스터(420) 및 상기 트랜지스터(421)를 포함한다. 상기 트랜지스터(420)의 소스 전극은 고-레벨 전원 전압(VDD)에 전기적으로 접속된다. 상기 트랜지스터(421)의 소스 전극은 저-레벨 전원 전압(VSS)에 전기적으로 접속된다.
이 실시예에서의 구성은 노드 S에 접속된 용량 소자를 포함하지 않는다. 이러한 경우에, 전하는 상기 인버터(403)에 포함된 상기 트랜지스터들의 게이트 용량 소자들에 축적된다. 여기에서, 상기 인버터(403)에 포함된 상기 트랜지스터(421)의 게이트 용량 소자는 바람직하게는 상기 인버터(403)에 포함된 상기 트랜지스터(420)의 게이트 용량 소자보다 크게 만들어질 수 있다. 게이트 용량 소자의 크기는 트랜지스터의 채널 길이(L), 채널 폭(W), 게이트 절연막의 막 두께, 유전율 등에 따라 제어될 수 있다. 이러한 방식으로, 상기 트랜지스터(420) 및 상기 트랜지스터(421)의 게이트 용량 소자들 가운데 VSS 및 상기 노드 S 사이에 형성된 용량 소자들의 레이트는 증가된다. 따라서, 상기 트랜지스터(420) 및 상기 트랜지스터(421)의 게이트 전극들의 전위들은 VDD의 변화에 거의 영향을 받지 않으며, 이것은 바람직하다.
상기 인버터(403)의 구성은 도 18b에 도시된 것에 제한되지 않으며, 예를 들면 도 2a에 도시된 바와 같이 n-채널형 트랜지스터를 포함할 수 있다. 대안적으로, 출력은 버퍼를 갖출 수 있다. 또한 대안적으로, 감지 증폭기 회로가 상기 인버터(403) 대신에 사용될 수 있다. 예를 들면, 도 2b에 도시된 바와 같이 차동 증폭기형 감지 증폭기 회로가 사용될 수 있다. 어느 경우에나, 입력 단자는 플로팅 상태(고 임피던스 상태)에 있는 것이 중요하다. 또한, 도 2a의 회로에서, 전하는 상기 트랜지스터(421)의 게이트 용량 소자에 입력되고 그것에 축적되며, 도 2b의 회로에서, 전하는 상기 트랜지스터(421)의 게이트 용량 소자에 입력되고 그것에 축적된다. 도 2a 및 도 2b에서의 회로의 게이트 용량 소자들은 주로 VSS 및 상기 노드 S 사이에서 형성되기 때문에, 상기 입력 단자의 전위는 VDD의 변화에 거의 영향을 받지 않으며, 이것은 바람직하다.
산화물 반도체를 사용한 상기 트랜지스터(402)는 상기 데이터 보유부(401)에서의 상기 인버터(403)의 게이트 용량 소자로 상기 래치부(411)에 보유된 데이터를 기록하는 기능을 갖는다. 또한, 상기 트랜지스터(402)는 상기 데이터 보유부(401)에서의 상기 인버터(403)의 게이트 용량 소자에 기록된 데이터를 보유하는 기능을 갖는다.
상기 데이터 보유부(401)로의 상기 래치부(411)에 보유된 상기 데이터의 기록 동작, 및 상기 데이터의 보유, 판독, 및 재기록 동작들이 설명된다. 먼저, 상기 트랜지스터(402)는 상기 트랜지스터(402)가 턴 온되는 전위를 상기 트랜지스터(402)의 게이트 전극에 공급함으로써 턴 온된다. 따라서, 상기 래치부에 보유된 상기 데이터, 즉 출력 신호를 공급받는 배선(415)의 전위는 상기 인버터(403)의 입력 단자에 인가된다. 그 결과, 상기 배선(415)의 전위에 따른 전하는 상기 인버터(403)의 게이터 용량 소자에 축적된다(이 동작은 기록에 대응한다). 그 후, 상기 트랜지스터(402)는 상기 트랜지스터(402)의 게이트 전극의 전위가 상기 트랜지스터(402)가 턴 오프되는 전위로 설정되는 방식으로 턴 오프된다. 따라서, 상기 인버터(403)의 게이트 용량 소자에 축적된 전하가 보유된다(유지). 상기 데이터는 상기 인버터(403)의 입력 단자의 전위를 판독함으로써 판독될 수 있다(이 동작은 판독에 대응한다). 상기 데이터의 재기록은 상기 데이터의 상기 기록 및 보유의 것과 유사한 방식으로 수행될 수 있다.
이 실시예에 따른 불휘발성 래치 회로, 및 데이터 보유부의 스위칭 소자로서 작용하는 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용한 트랜지스터의 사용으로, 넓은 동작 온도 범위를 갖고 고온에서도 안정적으로 동작하며 데이터를 저장하는 논리 상태가 전력이 턴 오프된 후에도 삭제되지 않는 불휘발성 래치 회로, 또는 리프레쉬 기간이 충분히 긴 데이터 보유부를 갖춘 래치 회로가 실현될 수 있다. 데이터 기록은 상기 트랜지스터의 스위칭에 의해 수행되기 때문에, 기록들의 수는 실질적으로 제한되지 않는다. 또한, 상기 기록 전압은 상기 트랜지스터의 임계 전압과 거의 동일하며; 따라서, 상기 트랜지스터는 저 전압으로 동작할 수 있다. 예를 들면, 상기 동작 전압은 1 V 이하로 설정될 수 있다. 또한, 상기 데이터 저장부의 용량 소자에 축적된 전하는 임의의 변경 없이 보유될 수 있으며, 변화의 영향이 작고 데이터는 쉽게 판독될 수 있다.
다양한 논리 회로들이 상기 불휘발성 래치 회로를 사용함으로써 제공될 수 있다. 예를 들면, 전력 소비는 사용되지 않는 블록의 전력을 턴 오프함으로써 감소될 수 있다. 또한, 논리 상태는 전력이 턴 오프될 때에도 저장되기 때문에, 시스템은, 고속 및 저전력으로, 상기 전력이 턴 온될 때 시작될 수 있거나 또는 상기 전력이 턴 오프될 때 종료될 수 있다.
이 실시예 모드는 상기 다른 실시예들 중 임의의 것과 자유롭게 결합될 수 있다.
[실시예 3]
이 실시예에서, 여기에 개시된 본 발명의 일 실시예인 불휘발성 래치 회로의 구성 및 동작의 일 예가 도 19a와 도 19b 및 도 1a와 도 1b를 참조하여 설명될 것이다.
도 19a는 래치부(411) 및 상기 래치부의 데이터를 보유하기 위한 데이터 보유부(401)를 포함한 상기 불휘발성 래치 회로(400)의 구성을 도시한다. 도 19b는 상기 불휘발성 래치 회로(400)의 타이밍 차트의 일 예를 도시한다.
도 19a는 도 1a에서의 상기 래치부(411)의 구성이 구체적으로 도시되는 일 예이다. 도 19a는 도 1a에서의 상기 래치부(411)의 구성의 일 예이며, 여기서 인버터는 제 1 소자 및 제 2 소자의 각각에 대해 사용된다. 상기 트랜지스터(402)의 구조는 실시예 1의 것과 유사하다.
상기 래치부(411)는 인버터(412) 및 인버터(413)를 포함한다. 상기 래치부(411)는 상기 인버터(412)의 출력이 상기 인버터(413)의 입력에 전기적으로 접속되고, 상기 인버터(413)의 출력이 상기 인버터(412)의 입력에 전기적으로 접속되는 루프 구조를 갖는다. 또한, 상기 래치부(411)는 스위치(431) 및 스위치(432)를 포함하며, 상기 인버터(413)의 출력은 상기 스위치(432)를 통해 상기 인버터(412)의 입력에 전기적으로 접속된다.
상기 인버터(412)의 입력은 상기 스위치(431)를 통해 상기 래치 회로의 입력 신호를 공급받는 배선(414)에 전기적으로 접속된다. 상기 인버터(412)의 출력은 상기 래치 회로의 출력 신호를 공급받는 배선(415)에 전기적으로 접속된다.
상기 데이터 보유부(401)에서, 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용한 상기 트랜지스터(402)가 스위칭 소자로서 사용된다. 또한, 상기 데이터 보유부(401)는 각각 상기 트랜지스터(402)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속되는 용량 소자(404) 및 인버터(403)를 포함한다.
상기 트랜지스터(402)의 상기 소스 전극 및 상기 드레인 전극 중 하나는 출력 신호를 공급받는 상기 배선(415)에 전기적으로 접속된다. 또한, 상기 인버터(403)의 출력은 스위치(405)를 통해 입력 신호를 공급받는 상기 배선(414)에 전기적으로 접속된다.
산화물 반도체를 사용한 상기 트랜지스터(402)는 상기 래치부(411)에 보유된 데이터를 상기 데이터 보유부(401)에서의 용량 소자(404) 및 상기 인버터(403)의 게이트 용량 소자에 기록하는 기능을 갖는다. 또한, 상기 트랜지스터(402)는 상기 데이터 보유부(401)에서의 상기 용량 소자(404) 및 상기 인버터(403)의 게이트 용량 소자에 기록된 데이터를 보유하는 기능을 갖는다.
상기 배선(414)은 이전 단계의 회로로부터 입력 신호(IN)의 전위를 공급받는다. 후속 단계의 회로는 출력 신호(OUT)로서 상기 배선(415)의 전위를 공급받는다. 상기 스위치(431)는 클록 신호(φ1)의 전위를 공급받는다. 상기 클록 신호(φ1)가 고-레벨 전위를 공급받을 때, 상기 스위치(431)는 턴 온된다. 상기 스위치(432)는 클록 신호(φ2)의 전위를 공급받는다. 상기 클록 신호(φ2)가 고-레벨 전위를 공급받을 때, 상기 스위치(432)는 턴 온된다. 상기 트랜지스터(402)의 게이트는 제어 신호(ST)의 전위를 공급받는다. 상기 제어 신호(ST)가 고-레벨 전위를 공급받을 때, 상기 제어 신호(ST)는 상기 트랜지스터(402)가 턴 온되는 전위를 갖는다. 상기 스위치(405)는 제어 신호(LD)의 전위를 공급받는다. 상기 제어 신호(LD)가 고-레벨 전위를 공급받을 대, 상기 제어 신호(LD)는 상기 스위치(405)가 턴 온되는 전위를 갖는다. 통상적인 동작 기간에서, 상기 클록 신호(φ2)는 상기 클록 신호(φ1)의 반전 신호를 갖는다. 여기에서, 상기 제어 신호들 및 클록 신호들의 전위들이 고 레벨들에 있을 때 상기 트랜지스터들 및 상기 스위치들이 턴 온되는 일 예가 도시된다.
상기 데이터 보유부(401)의 인버터(403) 및 상기 래치부(411)의 인버터(412)와 인버터(413)의 각각은 고-레벨 전원 전압(VDD) 및 저-레벨 전원 전압(VSS)을 공급받는다.
다음으로, 도 19b는 상기 불휘발성 래치 회로(400)가 동작 상태에 있는 기간(동작 기간)에서 및 상기 불휘발성 래치 회로(400)가 정지 상태에 있는 기간(비-작동 기간)에서 입력 신호(IN), 출력 신호(OUT), 제어 신호(ST), 제어 신호(LD), 클록 신호(φ1), 및 클록 신호(φ2)의 전위들의 타이밍 차트의 일 예를 도시한다. 또한, 도 19b는 데이터 보유부(401)의 노드 S 및 전원 전압(VDD)의 전위들을 도시한다. 상기 노드 S는 상기 용량 소자(404)의 전극들 중 하나의 전위 및 상기 인버터(403)의 입력 단자의 전위를 나타낸다. 상기 용량 소자(404)의 다른 전극은 고정 전위, 예를 들면, 접지 전위를 공급받는다는 것을 주의하자.
도 19b에서, 기간(a), 기간(b), 기간(d), 및 기간(e)은 각각 동작 기간이며, 기간(c)은 비-동작 기간이다. 상기 기간(a) 및 상기 기간(e)은 각각 통상적인 동작 기간이며, 상기 클록 신호(φ1) 및 상기 클록 신호(φ2)는 각각 고-레벨 전위 또는 저-레벨 전위를 번갈아 공급받는다. 상기 기간(b)은 상기 비-동작 기간 이전의 준비 기간이다. 상기 기간(b)은 또한 하락 기간으로서 불리운다. 상기 기간(d)은 상기 전원 전압(VDD)이 통상의 동작 기간이 시작할 때까지 턴 온된 후의 준비 기간이다. 상기 기간(d)는 또한 상승 기간으로서 불리운다.
통상의 동작 기간(기간(a))에서 상기 클록 신호(φ1)가 고-레벨 전위를 공급받고 상기 클록 신호(φ2)가 저-레벨 전위를 공급받을 때, 상기 스위치(432)는 턴 오프되고 인버터 루프는 절단되며, 상기 스위치(431)는 턴 온되고; 그러므로, 입력 신호의 전위는 상기 인버터(412)에 입력된다. 상기 입력 신호의 전위는 상기 인버터(412)에 의해 반전되고 출력 신호(OUT)로서 후속 단계의 회로에 공급된다. 상기 클록 신호(φ1)가 고-레벨 전위를 공급받을 때 상기 입력 신호의 전위가 고 레벨이라면, 저-레벨 전위를 가진 출력 신호가 획득될 수 있다. 상기 클록 신호(φ1)가 고-레벨 전위를 공급받을 때 상기 입력 신호의 전위가 저 레벨이라면, 고-레벨 전위를 가진 출력 신호가 획득될 수 있다. 상기 클록 신호(φ1)가 저-레벨 전위를 공급받고 상기 클록 신호(φ2)가 고-레벨 전위를 공급받을 때, 상기 스위치(431)는 턴 오프되고 상기 스위치(432)는 턴 온되고 인버터 루프가 형성되며, 그러므로, 상기 출력 신호(OUT)의 전위가 보유된다(데이터는 래치된다). 통상의 동작 기간에서, 상기 제어 신호(ST)는 상기 트랜지스터(402)가 턴 온되는 전위를 공급받지 않는다. 상기 노드 S는 보유되는 전위를 갖는다. 여기에서, 상기 노드 S의 전위는 한정되지 않은 값으로 설정된다.
다음으로, 상기 제어 신호(ST)가 상기 트랜지스터(402)가 비-동작 기간 이전의 준비 기간(기간(b))에서 턴 온되는 전위를 공급받을 때, 상기 트랜지스터(402)는 턴 온되고 상기 노드 S는 상기 출력 신호의 전위를 공급받는다(이 동작은 기록에 대응한다). 상기 출력 신호의 전위가 고 레벨일 때, 상기 노드 S의 전위는 고 레벨이다. 그 후, 상기 트랜지스터(402)는 상기 트랜지스터(402)가 턴 오프되는 전위를 상기 제어 신호(ST)에 공급함으로써 턴 오프되고; 그러므로, 상기 노드 S의 전위는 플로팅 상태가 된다. 그 결과, 상기 노드 S에 기록된 전위는 임의의 변경 없이 보유된다(유지). 상기 클록 신호(φ2) 및 상기 클록 신호(φ1)는 상기 기간(a)의 종료시 전위를 가지는 것이 충분하다는 것을 주의하자. 대안적으로, 상기 기간(a)의 종료시 데이터는 상기 클록 신호(φ2)의 전위를 고 레벨로, 상기 클록 신호(φ1)의 전위를 저 레벨로 고정시킴으로써 래치될 수 있다. 상기 제어 신호(ST)는 상기 기간(b)이 시작된 후 상기 트랜지스터(402)가 턴 온되는 전위 또는 상기 기간(b)의 시작과 동시에 상기 트랜지스터(402)가 턴 온되는 전위를 공급받을 수 있다.
다음으로, 비-동작 기간(기간(c))에서, 전원의 공급은 정지되고 상기 전원 전압(VDD)의 전위는 저하된다. 상기 클록 신호(φ1), 상기 클록 신호(φ2), 상기 입력 신호(IN), 및 상기 출력 신호(OUT)의 전위들은 VDD 및 VSS 사이의 임의의 값을 취할 수 있다. 이 시간 동안, 제어 신호(ST) 및 제어 신호(LD)의 전위들은 각각 저 레벨로 보유된다. 예를 들면, 전위들은 각각 접지 전위로 보유된다. 상기 비-동작 기간(기간(c))에서, 상기 노드 S의 전위는 플로팅 상태에 있으며; 그러므로, 상기 노드 S에 축적된 전하는 임의의 변경 없이 보유된다(유지). 상기 전원 전압(VDD)이 저하될 때, 상기 노드 S의 전위는 몇몇 경우들에서 상기 전원 전위와의 용량 결합의 영향으로 인해 변한다는 것을 주의하자. 상기 전원 전압(VDD)이 다시 공급될 때, 상기 노드 S의 전위는 상기 노드 S에 축적된 전하가 보유되기 때문에 원래 전위로 회복된다는 것은 말할 필요도 없다.
다음으로, 상기 전원 전압(VDD)이 통상의 동작 기간이 시작할 때까지 턴 온된 후의 준비 기간(기간(d))에서, 제어 신호(LD)가 스위치(405)가 각각 저 레벨로 고정된 상기 클록 신호(φ2) 및 상기 클록 신호(φ1)의 전위들을 갖고 턴 온되는 전위를 공급받을 때, 상기 스위치(405)는 턴 온되며, 상기 인버터(403)에 의해 반전되는 상기 노드 S에 보유된 전위는 래치부(411)에 인가된다. 그 후, 상기 제어 신호(LD)가 상기 스위치(405)가 턴 온되는 전위를 공급받은 후, 상기 클록 신호(φ2) 및 상기 클록 신호(φ1)는 각각 상기 기간(a)의 종료시 상기 전위를 공급받는다. 따라서, 상기 기간(d)의 논리 상태는 비-동작 기간 이전의 논리 상태로 회복될 수 있다. 상기 제어 신호(LD)의 전위는 상기 기간(d)의 종료 이전에 저 레벨로 설정될 수 있거나 또는 상기 스위치(405)가 턴 온되는 전위는 상기 기간(d)의 종료까지 보유될 수 있다.
다음으로, 통상의 동작 기간(기간(e))에서, 상기 클록 신호(φ1) 및 상기 클록 신호(φ2)는 통상의 동작 상태가 되도록 고-레벨 전위 또는 저-베레 전위를 번갈아 공급받는다. 통상의 동작 기간(기간(e))의 시작 후, 상기 클록 신호(φ1) 및 상기 클록 신호(φ2)의 동작들은 이전의 통상의 동작 기간(기간(a))의 종료와 동일한 전위들로부터 시작될 수 있거나 또는 상기 기간(a))의 종료시 상기 전위의 후속 상태로부터 시작될 수 있다.
상기 노드 S의 전위는 다음으로 상기 제어 신호(ST)가 상기 트랜지스터(402)가 턴 온되는 전위를 공급받는 타이밍에 재기록될 수 있다. 그러므로, 상기 노드 S의 전위는 다음으로 상기 제어 신호(ST)가 상기 트랜지스터(402)가 턴 온되는 전위를 공급받는 타이밍까지 어떤 변화도 없이 보유된다.
기간(d)에서, 용량 소자(404)의 다른 전극의 전위(Vc)는 VDD 및 VSS 사이의 값일 수 있다는 것을 주의하자. 따라서, 상기 노드 S는 상기 전위(Vc)가 부가되는 전위를 공급받으며, 그러므로 판독 동작이 보다 안정되게 수행될 수 있다.
이 실시예에 따른 상기 불휘발성 래치 회로, 및 데이터 보유부의 스위칭 소자로서 작용하는 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용한 트랜지스터의 사용으로, 넓은 동작 온도 범위를 갖고 고온에서조차 안정되게 동작하며, 데이터를 저장하는 논리 상태가 전력이 턴 오프된 후에도 삭제되지 않는 불휘발성 래치 회로, 또는 리프레쉬 기간이 충분히 긴 데이터 보유부를 갖춘 래치 회로가 실현될 수 있다. 데이터 기록이 상기 트랜지스터의 스위칭에 의해 수행되기 때문에, 기록들의 수는 실질적으로 제한되지 않는다. 또한, 상기 기록 전압은 상기 트랜지스터의 임계 전압과 거의 동일하며, 따라서, 상기 트랜지스터는 저 전압으로 동작할 수 있다. 예를 들면, 상기 동작 전압은 1V 이하로 설정될 수 있다. 또한, 상기 데이터 저장부의 용량 소자에 축적된 전하는 임의의 변경 없이 보유될 수 있으며, 변화의 영향은 작고 데이터는 쉽게 판독될 수 있다.
다양한 논리 회로들이 상기 불휘발성 래치 회로를 사용함으로써 제공될 수 있다. 예를 들면, 전력 소비는 사용되지 않는 블록의 전력을 턴 오프함으로써 감소될 수 있다. 또한, 논리 상태가 전력이 턴 오프될 때에도 저장되기 때문에, 시스템은, 고속 및 저 전력으로, 전력이 턴 온될 때 시작되거나 또는 전력이 턴 오프될 때 종료될 수 있다.
이 실시예 모드는 상기 다른 실시예들 중 임의의 것과 자유롭게 결합될 수 있다.
[실시예 4]
이 실시예에서, 도 19a 및 도 19b에서의 예와 상이한, 여기에 개시된 본 발명의 일 실시예인 불휘발성 래치 회로의 구성 및 동작의 또 다른 예가 도 20a와 도 20b 및 도 18a와 도 18b를 참조하여 설명될 것이다. 도 20a는 래치부(411) 및 상기 래치부의 데이터를 보유하기 위한 데이터 보유부(401)를 포함한 상기 불휘발성 래치 회로(400)의 구성을 도시한다. 도 20b는 상기 불휘발성 래치 회로(400)의 타이밍 차트의 일 예를 도시한다.
도 20a 및 도 20b는 상기 데이터 보유부(401)의 구성이 도 19a 및 도 19b에서의 것과 상이한 일 예를 도시한다. 구체적으로, 상기 데이터 보유부(401)의 용량 소자(도 19a 및 도 19b에서의 용량 소자(404))는 이 예에서 제공되지 않는다. 다른 구성들은 도 19a 및 도 19b의 것과 동일하며; 그러므로, 그 설명은 생략된다.
도 20a는 도 18a에서의 래치부(411)의 구성이 구체적으로 도시되는 일 예이다. 도 20a는 인버터가 제 1 소자 및 제 2 소자의 각각을 위해 사용되는, 도 18a에서의 상기 래치부(411)의 구성의 일 예이다. 상기 데이터 보유부(401)의 구성은 도 18a 및 도 18b를 참조하여 설명된다. 상기 트랜지스터(402)의 구조는 실시예 1에서의 것과 유사한다.
상기 데이터 보유부(401)에서, 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용한 트랜지스터(402)가 스위칭 소자로서 사용된다. 또한, 상기 데이터 보유부(401)는 상기 트랜지스터(402)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속되는 상기 인버터(403)를 포함한다.
상기 트랜지스터(402)의 상기 소스 전극 및 상기 드레인 전극 중 하나는 출력 신호를 공급받는 배선(415)에 전기적으로 접속된다. 또한, 상기 인버터(403)의 출력은 스위치(405)를 통해 입력 신호를 공급받는 배선(414)에 전기적으로 접속된다. 상기 인버터(403)의 구성은 도 18b에 도시된 것과 같으며, 상기 인버터(403)는 트랜지스터(420) 및 트랜지스터(421)를 포함한다. 상기 트랜지스터(420)의 상기 소스 전극은 고-레벨 전원 전압(VDD)에 전기적으로 접속된다. 상기 트랜지스터(421)의 소스 전극은 저-레벨 전원 전압(VSS)에 전기적으로 접속된다.
이 실시예에서 구성은 상기 노드 S에 접속된 용량 소자를 포함하지 않는다. 이 경우에, 전하는 상기 인버터(403)에 포함된 상기 트랜지스터들의 게이트 용량 소자들에 축적된다. 여기에서, 상기 인버터(403)에 포함된 상기 트랜지스터(421)의 게이트 용량 소자는 바람직하게는 상기 인버터(403)에 포함된 상기 트랜지스터(420)의 게이트 용량 소자보다 더 커질 수 있다. 게이트 용량 소자의 크기는 트랜지스터의 채널 길이(L), 채널 폭(W), 게이트 절연막의 막 두께, 유전율 등에 따라 제어될 수 있다. 이러한 방식으로, 상기 인버터(403)의 입력 용량 소자의 용량 소자 성분들은 주로 VSS 및 상기 노드 S 사이에 형성된다. 따라서, 상기 입력 단자의 전위는 VDD의 변화에 거의 영향을 받지 않으며, 이것은 바람직하다.
상기 인버터(403)의 구성은 도 18b에 도시된 것에 제한되지 않으며, 예를 들면 도 2a에 도시된 것처럼 n-채널형 트랜지스터를 포함할 수 있다. 대안적으로, 출력은 버퍼를 갖출 수 있다. 또한 대안적으로, 감지 증폭기 회로는 상기 인버터(403) 대신에 사용될 수 있다. 예를 들면, 도 2b에 도시된 바와 같이 차동 증폭기형 감지 증폭기 회로가 사용될 수 있다. 어느 경우에나, 상기 입력 단자는 플로팅 상태(고 임피던스 상태)에 있는 것이 중요하다. 또한, 도 2a에서의 회로의 입력의 전하는 상기 트랜지스터(421)의 게이트 용량 소자에 축적되며, 도 2b에서의 회로의 입력의 전하는 상기 트랜지스터(421)의 게이트 용량 소자에 축적된다. 도 2a 및 도 2b에서의 회로에서 게이트 용량 소자들은 주로 VSS 및 상기 노드 S 사이에 형성되기 때문에, 상기 입력 단자의 전위는 VDD의 변화에 거의 영향을 받지 않으며, 이것은 바람직하다.
산화물 반도체를 사용한 상기 트랜지스터(402)는 상기 래치부(411)에 보유된 데이터를 상기 인버터(403)의 게이트 용량 소자에 기록하는 기능을 갖는다. 또한, 상기 트랜지스터(402)는 상기 인버터(403)의 게이트 용량 소자에 기록된 데이터를 보유하는 기능을 갖는다.
도 20b는 상기 불비휘발성 래치 회로(400)의 타이밍 차트의 일 예를 도시한다. 도 20b에서의 타이밍 차트는 도 19b에서의 타이밍 차트와 거의 유사하며; 그러므로, 그 설명은 생략된다.
이 실시예에 따른 불휘발성 래치 회로, 및 데이터 보유부의 스위칭 소자로서 작용하는 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용한 트랜지스터의 사용으로, 넓은 동작 온도 범위를 갖고 고온에서조차 안정적으로 동작하며 데이터를 저장하는 논리 상태가 전력이 턴 오프된 후조차 삭제되지 않는 불휘발성 래치 회로, 또는 리프레쉬 기간이 충분히 긴 데이터 보유부를 갖춘 래치 회로가 실현될 수 있다. 데이터 기록은 상기 트랜지스터의 스위칭에 의해 수행되기 때문에, 기록들의 수는 실질적으로 제한되지 않는다. 또한, 상기 기록 전압은 상기 트랜지스터의 임계 전압과 거의 동일하며, 따라서 상기 트랜지스터는 저 전압으로 동작할 수 있다. 예를 들면, 상기 동작 전압은 1 V 이하로 설정될 수 있다. 또한, 상기 데이터 저장부의 용량 소자에 축적된 전하는 임의의 변경 없이 보유될 수 있으며, 변화의 영향이 작고 데이터는 쉽게 판독될 수 있다.
다양한 논리 회로들이 상기 불휘발성 래치 회로를 사용함으로써 제공될 수 있다. 예를 들면, 전력 소비는 사용되지 않는 블록의 전력을 턴 오프함으로써 감소될 수 있다. 또한, 논리 상태는 전력이 턴 오프될 때조차 저장되기 때문에, 시스템은, 고속 및 저전력으로, 상기 전력이 턴 온될 때 시작될 수 있거나 또는 상기 전력이 턴 오프될 때 종료될 수 있다.
이 실시예 모드는 상기 다른 실시예들 중 임의의 것과 자유롭게 결합될 수 있다.
[실시예 5]
이 실시예에서, 도 19a 및 도 19b에서의 예와 상이한, 여기에 개시된 본 발명의 일 실시예인 불휘발성 래치 회로의 구성 및 동작의 또 다른 예가 도 21a 및 도 21b를 참조하여 설명될 것이다. 도 21a는 불휘발성 래치 회로(400)의 구성을 도시한다. 상기 불휘발성 래치 회로(400)의 구성은 도 19a에서의 것과 유사하다. 도 21b는 상기 불휘발성 래치 회로(400)의 타이밍 차트의 일 예를 도시한다.
도 21b에 도시된 타이밍 차트에서, 전원 전압(VDD)이 다시 공급된 후 기간(d)에서, 제어 신호(ST)는 상기 트랜지스터(402)가 턴 온되는 전위를 공급받는다. 상기 제어 신호(ST)가 고-레벨 전위를 갖는 상승 타이밍은 그것이 상기 제어 신호(LD)가 고-레벨 전위로부터 떨어지는 타이밍 후인 한 임의의 시간일 수 있다. 또한, 상기 제어 신호(ST)가 저-레벨 전위로 떨어지는 타이밍은 그것이 상기 클록 신호(φ1) 및 상기 클록 신호(φ2)의 전위들이 상기 기간(a)의 종료시 전위들과 동일한 기간 동안인 한 임의의 시간일 수 있다. 기간(d)에서, 상기 제어 신호(ST)는 상기 트랜지스터(402)가 턴 온되는 전위를 공급받으며, 따라서 상기 노드 S의 전위는 리프레쉬될 수 있다.
도 21b에서의 타이밍 차트에서, 상기 제어 신호(ST)의 타이밍 이외의 타이밍들은 도 19b에서의 것과 유사하며; 그러므로, 그 설명은 생략된다.
이 실시예에 따른 불휘발성 래치 회로 및 데이터 보유부의 스위칭 소자로서 작용하는 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용하는 트랜지스터의 사용으로, 넓은 동작 온도 범위를 갖고 고온에서조차 안정적으로 동작하며, 데이터를 저장하는 논리 상태가 전력이 턴 오프된 후조차 삭제되지 않는 불휘발성 래치 회로, 또는 리프레시 기간이 충분히 긴 데이터 보유부를 갖춘 래치 회로가 실현될 수 있다. 데이터 기록은 상기 트랜지스터의 스위칭에 의해 수행되기 때문에, 기록들의 수는 실질적으로 제한되지 않는다. 또한, 기록 전압은 상기 트랜지스터의 임계 전압과 거의 동일하며; 따라서, 상기 트랜지스터는 저전압으로 동작할 수 있다. 예를 들면, 상기 동작 전압은 1V 이하로 설정될 수 있다. 또한, 상기 데이터 저장부의 용량 소자에 축적된 전하는 임의의 변경 없이 보유될 수 있으며, 변화의 영향은 작고 데이터는 쉽게 판독될 수 있다.
다양한 논리 회로들이 상기 불휘발성 래치 회로를 사용함으로써 제공될 수 있다. 예를 들면, 전력 소비는 사용되지 않는 블록의 전력을 턴 오프함으로써 감소될 수 있다. 또한, 논리 상태는 전력이 턴 오프될 때조차 저장되기 때문에, 시스템은, 고속 및 저전력으로, 상기 전력이 턴 온될 때 시작될 수 있거나 또는 상기 전력이 턴 오프될 때 종료될 수 있다.
이 실시예 모드는 상기 다른 실시예들 중 임의의 것과 자유롭게 결합될 수 있다.
[실시예 6]
이 실시예에서, 각각 여기에 개시된 본 발명의 일 실시예인 복수의 불휘발성 래치 회로들을 포함한 논리 회로의 구성의 일 예가 도 22를 참조하여 설명될 것이다.
도 22는 각각 래치부(411) 및 상기 래치부의 데이터를 보유하기 위한 데이터 보유부(401)를 포함하는 두 개의 불휘발성 래치 회로들(400)을 포함한 논리 회로의 구성을 도시한다.
상기 데이터 보유부(401)의 구성은 도 1a 또는 도 18a의 것과 유사하다. 상기 래치부(411)의 구성은 도 1a 또는 도 18a의 래치부(411)의 구성에서 NAND가 제 1 소자를 위해 사용되고 클록드 인버터가 제 2 소자를 위해 사용되는 일 예이다.
상기 래치부(411)는 NAND(412) 및 클록드 인버터(413)를 포함한다. 상기 래치부(411)는 상기 NAND(412)의 출력이 상기 클록드 인버터(413)의 입력에 전기적으로 접속되고, 상기 클록드 인버터(413)의 출력이 상기 NAND(412)의 입력에 전기적으로 접속되는 루프 구조를 갖는다. 또한, 상기 래치부(411)는 아날로그 스위치(431)를 포함한다.
상기 NAND(412)의 하나의 입력은 상기 아날로그 스위치(431)를 통해 상기 래치 회로(400)의 입력 신호를 공급받는 배선(414)에 전기적으로 접속된다. 상기 NAND(412)의 출력은 상기 래치 회로(400)의 출력 신호를 공급받는 배선(415)에 전기적으로 접속된다. 상기 NAND(412)의 다른 입력은 신호(RSTB)를 공급받는 배선에 전기적으로 접속된다.
도 22에서 논리 회로는 상기 불휘발성 래치 회로들(400)과 같이 불휘발성 래치 회로(400a) 및 불휘발성 래치 회로(400b)를 포함한다. 상기 불휘발성 래치 회로(400a)는 이전 단계의 회로부터 입력 신호의 전위를 공급받는 상기 배선(414)에 전기적으로 접속된다. 상기 불휘발성 래치 회로(400a)의 출력 신호의 전위를 공급받는 상기 배선(415)은 상기 불휘발성 래치 회로(400b)의 입력 신호의 전위를 공급받는 상기 배선(414)에 전기적으로 접속된다. 상기 불휘발성 래치 회로(400b)는 후속 단계의 회로의 출력 신호의 전위를 공급받는 상기 배선(415)에 전기적으로 접속된다. 상기 불휘발성 래치 회로(400a)에서, 상기 아날로그 스위치(431)는 클록 신호(φ1) 및 상기 클록 신호(φ1)의 반전 신호를 공급받으며, 상기 클록드 인버터(413)는 클록 신호(φ2) 및 상기 클록 신호(φ2)의 반전 신호를 공급받는다. 상기 불휘발성 래치 회로(400b)에서, 상기 아날로그 스위치(431)는 상기 클록 신호(φ2) 및 상기 클록 신호(φ2)의 반전 신호를 공급받으며, 상기 클록드 인버터(413)는 상기 클록 신호(φ1) 및 상기 클록 신호(φ1)의 반전 신호를 공급받는다.
이 실시예에 따른 불휘발성 래치 회로, 및 데이터 보유부의 스위칭 소자로서 작용하는 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용한 트랜지스터의 사용으로, 넓은 동작 온도 범위를 갖고 고온에서조차 안정적으로 동작하며 데이터를 저장하는 논리 상태가 전력이 턴 오프된 후조차 삭제되지 않는 불휘발성 래치 회로, 또는 리프레쉬 기간이 충분히 긴 데이터 보유부를 갖춘 래치 회로가 실현될 수 있다. 데이터 기록은 상기 트랜지스터의 스위칭에 의해 수행되기 때문에, 기록들의 수는 실질적으로 제한되지 않는다. 또한, 상기 기록 전압은 상기 트랜지스터의 임계 전압과 거의 동일하며, 따라서 상기 트랜지스터는 저 전압으로 동작할 수 있다. 예를 들면, 상기 동작 전압은 1 V 이하로 설정될 수 있다. 또한, 상기 데이터 저장부의 용량 소자에 축적된 전하는 임의의 변경 없이 보유될 수 있으며, 변화의 영향이 작고 데이터는 쉽게 판독될 수 있다.
다양한 논리 회로들이 상기 불휘발성 래치 회로를 사용함으로써 제공될 수 있다. 예를 들면, 전력 소비는 사용되지 않는 블록의 전력을 턴 오프함으로써 감소될 수 있다. 또한, 논리 상태는 전력이 턴 오프될 때조차 저장되기 때문에, 시스템은, 고속 및 저전력으로, 상기 전력이 턴 온될 때 시작될 수 있거나 또는 상기 전력이 턴 오프될 때 종료될 수 있다.
이 실시예 모드는 상기 다른 실시예들 중 임의의 것과 자유롭게 결합될 수 있다.
[실시예 7]
이 실시예에서, 상기 실시예들 중 임의의 것에 따른 상기 불휘발성 래치 회로를 사용한 반도체 장치가 장착되는 전자 기기의 예들이 도 23a 내지 도 23f를 참조하여 설명될 것이다. 상기 실시예들 중 임의의 것에 따른 상기 불휘발성 래치 회로를 사용한 상기 반도체 장치가 장착되는 전자 기기는 종래의 기술에서 볼 수 없는 우수한 특성들을 가진다. 그러므로, 신규한 구조를 가진 전자 기기에 상기 불휘발성 래치 회로를 사용한 상기 반도체 장치를 제공하는 것이 가능하다. 상기 실시예들 중 임의의 것에 따른 상기 불휘발성 래치 회로를 사용한 상기 반도체 장치는 집적되고 회로 보드 등에 정착되어 전자 기기상에 장착된다는 것을 주의한다.
도 23a는 상기 실시예들 중 임의의 것에 따른 상기 불휘발성 래치 회로를 사용한 상기 반도체 장치를 포함한 랩탑 퍼스널 컴퓨터를 도시한다. 상기 랩탑 퍼스널 컴퓨터는 본체(301), 하우징(302), 표시부(303), 키보드(304) 등을 포함한다. 우수한 성능을 가진 랩탑 퍼스널 컴퓨터는 여기에 개시된 본 발명에 따른 상기 반도체 장치를 랩탑 퍼스널 컴퓨터에 적용함으로써 제공될 수 있다.
도 23b는 상기 실시예들 중 임의의 것에 따른 상기 불휘발성 래치 회로를 사용한 상기 반도체 장치를 포함한 휴대 정보 단말(PDA)을 도시한다. 본체(311)는 표시부(313), 외부 인터페이스(315), 조작 키들(314) 등을 포함한다. 또한, 스타일러스(312)가 조작을 위한 악세서리로서 제공된다. 우수한 성능을 가진 휴대 정보 단말(PDA)은 여기에 개시된 본 발명에 따른 상기 반도체 장치를 휴대 정보 단말(PDA)에 적용함으로써 제공될 수 있다.
도 23c는 상기 실시예들 중 임의의 것에 따른 상기 불휘발성 래치 회로를 사용한 상기 반도체 장치를 포함한 전자 페이퍼의 일 예로서 전자 서적 판독기(320)를 도시한다. 상기 전자 서적 판독기(320)는 두 개의 하우징들, 즉 하우징(321) 및 하우징(323)을 포함한다. 상기 하우징(321)은 축부(337)에 의해 상기 하우징(343)과 결합되며, 따라서 상기 전자 서적 판독기(320)는 축으로서 사용된 상기 축부(337)에 의해 열리거나 닫힐 수 있다. 이러한 구조는 상기 전자 서적 판독기(320)가 종이 책들로서 사용될 수 있도록 허용한다.
상기 하우징(321)은 표시부(325)를 포함하며, 상기 하우징(343)은 표시부(327)를 포함한다. 상기 표시부(325) 및 상기 표시부(327)는 연속 이미지 또는 상이한 이미지들을 표시할 수 있다. 상이한 이미지들을 표시하기 위한 구조는 텍스트가 우측 표시부(도 23c에서의 표시부(325)) 상에 표시되도록 허용하고 이미지들이 좌측 표시부(도 23c에서의 표시부(327)) 상에 표시되도록 허용한다.
도 23c는 상기 하우징(321)이 조작부 등을 포함하는 경우의 일 예를 도시한다. 예를 들면, 상기 하우징(321)은 전원(power button)(331), 조작키들(333), 스피커(335) 등을 포함한다. 상기 조작 키들(333)은 페이지들이 넘겨지도록 허용한다. 키보드, 포인팅 디바이스 등이 또한 상기 표시부가 제공되는 하우징의 표면상에 제공될 수 있다는 것을 주의하자. 더욱이, 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블과 같은 다양한 케이블들에 접속될 수 있는 단자 등), 기록 매체 삽입부 등이 상기 하우징의 이면 또는 측면상에 제공될 수 있다. 상기 전자 서적 판독기(320)는 또한 전자 사전으로서 작용할 수 있다.
또한, 상기 전자 서적 판독기(320)는 데이터를 무선으로 송신 및 수신할 수 있는 구조를 가질 수 있다. 무선 통신을 통해, 원하는 서적 데이터 등이 전자 서적 서버로부터 구입되고 다운로드될 수 있다.
전자 페이퍼는 데이터가 표시되는 한 임의의 분야에서 사용될 수 있다는 것을 주의하자. 예를 들면, 전자 페이퍼는 포스터들, 기차들과 같은 차량들에서의 광고, 및 신용 카드들과 같은 다양한 카드들, 뿐만 아니라 전자 서적 판독기들에 적용될 수 있다. 우수한 성능을 가진 전자 페이퍼는 여기에 개시된 본 발명에 따른 상기 반도체 장치를 전자 페이퍼에 적용함으로써 제공될 수 있다.
도 23d는 상기 실시예들 중 임의의 것에 따른 상기 불휘발성 래치 회로를 사용한 상기 반도체 장치를 포함한 휴대 전화기를 도시한다. 상기 휴대 전화기는 두 개의 하우징들, 즉 하우징(340) 및 하우징(341)을 포함한다. 상기 하우징(341)은 표시 패널(342), 스피커(343), 마이크로폰(344), 포인팅 디바이스(346), 카메라 렌즈(347), 외부 접속 단자(348) 등을 포함한다. 상기 하우징(340)은 상기 휴대 전화기를 충전하기 위한 태양 전지(349), 외부 메모리 슬롯(350) 등을 포함한다. 안테나가 상기 하우징(341)에 내장된다.
상기 표시 패널(342)은 터치 패널을 포함한다. 이미지로서 표시되는 복수의 조작 키들(345)이 도 23d에서 점선들로 도시된다. 상기 휴대 전화기는 상기 태양 전지(349)로부터 출력된 전압을 각각의 회로에 대해 요구된 전압으로 증가시키기 위한 승압 회로(booster circuit)를 포함한다. 상기 구조 이외에, 비접촉 IC 칩, 소형 기록 장치 등이 상기 휴대 전화기에 내장될 수 있다.
상기 표시 패널(342)의 표시 방향은 적용 모드에 따라 적절하게 변한다. 또한, 상기 카메라 렌즈(347)는 상기 표시 패널(342)과 동일한 표면상에 제공되며, 따라서 상기 휴대 전화기는 비디오 전화기로서 사용될 수 있다. 상기 스피커(343) 및 상기 마이크로폰(344)은 음성 통화들뿐만 아니라 비디오 전화 통화들, 녹음, 및 재생 사운드 등을 위해 사용될 수 있다. 게다가, 도 23d에서처럼 펴지는 하우징들(340, 341)은 슬라이딩에 의해 서로 중첩할 수 있다. 따라서, 상기 휴대 전화기는 휴대 사용을 위한 적당한 크기일 수 있다.
상기 외부 접속 단자(348)는 AC 어댑터 및 USB 케이블과 같은 다양한 케이블들에 접속가능하며, 이것은 상기 휴대 전화기의 충전 및 데이터 통신을 가능하게 한다. 게다가, 상기 외부 메모리 슬롯(350)에 기록 매체를 삽입함으로써 대량의 데이터가 저장되고 이동될 수 있다. 상기 기능들 이외에, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수 있다. 우수한 성능을 가진 휴대 전화기가 여기에 개시된 본 발명에 따른 상기 반도체 장치를 휴대 전화기에 적용함으로써 제공될 수 있다.
도 23e는 상기 실시예들 중 임의의 것에 따른 상기 불휘발성 래치 회로를 사용한 상기 반도체 장치를 포함한 디지털 카메라를 도시한다. 상기 디지털 카메라는 본체(361), 표시부 A(367), 접안부(363), 조작 스위치(364), 표시부 B(365), 배터리(366) 등을 포함한다. 우수한 성능을 가진 디지털 카메라는 여기에 개시된 본 발명에 따른 상기 반도체 장치를 디지털 카메라에 적용함으로써 제공된다.
도 23f는 상기 실시예들 중 임의의 것에 따른 상기 불휘발성 래치 회로를 사용한 상기 반도체 장치를 포함한 텔레비전 세트를 도시한다. 텔레비전 세트(370)는 표시부(373)를 갖춘 하우징(371)을 포함한다. 이미지들은 상기 표시부(373) 상에 표시될 수 있다. 여기에서, 상기 하우징(371)은 스탠드(375)에 의해 지지된다.
상기 텔레비전 세트(370)는 상기 하우징(371)에 포함된 조작 스위치에 의해 또는 별도로 제공된 원격 제어기(380)에 의해 동작할 수 있다. 채널들 및 볼륨은 상기 원격 제어기(380)에 포함된 조작키들(379)에 의해 제어될 수 있으며, 따라서 상기 표시부(373) 상에 표시된 이미지들이 제어될 수 있다. 또한, 상기 원격 제어기(380)는 상기 원격 제어기(380)로부터 출력된 데이터를 표시하기 위한 표시부(377)를 갖출 수 있다.
상기 텔레비전 세트(370)는 바람직하게는 수신기, 모뎀 등을 포함한다는 것을 주의하자. 상기 수신기에 의해, 일반적인 텔레비전 방송이 수신될 수 있다. 더욱이, 상기 텔레비전 세트(370)는 상기 모뎀을 통해 유선 또는 무선 접속에 의해 통신 네트워크에 접속될 때, 단-방향(송신기에서 수신기로) 또는 양-방향(송신기 및 수신기 사이, 수신기들 사이 등) 데이터 통신이 수행될 수 있다. 우수한 성능을 가진 텔레비전 세트는 여기에 개시된 본 발명에 따른 상기 반도체 장치를 텔레비전 세트에 적용함으로써 제공될 수 있다.
이 실시예에 설명된 구조들, 방법들 등은 상기 다른 실시예들에 설명된 상기 구조들, 방법들 등 중 임의의 것과 적절하게 결합될 수 있다.
[예 1]
이 예에서, 여기에 개시된 본 발명의 일 실시예인 상기 불휘발성 래치 회로의 동작을 평가한 결과들이 도시된다.
상기 평가를 위해 사용된 불휘발성 래치 회로의 구성이 도 24에 도시된다. 도 24에서의 불휘발성 래치 회로(400)는 래치부(411) 및 상기 래치부의 데이터를 보유하기 위한 데이터 보유부(401)를 포함한다.
상기 래치부(411)는 인버터(412), 인버터(413), 트랜지스터를 포함한 스위치(431), 및 트랜지스터를 포함한 스위치(432)를 포함한다.
상기 데이터 보유부(401)는 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용한 트랜지스터(402), 용량 소자(404), 인버터(403), 및 트랜지스터를 포함한 스위치(405)를 포함한다. 노드 S는 상기 용량 소자(404)의 전극들 중 하나 및 상기 인버터(403)의 입력 단자의 전위들을 도시한다는 것을 주의하자.
상기 트랜지스터(402)는 도 5a 내지 도 5g 및 도 6a 내지 도 6d의 제작 방법에 따라 형성되며, 도 6d의 것과 유사한 구조를 갖는 트랜지스터가 사용된다. 상기 트랜지스터(402)는 고순도화된 산화물 반도체를 사용한 트랜지스터이며, 이것의 채널 길이(L)는 3㎛이고 채널 폭(W)은 5㎛이다.
상기 인버터(412), 상기 인버터(413), 상기 인버터(403), 트랜지스터를 포함한 상기 스위치(431), 및 트랜지스터를 포함한 상기 스위치(432), 및 트랜지스터를 포함한 상기 스위치(405)는 각각 실리콘을 사용한 트랜지스터로 형성된다.
배선(414)은 이전 단계의 회로로부터 입력 신호(IN)의 전위를 공급받는다. 후속 단계의 회로는 출력 신호(OUT)로서 배선(415)의 전위를 공급받는다. 상기 스위치(431)는 클록 신호(φ)의 전위를 공급받는다. 상기 스위치(432)는 클록 신호(φ2)의 전위를 공급받는다. 상기 트랜지스터(402)의 게이트는 제어 신호(ST)의 전위를 공급받는다. 상기 스위치(405)는 제어 신호(LD)의 전위를 공급받는다.
도 25a 및 도 25b는 상기 불휘발성 래치 회로(400)의 평가 결과들을 도시한다. 도 25a는 기록 동작에서 오실로스코프로 전원 전압(VDD), 입력 신호(IN), 제어 신호(ST), 및 출력 신호(OUT)의 전위들을 측정한 결과들을 도시한다. 도 25b는 판독 동작에서 오실로스코프로 전원 전압(VDD), 입력 신호(IN), 제어 신호(LD), 및 출력 신호(OUT)의 전위들을 측정한 결과들을 도시한다. 상기 불휘발성 래치 회로(400)의 평가에서, 상기 전원 공급시, 상기 전원 전압(VDD)은 5V로 설정되고 상기 전원 전압(VSS)은 0V로 설정된다는 것을 주의하자.
먼저, 상기 출력 신호(OUT)의 전위는 상기 노드 S에 기록되고 여기에서 보유된다(도 25a 참조). 기록시, 상기 출력 신호(OUT)의 전위는 5V로 설정되며, 상기 입력 신호(IN)의 전위는 0V로 설정된다. 상기 트랜지스터(402)는 상기 제어 신호(ST)에 상기 트랜지스터(402)가 턴 온되는 전위(여기에서는, 5V의 전위)를 공급함으로써턴 온되며, 그 후 상기 노드 S는 상기 출력 신호(OUT)의 전위(여기에서는, 5V의 전위)를 공급받는다(이 동작은 기록에 대응한다). 상기 트랜지스터(402)가 턴 온되는 기간은 200 마이크로초들로 설정된다.
그 후, 상기 트랜지스터(402)는 상기 트랜지스터(402)가 턴 오프되는 전위(여기에서는, 0V의 전위)를 상기 제어 신호(ST)에 공급함으로써 턴 오프되며, 그 후 상기 노드 S의 전위는 플로팅 상태로 만들어진다(유지).
상기 기록 및 보유 동작들 동안, 상기 제어 신호(LD)는 상기 스위치(405)가 턴 오프되는 전위(여기에서, 0V의 전위)를 공급받는다.
상기 기록 및 보유 동작들 동안, 상기 신호(φ2) 및 상기 신호(φ1)의 전위들은 상기 기록 동작 이전의 전위들로 보유된다는 것(여기에서, 상기 신호(φ2)는 저-레벨 전위(0V)로 보유되고 상기 신호(φ1)는 고-레벨 전위(5V)로 보유된다)을 주의하자.
다음으로, 전력의 공급이 정지되며(또한, 전력을 턴 오프하는 것으로서 불리움), 상기 불휘발성 래치 회로(400)는 10분 동안 상온에 남겨진다. 상기 전력의 공급의 정지시(또한, 비-동작 기간으로서 불리우는), 상기 전원 전압(VDD)의 전위는 저하된다. 이 시간 동안, 상기 제어 신호(ST) 및 상기 제어 신호(LD)의 전위들은 각각 0V의 전위로 보유된다.
그 후, 상기 전력의 공급이 다시 시작되며(또한, 전력을 턴 온하는 것으로서 불리움), 상기 전원 전압(VDD)의 전위는 5V로 설정된다.
다음으로, 상기 노드 S의 전위를 판독하는 동작이 수행된다(도 25b 참조). 판독시, 상기 신호(φ2) 및 상기 신호(φ1)의 전위들은 각각 저 레벨(0V)로 설정되며, 상기 스위치(432) 및 상기 스위치(431)는 턴 오프된다. 이 상태에서, 상기 제어 신호(LD)는 상기 스위치(405)가 턴 온되는 전위(여기에서는, 5V의 전위)를 공급받으며, 상기 스위치(405)는 턴 온된다. 상기 스위치(405)가 턴 온될 때, 5V의 전위는 상기 출력 신호(OUT)로서 출력된다(판독).
상기 출력 신호(OUT)의 전위는 상기 인버터(403) 및 상기 인버터(412)를 통해 출력되는 상기 노드 S의 전위에 대응한다. 그러므로, 도 25b에 따라, 상기 전력의 공급이 정지되기 전에 상기 노드 S로 기록되는 전위는 상기 전력의 공급이 정지된 후조차 임의의 변경 없이 보유되며, 따라서 전위는 상기 출력 신호(OUT)의 전위로서 출력된다는 것을 확인하였다. 즉, 상기 전력의 공급이 다시 시작된 직후, 상기 불휘발성 래치 회로(400)는 상기 논리 상태를 상기 전력 공급의 정지 이전의 논리 상태로 회복시킬 수 있음을 확인하였다.
본 출원은 그 전체 내용들이 여기에 참조로서 포함되는, 2009년 11월 20일에 일본 특허청에 출원된 일본 특허 출원 번호 제2009-265738호에 기초한다.
100 : 기판 102 : 보호층
104 : 반도체 영역 106 : 소자 분리 절연층
108a : 게이트 절연층 110a : 게이트 전극
112 : 절연층 114 : 불순물 영역
116 : 채널 형성 영역 118 : 측벽 절연층
120 : 고-농도 불순물 영역 122 : 금속층
124 : 금속 화합물 영역 126, 128 : 층간 절연층
130a, 130b : 드레인 전극 130c : 전극
132 : 절연층 134 : 도전층
136a, 136b, 136c : 전극 136d : 게이트 전극
138 : 게이트 절연층 140 : 산화물 반도체층
142a, 142b : 드레인 전극 144 : 보호 절연층
146 : 층간 절연층 148 : 도전층
150a, 150b, 150c, 150d, 150e ; 전극 152 : 절연층
154a, 154b, 154c, 154d : 전극 301 : 본체
302 : 하우징 303 : 표시부
304 : 키보드 311 : 본체
312 : 스타일러스 313 : 표시부
314 : 조작 키들 315 : 외부 인터페이스
320 : 전자 서적 321, 323 : 하우징
325, 327 : 표시부 331 : 전원
333 : 조작 키들 335 : 스피커
337 : 축부 340, 341 : 하우징
342 : 표시 패널 343 : 스피커
344 : 마이크로폰 345 : 조작 키들
346 : 포인팅 디바이스 347 : 카메라용 렌즈
348 : 외부 접속 단자 349 : 태양 전지 셀
350 : 외부 메모리 슬롯 361 : 본체
363 : 접안부 364 : 동작 스위치
365 : 표시부 (B) 366 : 배터리
367 : 표시부 (A) 370 : 텔레비전 장치
371 : 하우징 373 : 표시부
375 : 스탠드 377 : 표시부
379 : 조작 키들 380 : 리모트 조작기
400 : 래치 회로 400a, 400b : 래치 회로
401 : 데이터 보유부 402 : 트랜지스터
403 : 인버터 404 : 용량 소자
405 : 스위치 411 : 래치부
412 : 제 1 소자 413 : 제 2 소자
414, 415 : 배선 420, 421 : 트랜지스터
431, 432 : 스위치
501, 502 : n-채널형 트랜지스터
503, 504, 505, 506 : p-채널형 트랜지스터

Claims (12)

  1. 회로에 있어서:
    제 1 소자 및 제 2 소자를 포함하는 제 1 부분; 및
    상기 제 1 부분의 데이터를 보유하는 제 2 부분으로서,
    제 1 배선을 통해 상기 제 1 부분에 전기적으로 접속된 제 1 스위치;
    상기 제 1 스위치에 전기적으로 접속된 제 2 스위치; 및
    상기 제 1 스위치 및 상기 제 2 스위치에 전기적으로 접속된 용량 소자를 포함하는, 상기 제 2 부분을 포함하고,
    상기 제 1 스위치의 채널 형성 영역은 실리콘을 포함하고,
    상기 제 2 스위치의 채널 형성 영역은 산화물 반도체층을 포함하고,
    상기 제 2 스위치의 소스 영역 및 드레인 영역 중 하나는 산화물 도전층을 포함하는, 회로.
  2. 제 1 항에 있어서,
    상기 제 1 스위치의 제 1 단자는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 스위치의 제 2 단자는 상기 용량 소자의 제 1 전극 및 상기 제 2 스위치의 제 1 단자에 전기적으로 접속되는, 회로.
  3. 제 2 항에 있어서,
    상기 제 2 스위치의 제2 단자는 제 2 배선을 통해 상기 제 1 부분에 전기적으로 접속되는, 회로.
  4. 회로에 있어서:
    제 1 소자 및 제 2 소자를 포함하는 제 1 부분; 및
    상기 제 1 부분의 데이터를 보유하는 제 2 부분으로서,
    제 1 배선을 통해 상기 제 1 부분에 전기적으로 접속된 스위치;
    상기 스위치에 전기적으로 접속된 트랜지스터; 및
    상기 스위치 및 상기 트랜지스터에 전기적으로 접속된 용량 소자를 포함하는, 상기 제 2 부분을 포함하고,
    상기 스위치의 채널 형성 영역은 실리콘을 포함하고,
    상기 트랜지스터의 채널 형성 영역은 산화물 반도체층을 포함하고,
    상기 트랜지스터의 소스 영역 및 드레인 영역 중 하나는 산화물 도전층을 포함하는, 회로.
  5. 제 4 항에 있어서,
    상기 제 2 부분은 상기 스위치, 상기 트랜지스터, 및 상기 용량 소자에 전기적으로 접속된 인버터를 더 포함하는, 회로.
  6. 제 4 항에 있어서,
    상기 트랜지스터의 소스 및 드레인 중 하나는 제 2 배선에 전기적으로 접속되고,
    상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 용량 소자의 전극들 중 하나 및 상기 스위치의 제 1 단자에 전기적으로 접속되는, 회로.
  7. 회로에 있어서:
    제 1 소자 및 제 2 소자를 포함하는 제 1 부분; 및
    상기 제 1 부분의 데이터를 보유하는 제 2 부분으로서,
    제 1 배선을 통해 상기 제 1 부분에 전기적으로 접속된 제 1 트랜지스터;
    상기 제 1 트랜지스터에 전기적으로 접속된 제 2 트랜지스터; 및
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터에 전기적으로 접속된 용량 소자를 포함하는, 상기 제 2 부분을 포함하고,
    상기 제 1 트랜지스터의 채널 형성 영역은 실리콘을 포함하고,
    상기 제 2 트랜지스터의 채널 형성 영역은 산화물 반도체층을 포함하고,
    상기 제 2 트랜지스터의 소스 영역 및 드레인 영역 중 하나는 산화물 도전층을 포함하는, 회로.
  8. 제 7 항에 있어서,
    상기 제 2 부분은 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 용량 소자에 전기적으로 접속된 인버터를 더 포함하는, 회로.
  9. 제 7 항에 있어서,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 용량 소자의 전극들 중 하나 및 상기 제 1 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되는, 회로.
  10. 제 7 항에 있어서,
    상기 제 2 트랜지스터는 상기 용량 소자에 데이터를 보유하는 기능을 갖는, 회로.
  11. 제 1 항, 제 4 항, 또는 제 7 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 회로.
  12. 제 1 항, 제 4 항, 또는 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 소자는 제 1 인버터이고, 상기 제 2 소자는 제 2 인버터인, 회로.
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