JPH0851350A - 負荷急変防止回路 - Google Patents
負荷急変防止回路Info
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- JPH0851350A JPH0851350A JP6184742A JP18474294A JPH0851350A JP H0851350 A JPH0851350 A JP H0851350A JP 6184742 A JP6184742 A JP 6184742A JP 18474294 A JP18474294 A JP 18474294A JP H0851350 A JPH0851350 A JP H0851350A
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- clock signal
- circuit
- signal
- input clock
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Abstract
(57)【要約】
【目的】 入力クロック信号の回復時に負荷側のCMO
S回路に発生する消費電力の急変を抑制し、電源電圧の
瞬間的な低下を回避することができる負荷急変防止回路
を提供する。 【構成】 クロック回復検出回路1から入力クロック信
号CLK0の回復検出に応じて出力された検出信号AL
Mに応じて、時限パルス発生回路3から所定期間長tの
パルス信号SELが出力される。CMOS回路には、通
常、選択回路4によりクロック入力信号CLK0が選択
され供給されており、時限パルス発生回路3からのパル
ス信号SELに応じてクロック信号CLK1が選択さ
れ、クロック入力信号の回復から所定期間内には、クロ
ック入力信号CLK0よりも低いクロック信号CLK1
がCMOS回路に供給される。
S回路に発生する消費電力の急変を抑制し、電源電圧の
瞬間的な低下を回避することができる負荷急変防止回路
を提供する。 【構成】 クロック回復検出回路1から入力クロック信
号CLK0の回復検出に応じて出力された検出信号AL
Mに応じて、時限パルス発生回路3から所定期間長tの
パルス信号SELが出力される。CMOS回路には、通
常、選択回路4によりクロック入力信号CLK0が選択
され供給されており、時限パルス発生回路3からのパル
ス信号SELに応じてクロック信号CLK1が選択さ
れ、クロック入力信号の回復から所定期間内には、クロ
ック入力信号CLK0よりも低いクロック信号CLK1
がCMOS回路に供給される。
Description
【0001】
【産業上の利用分野】本発明は、負荷急変防止回路に関
し、特に入力クロック信号の供給が一時的に断となり再
び回復した場合のCMOS回路の急激な負荷変動を防止
する負荷急変防止回路に関するものである。
し、特に入力クロック信号の供給が一時的に断となり再
び回復した場合のCMOS回路の急激な負荷変動を防止
する負荷急変防止回路に関するものである。
【0002】
【従来の技術】従来、外部から供給される入力クロック
信号に基づいてCMOSプロセスで動作する回路(以
下、CMOS回路という)では、図4に示すように、入
力クロック信号を、直接、クロック出力としてCMOS
回路に供給するとともに、その入力クロック信号の入力
部に、入力クロック信号の回復を検出するクロック回復
検出回路1を設けて、その検出信号ALMを制御信号と
してCMOS回路に出力することにより、入力クロック
信号の供給断あるいは回復時にCMOS回路の動作を制
御するものとなっていた。
信号に基づいてCMOSプロセスで動作する回路(以
下、CMOS回路という)では、図4に示すように、入
力クロック信号を、直接、クロック出力としてCMOS
回路に供給するとともに、その入力クロック信号の入力
部に、入力クロック信号の回復を検出するクロック回復
検出回路1を設けて、その検出信号ALMを制御信号と
してCMOS回路に出力することにより、入力クロック
信号の供給断あるいは回復時にCMOS回路の動作を制
御するものとなっていた。
【0003】
【発明が解決しようとする課題】したがって、このよう
な従来の方法では、入力クロック信号の供給再開時にC
MOS回路における消費電力が急増して、CMOS回路
に供給されている電源電圧の瞬間的な低下を発生させ、
CMOS回路の異常動作の原因となっていた。すなわ
ち、CMOSデバイスは、それ自体のインバータ特性か
ら、入力信号の論理反転時以外はほとんど電流を消費し
ないという性質を有しており、TTL回路と比較して回
路全体の消費電力は小さいものの、入力信号の論理変化
点の数すなわち入力信号の周波数に比例して消費電力が
変化するという特性を有しており、特に入力クロック信
号に基づいて動作するCMOS回路では、その入力クロ
ック信号の有無がそのまま消費電力の変化となって現
れ、この変化は入力クロック信号の周波数が高ければ高
いほど、またCMOS回路の規模が大きければ大きいほ
ど顕著となる。
な従来の方法では、入力クロック信号の供給再開時にC
MOS回路における消費電力が急増して、CMOS回路
に供給されている電源電圧の瞬間的な低下を発生させ、
CMOS回路の異常動作の原因となっていた。すなわ
ち、CMOSデバイスは、それ自体のインバータ特性か
ら、入力信号の論理反転時以外はほとんど電流を消費し
ないという性質を有しており、TTL回路と比較して回
路全体の消費電力は小さいものの、入力信号の論理変化
点の数すなわち入力信号の周波数に比例して消費電力が
変化するという特性を有しており、特に入力クロック信
号に基づいて動作するCMOS回路では、その入力クロ
ック信号の有無がそのまま消費電力の変化となって現
れ、この変化は入力クロック信号の周波数が高ければ高
いほど、またCMOS回路の規模が大きければ大きいほ
ど顕著となる。
【0004】このように入力クロック信号の供給が一時
的に断となり再びクロックが回復した場合に発生する急
激な消費電力の変化は、CMOS回路に供給されている
電源電圧に影響を与えるものとなる。一般的に使用され
ている電源回路は、供給する電源電圧が負荷回路に出力
すべき所定の電圧値に到達するまでに、その負荷回路の
規模に応じてある程度の時間を要するものとなってお
り、前述のようなCMOS回路の急激な消費電力の変化
は、電源回路に対する負荷変動となり、このときCMO
S回路に必要な消費電力と急峻な変化時間との関係が、
電源回路の持つ供給能力を超えた場合には、電源電圧と
して所定の電圧値が供給されなくなり、瞬間的な電圧低
下を生じるという問題点があった。本発明はこのような
課題を解決するためのものであり、入力クロック信号の
回復時に負荷側のCMOS回路に発生する消費電力の急
変を抑制し、電源電圧の瞬間的な低下を回避することが
できる負荷急変防止回路を提供することを目的としてい
る。
的に断となり再びクロックが回復した場合に発生する急
激な消費電力の変化は、CMOS回路に供給されている
電源電圧に影響を与えるものとなる。一般的に使用され
ている電源回路は、供給する電源電圧が負荷回路に出力
すべき所定の電圧値に到達するまでに、その負荷回路の
規模に応じてある程度の時間を要するものとなってお
り、前述のようなCMOS回路の急激な消費電力の変化
は、電源回路に対する負荷変動となり、このときCMO
S回路に必要な消費電力と急峻な変化時間との関係が、
電源回路の持つ供給能力を超えた場合には、電源電圧と
して所定の電圧値が供給されなくなり、瞬間的な電圧低
下を生じるという問題点があった。本発明はこのような
課題を解決するためのものであり、入力クロック信号の
回復時に負荷側のCMOS回路に発生する消費電力の急
変を抑制し、電源電圧の瞬間的な低下を回避することが
できる負荷急変防止回路を提供することを目的としてい
る。
【0005】
【課題を解決するための手段】このような目的を達成す
るために、本発明による負荷急変防止回路は、入力クロ
ック信号の回復を検出した場合に所定の検出信号を出力
するクロック回復検出手段と、入力クロック信号の周波
数よりも低い周波数のクロック信号を発生するクロック
発生手段と、クロック回復検出手段からの検出信号をト
リガとして、所定期間長のパルス信号を出力する時限パ
ルス発生手段と、入力クロック信号とクロック発生手段
からのクロック信号とを受信し、通常は入力クロック信
号を出力し、時限パルス発生手段からのパルス信号に基
づいて入力クロック信号が回復した時点から所定期間内
にはクロック信号を出力する選択手段とを備えるもので
ある。また、クロック発生手段は、入力クロック信号が
回復した時点から所定期間内に、入力クロック信号の周
波数よりも低い第1の周波数から、この第1の周波数よ
りも高く入力クロック信号の周波数以下の第2の周波数
まで、連続的あるいは段階的に周波数が変化するクロッ
ク信号を出力するようにしたものである。
るために、本発明による負荷急変防止回路は、入力クロ
ック信号の回復を検出した場合に所定の検出信号を出力
するクロック回復検出手段と、入力クロック信号の周波
数よりも低い周波数のクロック信号を発生するクロック
発生手段と、クロック回復検出手段からの検出信号をト
リガとして、所定期間長のパルス信号を出力する時限パ
ルス発生手段と、入力クロック信号とクロック発生手段
からのクロック信号とを受信し、通常は入力クロック信
号を出力し、時限パルス発生手段からのパルス信号に基
づいて入力クロック信号が回復した時点から所定期間内
にはクロック信号を出力する選択手段とを備えるもので
ある。また、クロック発生手段は、入力クロック信号が
回復した時点から所定期間内に、入力クロック信号の周
波数よりも低い第1の周波数から、この第1の周波数よ
りも高く入力クロック信号の周波数以下の第2の周波数
まで、連続的あるいは段階的に周波数が変化するクロッ
ク信号を出力するようにしたものである。
【0006】
【作用】したがって、通常は入力クロック信号がCMO
S回路に供給され、入力クロック信号が回復した時点か
ら所定期間内には、入力クロック信号より低い周波数の
クロック信号がCMOS回路に供給される。また、入力
クロック信号が回復した時点から所定期間内には、入力
クロック信号の周波数よりも低い第1の周波数から、こ
の第1の周波数よりも高く入力クロック信号の周波数以
下の第2の周波数まで、連続的あるいは段階的に周波数
が変化するクロック信号がCMOS回路に供給される。
S回路に供給され、入力クロック信号が回復した時点か
ら所定期間内には、入力クロック信号より低い周波数の
クロック信号がCMOS回路に供給される。また、入力
クロック信号が回復した時点から所定期間内には、入力
クロック信号の周波数よりも低い第1の周波数から、こ
の第1の周波数よりも高く入力クロック信号の周波数以
下の第2の周波数まで、連続的あるいは段階的に周波数
が変化するクロック信号がCMOS回路に供給される。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例である負荷急変防止回路の
ブロック図であり、同図において、1は入力クロック信
号CLK0の回復検出に応じてパルス状の検出信号AL
Mを出力するクロック回復検出回路、2は入力クロック
信号CLK0よりも低い周波数のクロック信号CLK1
を出力するクロック発生回路、3はクロック回復検出回
路1からの検出信号ALMをトリガとして、所定期間長
のパルス信号SELを出力する時限パルス発生回路、4
は入力クロック信号CLK0とクロック発生回路2から
のクロック信号CLK1とを受信し、通常は入力クロッ
ク信号CLK0を選択出力し、時限パルス発生回路3か
らのパルス信号SELに応じてクロック信号CLK1を
選択してCMOS回路へ出力する選択回路である。
る。図1は本発明の一実施例である負荷急変防止回路の
ブロック図であり、同図において、1は入力クロック信
号CLK0の回復検出に応じてパルス状の検出信号AL
Mを出力するクロック回復検出回路、2は入力クロック
信号CLK0よりも低い周波数のクロック信号CLK1
を出力するクロック発生回路、3はクロック回復検出回
路1からの検出信号ALMをトリガとして、所定期間長
のパルス信号SELを出力する時限パルス発生回路、4
は入力クロック信号CLK0とクロック発生回路2から
のクロック信号CLK1とを受信し、通常は入力クロッ
ク信号CLK0を選択出力し、時限パルス発生回路3か
らのパルス信号SELに応じてクロック信号CLK1を
選択してCMOS回路へ出力する選択回路である。
【0008】また図3は、図1の各部における信号波形
を示すタイミングチャートであり、図1および図3を参
照して、本発明の動作について説明する。通常、クロッ
ク入力信号CLK0が正常に供給されている場合には、
クロック回復検出回路1において入力クロック信号CL
K0の回復は検出されず、その検出信号ALMは「L」
レベルのままであり、時限パルス発生回路3の出力であ
るパルス信号SELも「L」レベルとなっている。これ
により、選択回路4は、CMOS回路に対するクロック
出力として入力クロック信号CLK0を選択し出力す
る。
を示すタイミングチャートであり、図1および図3を参
照して、本発明の動作について説明する。通常、クロッ
ク入力信号CLK0が正常に供給されている場合には、
クロック回復検出回路1において入力クロック信号CL
K0の回復は検出されず、その検出信号ALMは「L」
レベルのままであり、時限パルス発生回路3の出力であ
るパルス信号SELも「L」レベルとなっている。これ
により、選択回路4は、CMOS回路に対するクロック
出力として入力クロック信号CLK0を選択し出力す
る。
【0009】時刻T0 において、入力クロック信号CL
K0の供給が断となり、その後の時刻T1 にクロック入
力信号CLK0が回復した場合、クロック回復検出回路
1は、クロック入力信号CLK0の回復を検出して、パ
ルス状の検出信号ALMを出力する。時限パルス発生回
路3は、クロック回復検出回路1からの検出信号ALM
に応じて、所定期間t、例えば電源回路の供給能力が入
力クロック信号停止時から入力クロック信号が正常に供
給された場合の定常値となるまでの期間だけ「H」レベ
ルとなるのパルス信号SELを出力する。選択回路4
は、時限パルス発生回路3からのパルス信号SELに基
づいて、その「H」レベル期間すなわち時刻T1 から時
刻T2 の所定期間tだけ、CMOS回路へのクロック出
力として、クロック発生回路2からのクロック信号CL
K1を選択し出力する。
K0の供給が断となり、その後の時刻T1 にクロック入
力信号CLK0が回復した場合、クロック回復検出回路
1は、クロック入力信号CLK0の回復を検出して、パ
ルス状の検出信号ALMを出力する。時限パルス発生回
路3は、クロック回復検出回路1からの検出信号ALM
に応じて、所定期間t、例えば電源回路の供給能力が入
力クロック信号停止時から入力クロック信号が正常に供
給された場合の定常値となるまでの期間だけ「H」レベ
ルとなるのパルス信号SELを出力する。選択回路4
は、時限パルス発生回路3からのパルス信号SELに基
づいて、その「H」レベル期間すなわち時刻T1 から時
刻T2 の所定期間tだけ、CMOS回路へのクロック出
力として、クロック発生回路2からのクロック信号CL
K1を選択し出力する。
【0010】これにより、時刻T1 から時刻T2 の期間
には、CMOS回路に対してに有力クロック信号CLK
0より周波数の低いクロック信号CLK1が供給される
ものとなり、CMOS回路の動作が比較的遅くなり、消
費電力の急変が抑制される。時刻T2 において、時限パ
ルス発生回路3から出力されていたパルス信号SELの
「H」レベル期間が終了し、これに応じて選択回路4
は、CMOS回路へのクロック出力として、入力クロッ
ク信号CLK0を選択し出力するものとなる。
には、CMOS回路に対してに有力クロック信号CLK
0より周波数の低いクロック信号CLK1が供給される
ものとなり、CMOS回路の動作が比較的遅くなり、消
費電力の急変が抑制される。時刻T2 において、時限パ
ルス発生回路3から出力されていたパルス信号SELの
「H」レベル期間が終了し、これに応じて選択回路4
は、CMOS回路へのクロック出力として、入力クロッ
ク信号CLK0を選択し出力するものとなる。
【0011】図2は、本発明を実施した場合のCMOS
回路による消費電力の変化を示す説明図であり、同図に
おいて、21はCMOS回路に電源電圧を供給する電源
回路の供給能力特性、22はCMOS回路における消費
電力の変動特性を示している。時刻T1 において、入力
クロック信号CLK0が回復し、CMOS回路には入力
クロック信号CLK0より低い周波数のクロック信号C
LK1が供給されるものとなり、CMOS回路における
消費電力は、電源回路の供給能力を越えて増加するが急
激に増加することはなく、ある程度の消費電力で一定と
なる。
回路による消費電力の変化を示す説明図であり、同図に
おいて、21はCMOS回路に電源電圧を供給する電源
回路の供給能力特性、22はCMOS回路における消費
電力の変動特性を示している。時刻T1 において、入力
クロック信号CLK0が回復し、CMOS回路には入力
クロック信号CLK0より低い周波数のクロック信号C
LK1が供給されるものとなり、CMOS回路における
消費電力は、電源回路の供給能力を越えて増加するが急
激に増加することはなく、ある程度の消費電力で一定と
なる。
【0012】その後、電源回路の供給能力が徐々に増加
して、クロック信号CLK1によるCMOS回路の消費
電力を上回るものとなる。時刻T2 において、時限パル
ス発生回路3からのパルス信号SELが停止されてCM
OS回路には入力クロック信号CLK0が供給されるも
のとなり、CMOS回路における消費電力は、再び電源
回路の供給能力を越えて増加するが急激に増加すること
はなく、ある程度の消費電力で一定となり、その後、電
源回路の供給能力がさらに増加して、クロック信号CL
K0によるCMOS回路の消費電力とほぼ等しい電力を
供給するものとなる。
して、クロック信号CLK1によるCMOS回路の消費
電力を上回るものとなる。時刻T2 において、時限パル
ス発生回路3からのパルス信号SELが停止されてCM
OS回路には入力クロック信号CLK0が供給されるも
のとなり、CMOS回路における消費電力は、再び電源
回路の供給能力を越えて増加するが急激に増加すること
はなく、ある程度の消費電力で一定となり、その後、電
源回路の供給能力がさらに増加して、クロック信号CL
K0によるCMOS回路の消費電力とほぼ等しい電力を
供給するものとなる。
【0013】このように、入力クロック信号CLK0よ
りも低い周波数のクロック信号CLK1を出力するクロ
ック発生回路2を設けて、入力クロック信号CLK0の
回復から所定期間tだけ入力クロック信号CLK0の代
わりにクロック信号CLK1をCMOS回路に供給する
ようにしたので、入力クロック信号回復時におけるCM
OS回路での消費電力の急変が抑制され、電源回路から
CMOS回路に供給される電源電圧が低下することな
く、入力クロック信号回復時においてCMOS回路の安
定動作を実現することが可能となる。
りも低い周波数のクロック信号CLK1を出力するクロ
ック発生回路2を設けて、入力クロック信号CLK0の
回復から所定期間tだけ入力クロック信号CLK0の代
わりにクロック信号CLK1をCMOS回路に供給する
ようにしたので、入力クロック信号回復時におけるCM
OS回路での消費電力の急変が抑制され、電源回路から
CMOS回路に供給される電源電圧が低下することな
く、入力クロック信号回復時においてCMOS回路の安
定動作を実現することが可能となる。
【0014】なお、以上の説明において、クロック発生
回路2から入力クロック信号CLK0と比較して低い周
波数のクロック信号CLK1を出力するようにした場合
について説明したが、このクロック信号CLK1の周波
数を変化させるようにしてもよい。すなわち、図3の時
刻T1 において、入力クロック信号CLK0の回復が検
出された場合、クロック発生回路2は、検出信号ALM
に応じて、入力クロック信号CLK0よりも低い周波数
f1L(第1の周波数)のクロック信号CLK1の出力を
開始し、このクロック信号CLK1は、選択回路4を介
してCMOS回路に供給される。
回路2から入力クロック信号CLK0と比較して低い周
波数のクロック信号CLK1を出力するようにした場合
について説明したが、このクロック信号CLK1の周波
数を変化させるようにしてもよい。すなわち、図3の時
刻T1 において、入力クロック信号CLK0の回復が検
出された場合、クロック発生回路2は、検出信号ALM
に応じて、入力クロック信号CLK0よりも低い周波数
f1L(第1の周波数)のクロック信号CLK1の出力を
開始し、このクロック信号CLK1は、選択回路4を介
してCMOS回路に供給される。
【0015】ここで、クロック発生回路2は、クロック
信号CLK1の周波数を周波数f1Lから周波数f1Lより
も高く入力クロック信号CLK0以下の周波数f1H(第
2の周波数)に連続的あるいは段階的に徐々に変化させ
る。これにより、CMOS回路には、時刻T1 から時刻
T2 の期間に、周波数f1Lからf1Hまで徐々に変化する
クロック信号CLK1が供給され、CMOS回路におけ
る電力消費量も徐々に増加するものとなり、電源回路の
供給能力特性にほぼ等しい電力消費特性を得ることが可
能となり、入力クロック信号回復時においてCMOS回
路および電源回路のより安定した動作を実現することが
可能となる。
信号CLK1の周波数を周波数f1Lから周波数f1Lより
も高く入力クロック信号CLK0以下の周波数f1H(第
2の周波数)に連続的あるいは段階的に徐々に変化させ
る。これにより、CMOS回路には、時刻T1 から時刻
T2 の期間に、周波数f1Lからf1Hまで徐々に変化する
クロック信号CLK1が供給され、CMOS回路におけ
る電力消費量も徐々に増加するものとなり、電源回路の
供給能力特性にほぼ等しい電力消費特性を得ることが可
能となり、入力クロック信号回復時においてCMOS回
路および電源回路のより安定した動作を実現することが
可能となる。
【0016】
【発明の効果】以上説明したように、本発明は、入力ク
ロック信号の周波数よりも低い周波数のクロック信号を
発生するクロック発生手段を設けて、通常は入力クロッ
ク信号を出力し、時限パルス発生手段からのパルス信号
に基づいて入力クロック信号が回復した時点から所定期
間内にはクロック信号を出力するようにしたので、入力
クロック信号回復時におけるCMOS回路での消費電力
の急変が抑制され、電源回路からCMOS回路に供給さ
れる電源電圧が低下することなく、入力クロック信号回
復時においてCMOS回路の安定動作を実現することが
可能となる。また、クロック発生手段により、入力クロ
ック信号が回復した時点から所定期間内に、入力クロッ
ク信号の周波数よりも低い第1の周波数から、この第1
の周波数よりも高く入力クロック信号の周波数以下の第
2の周波数まで、連続的あるいは段階的に周波数が変化
するクロック信号を出力するようにしたので、電源回路
の供給能力特性にほぼ等しいCMOS回路の電力消費特
性を得ることが可能となり、入力クロック信号回復時に
おいてCMOS回路および電源回路のより安定した動作
を実現することが可能となる。
ロック信号の周波数よりも低い周波数のクロック信号を
発生するクロック発生手段を設けて、通常は入力クロッ
ク信号を出力し、時限パルス発生手段からのパルス信号
に基づいて入力クロック信号が回復した時点から所定期
間内にはクロック信号を出力するようにしたので、入力
クロック信号回復時におけるCMOS回路での消費電力
の急変が抑制され、電源回路からCMOS回路に供給さ
れる電源電圧が低下することなく、入力クロック信号回
復時においてCMOS回路の安定動作を実現することが
可能となる。また、クロック発生手段により、入力クロ
ック信号が回復した時点から所定期間内に、入力クロッ
ク信号の周波数よりも低い第1の周波数から、この第1
の周波数よりも高く入力クロック信号の周波数以下の第
2の周波数まで、連続的あるいは段階的に周波数が変化
するクロック信号を出力するようにしたので、電源回路
の供給能力特性にほぼ等しいCMOS回路の電力消費特
性を得ることが可能となり、入力クロック信号回復時に
おいてCMOS回路および電源回路のより安定した動作
を実現することが可能となる。
【図1】 本発明の一実施例による負荷急変防止回路の
ブロック図である。
ブロック図である。
【図2】 本発明によるCMOS回路における消費電力
の変化を示す説明図である。
の変化を示す説明図である。
【図3】 図1の各部における信号波形を示すタイミン
グチャートである。
グチャートである。
【図4】 従来のCMOS回路の入力部を示すブロック
図である。
図である。
1…クロック回復検出回路、2クロック発生回路、3時
限パルス発生回路、4選択回路、入力クロック信号CL
K0、クロック信号CLK1、検出信号ALM、パルス
信号SEL。
限パルス発生回路、4選択回路、入力クロック信号CL
K0、クロック信号CLK1、検出信号ALM、パルス
信号SEL。
Claims (2)
- 【請求項1】 所定の入力クロック信号に基づいて動作
するCMOS回路の前記クロック信号回復時に発生する
消費電力の急変を防止する負荷急変防止回路において、 前記入力クロック信号の回復を検出した場合に所定の検
出信号を出力するクロック回復検出手段と、 前記入力クロック信号の周波数よりも低い周波数のクロ
ック信号を発生するクロック発生手段と、 前記クロック回復検出手段からの前記検出信号をトリガ
として、所定期間長のパルス信号を出力する時限パルス
発生手段と、 前記入力クロック信号と前記クロック発生手段からの前
記クロック信号とを受信し、通常は前記入力クロック信
号を出力し、前記時限パルス発生手段からの前記パルス
信号に基づいて前記入力クロック信号が回復した時点か
ら所定期間内には前記クロック信号を出力する選択手段
とを備えることを特徴とする負荷急変防止回路。 - 【請求項2】 請求項1記載の急変防止回路において、 前記クロック発生手段は、前記入力クロック信号が回復
した時点から所定期間内に、前記入力クロック信号の周
波数よりも低い第1の周波数から、この第1の周波数よ
りも高く前記入力クロック信号の周波数以下の第2の周
波数まで、連続的あるいは段階的に周波数が変化するク
ロック信号を出力するようにしたことを特徴とする負荷
急変防止回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6184742A JPH0851350A (ja) | 1994-08-05 | 1994-08-05 | 負荷急変防止回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6184742A JPH0851350A (ja) | 1994-08-05 | 1994-08-05 | 負荷急変防止回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0851350A true JPH0851350A (ja) | 1996-02-20 |
Family
ID=16158560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6184742A Pending JPH0851350A (ja) | 1994-08-05 | 1994-08-05 | 負荷急変防止回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0851350A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008029554A1 (fr) * | 2006-09-06 | 2008-03-13 | Panasonic Corporation | Circuit semiconducteur de commande d'entrée/sortie |
JP2008219250A (ja) * | 2007-03-01 | 2008-09-18 | Nec Corp | クロック制御回路及びクロック制御方法 |
CN102968658A (zh) * | 2011-08-31 | 2013-03-13 | 北京中电华大电子设计有限责任公司 | 一种智能卡功耗补偿方法 |
Citations (1)
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