JPH0697367A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0697367A JPH0697367A JP4243263A JP24326392A JPH0697367A JP H0697367 A JPH0697367 A JP H0697367A JP 4243263 A JP4243263 A JP 4243263A JP 24326392 A JP24326392 A JP 24326392A JP H0697367 A JPH0697367 A JP H0697367A
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- JP
- Japan
- Prior art keywords
- input terminal
- semiconductor integrated
- integrated circuit
- circuit device
- wiring
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 レイアウトに依存した発生するスキューによ
る誤動作をレイアウト前に対処する。 【構成】 Ｆ／Ｆ１００は、ポリシリでできているクロ
ック入力端子１０１，データ入力端子１０２と、アルミ
配線でできているデータ出力端子１０３，反転データ出
力端子１０４を有しており、前記クロック入力端子１０
１を除く３端子は、アルミ配線トラック１０５と交点を
持たない構造となっている。また、クロック入力端子１
０１は、外部方向に伸び、かつ、ファンクション・ブロ
ック間を配線するアルミ配線トラック１０５との交点が
Ｃ１，Ｃ２，Ｃ３，Ｃ４と４つあり、それぞれの前記交
点は、アルミ配線と接続可能な形状となっている。
る誤動作をレイアウト前に対処する。 【構成】 Ｆ／Ｆ１００は、ポリシリでできているクロ
ック入力端子１０１，データ入力端子１０２と、アルミ
配線でできているデータ出力端子１０３，反転データ出
力端子１０４を有しており、前記クロック入力端子１０
１を除く３端子は、アルミ配線トラック１０５と交点を
持たない構造となっている。また、クロック入力端子１
０１は、外部方向に伸び、かつ、ファンクション・ブロ
ック間を配線するアルミ配線トラック１０５との交点が
Ｃ１，Ｃ２，Ｃ３，Ｃ４と４つあり、それぞれの前記交
点は、アルミ配線と接続可能な形状となっている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にファンクション・ブロックのレイアウト構造
に関する。
関し、特にファンクション・ブロックのレイアウト構造
に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置のフリップフ
ロップ（以下、Ｆ／Ｆと称す）の端子のレイアウトを図
４に示す。図４に示すように、Ｆ／Ｆ１００’は、ポリ
シリコン（以下、ポリシリと称す）でできているクロッ
ク入力端子１０１’と、データ入力端子１０２と、アル
ミ配線でできているデータ出力端子１０３と、反転デー
タ出力端子１０４とを有している。前記４端子は、アル
ミ配線トラック１０５と交点を持たない構造となってい
た。
ロップ（以下、Ｆ／Ｆと称す）の端子のレイアウトを図
４に示す。図４に示すように、Ｆ／Ｆ１００’は、ポリ
シリコン（以下、ポリシリと称す）でできているクロッ
ク入力端子１０１’と、データ入力端子１０２と、アル
ミ配線でできているデータ出力端子１０３と、反転デー
タ出力端子１０４とを有している。前記４端子は、アル
ミ配線トラック１０５と交点を持たない構造となってい
た。
【０００３】次に、図５，図６を用いて従来のＦ／Ｆ１
００’の動作を説明する。図５は従来のＦ／Ｆ１００’
が２つで構成している順序回路、図６は、前記順序回路
のタイミングチャートである。
００’の動作を説明する。図５は従来のＦ／Ｆ１００’
が２つで構成している順序回路、図６は、前記順序回路
のタイミングチャートである。
【０００４】前記順序回路は、ＣＬＫ信号の立ち上がり
でＦ／Ｆ１００’−１がＤＩ信号を保持し、そのＤＩ信
号を次のＣＬＫ信号の立ち上がりでＦ／Ｆ１００’−２
が保持するといった動作を行う。
でＦ／Ｆ１００’−１がＤＩ信号を保持し、そのＤＩ信
号を次のＣＬＫ信号の立ち上がりでＦ／Ｆ１００’−２
が保持するといった動作を行う。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置のＦ／Ｆは、図５に示すＤＥＬＡＹ（遅延
回路）１１４が、レイアウトによるアルミ配線の引き回
し等による遅延であるため、Ｆ／Ｆ１００’−１のクロ
ック入力端子１０１’−１とＦ／Ｆ１００’−２のクロ
ック入力端子１０１’−２に入力されるＣＬＫ信号間に
生じるスキューが、Ｆ／Ｆ１００’−１のＤＩ信号伝播
時間（ＤＩ信号が、データ入力端子１０２−１に入力さ
れてから、データ出力端子１０３−１に出力されるまで
の時間）より大きくなることがある。前記の場合、上述
した従来の半導体集積回路装置のＦ／Ｆを使った順序回
路は、図７に示すように前記ＤＩ信号が通り抜けるとい
う誤動作が起きるという欠点がある。
集積回路装置のＦ／Ｆは、図５に示すＤＥＬＡＹ（遅延
回路）１１４が、レイアウトによるアルミ配線の引き回
し等による遅延であるため、Ｆ／Ｆ１００’−１のクロ
ック入力端子１０１’−１とＦ／Ｆ１００’−２のクロ
ック入力端子１０１’−２に入力されるＣＬＫ信号間に
生じるスキューが、Ｆ／Ｆ１００’−１のＤＩ信号伝播
時間（ＤＩ信号が、データ入力端子１０２−１に入力さ
れてから、データ出力端子１０３−１に出力されるまで
の時間）より大きくなることがある。前記の場合、上述
した従来の半導体集積回路装置のＦ／Ｆを使った順序回
路は、図７に示すように前記ＤＩ信号が通り抜けるとい
う誤動作が起きるという欠点がある。
【０００６】本発明の目的は、レイアウトに依存して発
生するスキューによる誤動作をレイアウト前に対処する
半導体集積回路装置を提供することにある。
生するスキューによる誤動作をレイアウト前に対処する
半導体集積回路装置を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路装置は、半導体集積回
路のファンクション・ブロックに入力端子を有する半導
体集積回路装置であって、入力端子は、外部方向に伸
び、かつファンクション・ブロック間を配線するアルミ
配線と接続可能な形状に形成されたものである。
め、本発明に係る半導体集積回路装置は、半導体集積回
路のファンクション・ブロックに入力端子を有する半導
体集積回路装置であって、入力端子は、外部方向に伸
び、かつファンクション・ブロック間を配線するアルミ
配線と接続可能な形状に形成されたものである。
【０００８】
【作用】ファンクション・ブロックは、入力端子を有し
ている。該入力端子は、外部方向に伸び、かつ、ファン
クション・ブロック間を配線するアルミ配線トラックと
の交点で、前記アルミ配線と接続可能な形状となってい
る。このため、レイアウト前にスキュー対策が可能とな
る。
ている。該入力端子は、外部方向に伸び、かつ、ファン
クション・ブロック間を配線するアルミ配線トラックと
の交点で、前記アルミ配線と接続可能な形状となってい
る。このため、レイアウト前にスキュー対策が可能とな
る。
【０００９】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。図１は、本発明の一実施例に係る半導体
集積回路装置のＦ／Ｆの端子を示すレイアウト図であ
る。
して説明する。図１は、本発明の一実施例に係る半導体
集積回路装置のＦ／Ｆの端子を示すレイアウト図であ
る。
【００１０】図１において、Ｆ／Ｆ１００は、ポリシリ
でできているクロック入力端子１０１及びデータ入力端
子１０２と、アルミ配線でできているデータ出力端子１
０３及び反転データ出力端子１０４とを有している。
でできているクロック入力端子１０１及びデータ入力端
子１０２と、アルミ配線でできているデータ出力端子１
０３及び反転データ出力端子１０４とを有している。
【００１１】前記クロック入力端子１０１を除く３端子
は、アルミ配線トラック１０５と交点を持たない構造と
なっている。また、クロック入力端子１０１は、ポリシ
リが外部方向に伸び、かつ、ファンクション・ブロック
間を配線するアルミ配線トラック１０５との交点がＣ
１，Ｃ２，Ｃ３，Ｃ４と４つあり、それぞれの前記交点
は、前記アルミ配線と接続可能な形状となっている。
は、アルミ配線トラック１０５と交点を持たない構造と
なっている。また、クロック入力端子１０１は、ポリシ
リが外部方向に伸び、かつ、ファンクション・ブロック
間を配線するアルミ配線トラック１０５との交点がＣ
１，Ｃ２，Ｃ３，Ｃ４と４つあり、それぞれの前記交点
は、前記アルミ配線と接続可能な形状となっている。
【００１２】次に、図２及び図３を用いて本発明のＦ／
Ｆ１００の動作を説明する。図２は本発明のＦ／Ｆ１０
が２つで構成している順序回路、図３は前記順序回路の
タイミングチャートである。
Ｆ１００の動作を説明する。図２は本発明のＦ／Ｆ１０
が２つで構成している順序回路、図３は前記順序回路の
タイミングチャートである。
【００１３】前記順序回路は、ＣＬＫ信号の立ち上がり
でＦ／Ｆ１００−１がＤＩ信号を保持し、その前記ＤＩ
信号を次のＣＬＫ信号の立ち上がりでＦ／Ｆ１００−２
が保持するといった動作を行う。
でＦ／Ｆ１００−１がＤＩ信号を保持し、その前記ＤＩ
信号を次のＣＬＫ信号の立ち上がりでＦ／Ｆ１００−２
が保持するといった動作を行う。
【００１４】しかし、前記順序回路では、図２に示すＤ
ＥＬＡＹ１１４が、レイアウトによるアルミ配線の引き
回し等による遅延であるため、Ｆ／Ｆ１００−１のクロ
ック入力端子１０１−１とＦ／Ｆ１００−２のクロック
入力端子１０１−２に入力される前記ＣＬＫ信号間に生
じるスキューにより、前記順序回路が誤動作する場合が
ある。
ＥＬＡＹ１１４が、レイアウトによるアルミ配線の引き
回し等による遅延であるため、Ｆ／Ｆ１００−１のクロ
ック入力端子１０１−１とＦ／Ｆ１００−２のクロック
入力端子１０１−２に入力される前記ＣＬＫ信号間に生
じるスキューにより、前記順序回路が誤動作する場合が
ある。
【００１５】この場合、Ｆ／Ｆ１００−１のクロック入
力端子１０１−１はＣ４，Ｆ／Ｆ１００−２のクロック
入力端子１０１−２はＣ１でＣＬＫ端子のアルミ配線を
接続し、クロック入力端子１０１−１のポリシリの長さ
で意図的に遅延を作り、ＣＬＫ信号間に生じるスキュー
を吸収させ、前記順序回路の誤動作を防止する。
力端子１０１−１はＣ４，Ｆ／Ｆ１００−２のクロック
入力端子１０１−２はＣ１でＣＬＫ端子のアルミ配線を
接続し、クロック入力端子１０１−１のポリシリの長さ
で意図的に遅延を作り、ＣＬＫ信号間に生じるスキュー
を吸収させ、前記順序回路の誤動作を防止する。
【００１６】
【発明の効果】以上説明したように本発明は、半導体集
積回路装置のファンクション・ブロックにおいて、入力
端子となっているポリシリを、外部方向に伸び、かつ、
ファンクション・ブロック間を配線するアルミ配線トラ
ックとの交点で、前記アルミ配線と接続可能な形状とす
ることにより、レイアウト前にスキュー対策が可能であ
る。これにより、レイアウトに依存する誤動作を防ぐこ
とが可能となり、開発期間が短縮できるという効果があ
る。
積回路装置のファンクション・ブロックにおいて、入力
端子となっているポリシリを、外部方向に伸び、かつ、
ファンクション・ブロック間を配線するアルミ配線トラ
ックとの交点で、前記アルミ配線と接続可能な形状とす
ることにより、レイアウト前にスキュー対策が可能であ
る。これにより、レイアウトに依存する誤動作を防ぐこ
とが可能となり、開発期間が短縮できるという効果があ
る。
【図１】本発明の一実施例に係る半導体集積回路装置の
Ｆ／Ｆの端子を示すレイアウト図である。
Ｆ／Ｆの端子を示すレイアウト図である。
【図２】本発明の半導体集積回路装置のＦ／Ｆで構成さ
れている順序回路を示す図である。
れている順序回路を示す図である。
【図３】図２の順序回路のタイムチャートである。
【図４】従来の半導体集積回路装置のＦ／Ｆの端子を示
すレイアウト図である。
すレイアウト図である。
【図５】従来の半導体集積回路装置のＦ／Ｆで構成され
ている順序回路を示す図である。
ている順序回路を示す図である。
【図６】図５の順序回路のタイムチャートである。
【図７】図５の順序回路が誤動作した場合のタイムチャ
ートである。
ートである。
１００−１，１００−２ フリップフロップ １０１，１０１−１，１０１−２ フリップフロップの
クロック入力端子 １０２ フリップフロップのデータ入力端子 １０３ フリップフロップのデータ出力端子 １０４ フリップフロップの反転データ出力端子 １０５ アルミ配線トラック １１４ 配線等による遅延回路 Ｃ１，Ｃ２，Ｃ３，Ｃ４ アルミ配線と接続可能な交点 ＤＩ 順序回路のデータ入力端子 ＣＬＫ 順序回路のクロック入力端子 ＤＯ 順序回路のデータ出力端子
クロック入力端子 １０２ フリップフロップのデータ入力端子 １０３ フリップフロップのデータ出力端子 １０４ フリップフロップの反転データ出力端子 １０５ アルミ配線トラック １１４ 配線等による遅延回路 Ｃ１，Ｃ２，Ｃ３，Ｃ４ アルミ配線と接続可能な交点 ＤＩ 順序回路のデータ入力端子 ＣＬＫ 順序回路のクロック入力端子 ＤＯ 順序回路のデータ出力端子
Claims (1)
- 【請求項１】 半導体集積回路のファンクション・ブロ
ックに入力端子を有する半導体集積回路装置であって、 入力端子は、外部方向に伸び、かつファンクション・ブ
ロック間を配線するアルミ配線と接続可能な形状に形成
されたものであることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243263A JPH0697367A (ja) | 1992-09-11 | 1992-09-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243263A JPH0697367A (ja) | 1992-09-11 | 1992-09-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697367A true JPH0697367A (ja) | 1994-04-08 |
Family
ID=17101269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4243263A Pending JPH0697367A (ja) | 1992-09-11 | 1992-09-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697367A (ja) |
-
1992
- 1992-09-11 JP JP4243263A patent/JPH0697367A/ja active Pending
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