KR100298127B1 - 덧셈기만을 사용한 비트 분리 구조의 고속 병렬 디지털 필터 - Google Patents

Abstract

본 발명은 고속의 병렬 디지털 필터에 관한 것으로, 입력 자료가 데이터인지또는 필터 계수인지를 구분하는 분배기; 상기 필터 계수를 저장하는 계수 레지스터; 상기 데이터를 부호 및 크기 형태의 데이터로 변환하는 변환기; 상기 변환된 데이터를 저장하는 데이터 레지스터; 상기 데이터의 부호와 데이터의 현재 비트의 값에 따라 필터 계수를 선택하는 필터 계수 선택기; 상기 필터 계수 선택기에서 선택된 필터 계수들을 가지고 부분합을 계산하는 덧셈기; 상기 덧셈기의 부분합들을 왼쪽으로 쉬프트하는 쉬프터; 및 상기 부분합을 누적하여 가산하는 누적 덧셈기를 포함하는 것을 특징으로 한다.

이러한 본 발명에 따르면, 기존의 곱셈기를 이용한 디지털 필터보다 더 작은 자원을 사용하여 더 빠른 디지털 필터의 구현이 가능한 효과가 있다.

Description

덧셈기만을 사용한 비트 분리 구조의 고속 병렬 디지털 필터{DIGITAL FILTER}

본 발명은 디지털 필터에 관한 것으로, 더욱 상세하게는, 덧셈기만을 사용하며 비트 분리 구조를 갖는 고속의 병렬 디지털 필터에 관한 것이다.

전기공학적인 관점에서 필터란 전기적인 신호를 한 형태에서 다른 형태로 변환, 특히, 전기적 신호의 일부분을 제거하는 장치를 일컫는다. 디지털 필터는 디지털로 표현된 전기적 신호를 필터링하는 데 사용된다.

상기와 같은 디지털 필터는 혈압계, 지진 관측, 음성 통신 및 레이더 신호처리를 비롯하여 여러 분야에서 응용되고 있는데, 특히, 레이더 신호처리 등에서는 실시간에 가까운 고속의 신호처리 능력을 갖춘 디지털 필터의 필요성이 크게 대두되고 있다.

디지털 필터의 구성을 보면, 기존의 디지털 필터는 기본적으로, 필터 계수와입력 데이터를 승산하는 부분과, 각 탭의 승산 결과들을 가산하는 부분으로 구성되어 있다. 이 경우, 승산을 위한 부분은 하드웨어로 구현할 경우 많은 자원이 소요될 뿐 아니라, 연산 시간도 많이 걸려 전체 처리 속도를 느리게 만드는 주요 원인이 되고 있다. 따라서, 처리 속도가 기존의 필터보다 빠른 새로운 디지털 필터가 요구되고 있다.

본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 데이터를 비트 단위로 분할하여 각 비트별로 연산을 수행하고, 각 비트별 연산은 곱셈기를 이용하지 않고 덧셈기만을 이용하도록 구성함으로써, 처리 속도가 보다 향상된 고속 병렬 디지털 필터를 제공하는 데 본 발명의 목적이 있다.

이와 같은 목적을 실현하기 위한 본 발명의 일 실시예에 따르면, 데이터 또는 필터 계수로 구성된 입력 자료를 입력으로 수신하는 디지털 필터를 구현하는 방법에 있어서: (a) 상기 입력 자료가 데이터 또는 필터 계수인지를 구분하는 단계; (b) 상기 필터 계수를 필터 계수와 필터 계수의 2의 보수 부분으로 나누어 각각 서로 다른 레지스터에 저장하고, 상기 데이터를 부호 및 크기 형태의 데이터로 변환하여 각각 레지스터에 저장하는 단계; (c) 상기 데이터의 부호와 데이터의 현재 비트의 값에 따라 필터 계수를 선택하는 단계; (d) 상기 선택된 필터 계수들을 가지고 부분합을 계산하는 단계; (e) 상기 부분합들을 왼쪽으로 쉬프트하는 단계; 및 (f) 상기 부분합을 누적하여 가산하는 단계를 포함한다.

또한 본 발명의 다른 특징에 따르면, 데이터 또는 필터 계수로 구성된 입력 자료를 입력으로 수신하는 디지털 필터에 있어서: 상기 입력 자료에서 데이터와 필터 계수를 구분하는 분배기; 상기 필터 계수를 저장하는 필터계수 레지스터; 상기 데이터를 부호 및 크기 형태의 데이터로 변환하는 변환기; 상기 변환된 데이터를저장하는 데이터 레지스터; 상기 데이터의 부호와 데이터의 현재 비트의 값에 따라 필터 계수를 선택하는 필터 계수 선택기; 상기 필터 계수 선택기에서 선택된 필터 계수들을 가지고 부분합을 계산하는 덧셈기; 상기 덧셈기의 부분합들을 왼쪽으로 쉬프트하는 쉬프터; 및 상기 부분합을 누적하여 가산하는 누적 덧셈기를 포함한다.

본 발명의 상기 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 다음에 설명하는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.

도 1은 본 발명에 따른 디지털 필터의 구현 방법을 도시한 플로우 차트,

도 2는 본 발명에 따른 디지털 필터의 블록 구성도,

도 3은 도 2의 데이터 레지스터를 상세하게 도시한 도면,

도 4는 도 2의 계수 레지스터를 상세하게 도시한 도면,

도 5는 본 발명에 따른 디지털 필터를 구현한 예를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

200 : 분배기

202 : 변환기

204 : 데이터 레지스터

206 : 계수 레지스터

208 : 필터 계수 선택기

210 : 덧셈기

212 : 쉬프터

214 : 누적덧셈기

216 : 출력버퍼

300 : 부호 레지스터

302, 304, 306 : 크기 레지스터

400 : 계수 레지스터

402 : 보수 레지스터

이하, 첨부된 도면을 참조하여 본 발명에 따른 고속 병렬 디지털 필터를 상세하게 설명한다.

도 1에는, 본 발명에 따른 고속 병렬 디지털 필터를 구현하는 방법에 관한 플로우 차트가 도시되어 있다.

단계 (100)에서, 데이터 또는 필터 계수로 구성된 입력 자료를 수신한다. 단계 (102)에서는 입력 자료가 데이터인지 또는 필터 계수인지를 구분한다. 이어서, 단계 (104)에서는, 필터 계수는 필터 계수와 필터 계수의 2의 보수 부분으로 나누어 각각 서로 다른 레지스터에 저장하고, 입력시 2의 보수 형태로 구성되어 있던 데이터는 부호 및 크기 형태의 데이터로 변환하여 각각 레지스터에 저장한다. 단계 (106)에서는 입력 데이터의 부호와 데이터의 현재 비트의 값에 따라 필터 계수를 선택한다. 이 때, 필터 계수를 선택하는 방법은 표 1에 제시되어 있다.

데이터의 부호	데이터 각 비트의 값	선택되는 계수
+	0	0
+	1	필터 계수
-	0	0
-	1	필터 계수의 2의 보수

즉, 데이터의 부호가 (+)이고, 데이터의 비트의 값이 0이면 선택되는 필터 계수는 0이고, 데이터의 부호가 (+)이고, 데이터의 비트의 값이 1이면 선택되는 필터 계수는 현재의 필터계수이고, 데이터의 부호가 (-)이고, 데이터의 비트의 값이 0이면 선택되는 필터 계수는 0이고, 데이터의 부호가 (-)이고, 데이터의 비트의 값이 1이면 선택되는 필터 계수는 현재 필터 계수의 2의 보수가 선택된다. 표 1의 기준에 따른 비트 위치별 필터 계수의 선택은 모든 탭에 대해 동시에 병렬적으로 이루어진다. 위의 과정을 통해 각 탭에 대해 비트별로 결정된 계수들은 트리(Tree) 형태의 덧셈기로 보내져서 비트별 부분합을 계산하는 데 사용된다. 비트 위치별 계수를 선택하는 과정과, 선택된 계수들을 가지고 부분합을 계산하는 과정은 최하위 비트부터 시작하여 부호 비트를 제외한 나머지 비트 위치에 대해 모두 이루어지므로 (데이터 비트수 - 1)번 만큼 반복되게 된다. 각 비트 위치별로 결정된 부분합들은 단계 (110)에서 쉬프터를 통해서 자릿수만큼 왼쪽으로 쉬프트되어, 비트 위치에 해당하는 만큼 2와 곱해지는 효과를 얻게 된다. 즉, 비트별 부분합은 수학식 1에 따라 결정되게 된다.

A : 비트 위치에 대한 보상이 이루어진 부분합

B : 트리 구조 덧셈기를 통해 얻은 부분합

n : 비트 위치

위의 과정을 거쳐 비트별 위치에 대한 보상이 끝난 부분합은 단계 (112)에서 덧셈기와 레지스터로 구성된 누적 덧셈기를 통해 더해진다. 이어서, 단계 (114)에서는 더해진 결과를 저장하고 출력하게 된다.

단계 (108)에서는 표 1에 준하여 선택된 필터 계수를 가산하여 비트별 부분합을 구한다.

도 2를 참조하면, 본 발명의 방법에 따른 고속 병렬 디지털 필터의 구현예가 도시되어 있다.

필터 계수 또는 데이터로 구성된 입력 자료는 분배기(200)에서 필터 계수와 데이터로 구분되어 진다. 필터 계수와 그 2의 보수로 구성된 필터 계수는 계수 레지스터(206)에서 도 4에서 보는 바와 같이 필터 계수와 그 2의 보수가 각기 서로 다른 레지스터, 즉, 계수 레지스터(400) 및 보수 레지스터(402)에 저장된다. 한편, 데이터는 분배기(200)에 입력될 때에는 2의 보수 형태였으나, 변환기(202)에서 부호 및 크기값(Sign and Magnitude)으로 변환된 후 각기 분리된다. 이 변환은 모든 경우의 수가 저장되어 있는 룩-업 테이블을 이용하여 이루어지게 된다. 데이터의 모든 위치에 대해, 부호와 비트별 값('0' 또는 '1')에 따라 '0' 또는 계수나 계수의 2의 보수 중에 한 값을 선택한다. 선택 과정은 상기 표 1에 따라 이루어진다. 변환된 값을 저장하는 데이터 레지스터(204)는 도 3에서 보는 바와 같이 구성되어 있다. 최상위 비트는 부호값으로서 레지스터(300)에 순차적으로 저장되고, 크기는레지스터(302 ∼ 306)에 순차적으로 저장되게 된다. 도 3에서 'L'은 데이터의 비트 수, 'P'는 필터의 탭수를 각기 나타낸다. 표 1의 기준에 따른 비트 위치별 필터 계수의 선택은 필터 계수 선택기(208)에서 모든 탭에 대해 동시에 병렬적으로 이루어진다. 위의 과정을 통해 각 탭에 대해 비트별로 결정된 계수들은 트리 형태의 덧셈기(210)로 보내져서 비트별 부분합을 계산하는데 사용된다. 비트 위치별 계수를 선택하는 과정과, 선택된 계수들을 가지고 부분합을 계산하는 과정은 최하위 비트부터 시작하여 부호 비트를 제외한 나머지 비트 위치에 대해 모두 이루어지므로 (데이터 비트수 - 1)번 만큼 반복되게 된다. 각 비트 위치별로 결정된 부분합들은 쉬프터(212)를 통해서 자릿수만큼 왼쪽으로 쉬프트되어, 비트 위치에 해당하는 만큼 2와 곱해지는 효과를 얻는다. 위의 과정을 거쳐 비트별 위치에 대한 보상이 끝난 부분합은 덧셈기와 레지스터로 구성된 누적 덧셈기(214)에서 더해져서 출력 버퍼(216)에 일시 저장된 후 출력되게 된다.

도 5에 도시된 본 발명의 한 실시예에서는, 고속 병렬 디지털 필터의 구조를 FPGA에 적용하여 80탭의 길이를 가지며, 8비트의 데이터와 8비트의 필터 계수를 받아서 22비트의 출력을 낼 수 있도록 구현하였다. 이 고속 병렬 디지털 필터 FPGA 칩은 PCI 인터페이스를 통해 PC와 연결하였고, PC의 상위 응용 소프트웨어를 이용하여 처리 결과를 검증하였다.

상술한 바와 같이 본 발명은 바람직한 예를 중심으로 설명 및 도시되었으나, 본 기술 분야의 숙련자라면 본 발명의 사상 및 범주를 벗어나지 않고 다양하게 변형 실시할 수 있음을 알 수 있을 것이다.

상술한 바와 같이, 본 발명에 따른 고속 병렬 디지털 필터의 방법 및 구조를 적용할 경우, 기존의 곱셈기를 이용한 디지털 필터보다 더 작은 자원을 사용하여 더 빠른 디지털 필터의 구현이 가능하다.

Claims (20)

1. 데이터 또는 필터 계수로 구성된 입력 자료를 입력으로 수신하는 디지털 필터를 구현하는 방법에 있어서:

   (a) 상기 입력 자료가 데이터인지 또는 필터 계수인지를 구분하는 단계;

   (b) 상기 필터 계수 부분은 필터 계수와 필터 계수의 2의 보수 부분으로 나누어 각각 서로 다른 레지스터에 저장하고, 데이터 부분은 부호 및 크기 형태의 데이터로 변환하여 각각 레지스터에 저장하는 단계;

   (c) 상기 데이터의 부호와 데이터의 현재 비트의 값에 따라 필터 계수를 선택하는 단계;

   (d) 상기 선택된 필터 계수들을 가지고 부분합을 계산하는 단계;

   (e) 상기 부분합들을 왼쪽으로 쉬프트하는 단계; 및

   (f) 상기 부분합을 누적하여 가산하는 단계를 포함하는 것을 특징으로 하는 디지털 필터의 구현 방법.
2. 제 1 항에 있어서, 상기 디지털 필터 구현 방법이, (g) 상기 누적 가산한 결과를 저장하여 출력하는 단계를 더 포함하는 것을 특징으로 하는 디지털 필터의 구현 방법.
3. 제 1 항에 있어서, 상기 단계(a)의 데이터는 2의 보수 형태로 구성된 것을특징으로 하는 디지털 필터 구현 방법.
4. 제 1 항에 있어서, 상기 단계(b)의 변환은 룩업 테이블을 이용하여 이루어지는 것을 특징으로 하는 디지털 필터 구현 방법.
5. 제 1 항에 있어서, 상기 단계 (c)는 데이터의 부호가 (+)이고, 데이터의 비트의 값이 0이면 선택되는 필터 계수는 0이고, 데이터의 부호가 (+)이고, 데이터의 비트의 값이 1이면 선택되는 필터 계수는 현재의 필터 계수이고, 데이터의 부호가 (-)이고, 데이터의 비트의 값이 0이면 선택되는 필터 계수는 0이고, 데이터의 부호가 (-)이고, 데이터의 비트의 값이 1이면 선택되는 필터 계수는 현재 필터 계수의 2의 보수가 되게 하는 디지털 필터 구현 방법.
6. 제 1 항에 있어서, 상기 단계 (d)는 최하위 비트부터 시작하여 부호 비트를 제외한 나머지 비트 위치에 대해 모두 가산하는 것을 특징으로 하는 디지털 필터 구현 방법.
7. 제 1 항에 있어서, 상기 단계 (d)의 부분합의 계산은 트리(Tree)형태로 이루어진 덧셈기를 이용하여 구성되는 것을 특징으로 하는 디지털 필터 구현 방법.
8. 제 1 항에 있어서, 상기 단계(d)와 (e)의 부분합의 산출은

   비트 위치에 대한 보상이 이루어진 부분합 =

   트리 구조 덧셈기를 통해 얻은 부분합 × 2^{비트 위치}

   에 의하여 구성되는 것을 특징으로 하는 디지털 필터 구현 방법.
9. 제 1 항에 있어서, 상기 단계 (f)의 누적 가산은 덧셈기와 레지스터를 이용하여 구성되는 것을 특징으로 하는 디지털 필터 구현 방법.
10. 데이터 또는 필터 계수로 구성된 입력 자료를 입력으로 수신하는 디지털 필터에 있어서:

    입력 자료가 데이터인지 또는 필터 계수인지를 구분하는 분배기;

    상기 필터 계수를 저장하는 계수 레지스터;

    상기 데이터를 부호 및 크기 형태의 데이터로 변환하는 변환기;

    상기 변환된 데이터를 저장하는 데이터 레지스터;

    상기 데이터의 부호와 데이터의 현재 비트의 값에 따라 필터 계수를 선택하는 필터 계수 선택기;

    상기 필터 계수 선택기에서 선택된 필터 계수들을 가지고 부분합을 계산하는 덧셈기;

    상기 덧셈기의 부분합들을 왼쪽으로 쉬프트하는 쉬프터; 및

    상기 부분합을 누적하여 가산하는 누적 덧셈기를 포함하는 것을 특징으로 하는 디지털 필터.
11. 제 10 항에 있어서, 상기 디지털 필터가, 상기 누적 가산한 결과를 저장하여 출력하는 출력 버퍼를 더 포함하는 것을 특징으로 하는 디지털 필터.
12. 제 10 항에 있어서, 상기 계수 레지스터는 계수를 저장하는 계수 레지스터와 그 2의 보수값을 저장하는 보수 레지스터를 포함하는 것을 특징으로 하는 디지털 필터.
13. 제 10 항에 있어서, 상기 변환기로 입력되는 데이터는 2의 보수 형태로 구성된 것을 특징으로 하는 디지털 필터.
14. 제 10 항에 있어서, 상기 변환기는 상기 데이터를 상기 부호 및 크기값으로 변환하는 룩업 테이블을 포함하는 것을 특징으로 하는 디지털 필터.
15. 제 10 항에 있어서, 상기 데이터 레지스터는 상기 변환된 데이터를 부호 및 크기 값으로 나누어 저장하는 레지스터를 구비하는 것을 특징으로 하는 디지털 필터.
16. 제 10 항에 있어서, 상기 필터 계수 선택기는 상기 데이터의 부호가 (+)이고, 데이터의 비트의 값이 0이면 선택되는 필터 계수는 0이고, 데이터의 부호가(+)이고, 데이터의 비트의 값이 1이면 선택되는 필터 계수는 현재의 필터 계수이고, 데이터의 부호가 (-)이고, 데이터의 비트의 값이 0이면 선택되는 필터 계수는 0이고, 데이터의 부호가 (-)이고, 데이터의 비트의 값이 1이면 선택되는 필터 계수는 현재 필터 계수의 2의 보수가 되게 하는 것을 특징으로 하는 디지털 필터.
17. 제 10 항에 있어서, 상기 덧셈기는 최하위 비트부터 시작하여 부호 비트를 제외한 나머지 비트 위치에 대해 모두 가산하는 것을 특징으로 하는 디지털 필터.
18. 제 10 항에 있어서, 상기 덧셈기는 트리(Tree)형태로 구성된 것을 특징으로 하는 디지털 필터.
19. 제 10 항에 있어서, 상기 덧셈기와 쉬프터에서의 부분합의 산출은

    비트 위치에 대한 보상이 이루어진 부분합 =

    트리 구조 덧셈기를 통해 얻은 부분합 × 2^{비트 위치}

    에 의하여 이루어지는 것을 특징으로 하는 디지털 필터.
20. 제 10 항에 있어서, 상기 누적 덧셈기는 덧셈기와 레지스터를 포함하는 것을 특징으로 하는 디지털 필터.