JPS6338332A - ワ−ドスライスされた信号処理方法およびデジタル信号プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は一般に変復調装置（モデム）のような、デー
タ伝送および受取システムにおけるワードスライスされ
た信号プロセッサに関するものであり、かつ特に短縮さ
れたワードスライスを用いる固定ワード長ディジタル信
号処理ユニットに関するものである。

発明の背景 専用ハードウェア信号プロセッサを用いて実現される時
間が不変のまたは高周波数のチャネルに対する中速度な
いし高速度データ伝送システムはディジタルフィルタリ
ングおよび最小−平均−二乗適合等化器アルゴリズム技
術を用いる。信号経路でディジタルシーケンスを表わす
のに必要とされる精度とフィルタ係数は同じものでない
かもしれない。たとえば、適合ノイズを受入れ可能にす
るために、従来の最小−平均−二乗適合等化器を用いる
ならば、横断等化器の係数は］６ビットの精度を有する
係数で更新されるべきである。この精度の要件に対処す
るために、従来のディジタル信号処理アーキテクチャは
計算を実行するために１、６　Ｘ　１６ビットの乗算器
および３２ビットのアキュムレータを必要とする。最新
化された係数の上位の８ビットのみがフィルタリングを
実施するために用いられるけれども、乗算器のワード長
は必要とされる最高精度により決定される。

今一つの具体例として、モデムデータ伝送システムのレ
シーバセクションはアナログフロントエンド、自動利得
制御、エコー消去、整合されたフィルタおよびプロセッ
サからなる。自動利得制御およびエコー消去か行なわれ
る前に、入力ディジタルデータを表わすために１６ビッ
トが必要とされる。しかしながら、この段階で、８ビッ
ト係数はフィルタリング動作を行なうために用いられ得
る。従来のアーキテクチャは、使用される乗算器のワー
ド基が必要とされる最高精度により決定されるのでフィ
ルタリングを行なうのに１６ビット乗算器を必要とする
。

下位のビットの不必要な記憶はアーキテクチャを具体化
する集積回路チップ−１−の余分のダイス区域を消費し
かつこれら過剰の下位のビットの処理の開時間ペナルテ
ィを引出す。たとえば、信号ニおける種々の周波数構成
要素により経験される減衰特性および伝播速度は一定で
はなく、伝送された信号において歪を生じる結果になる
。最初のトレーニング時間は、それが正味のデータスル
ープットを減じるので重要である。（たとえば「ディジ
タル、アナログ、およびデータ通信」、ウィリアム・シ
ンネマン著、レストン・パブリッシング・カンパニー、
１９８２年、１４８頁ないし１５２頁（Ｄｉｇｉｔａｌ
、　Ａｎａｌｏｇ、ａｎｄ　Ｄａｔａ　Ｃｏｍｍｕｎｉ
ｃａｔｉｏｎ。

ｂｙ　Ｗｉｌｌｉａｍ　Ｓｉｎｎｅｍａｎ、　Ｒｅ５ｔ
ｏｎ　Ｐｕｂｌｉｓｈｉｎｇ　Ｃｏｍｐａｎｙ、　Ｒｃ
ｓｔｏｎ、　ＶＡ、　１９８２．　　Ｉ　ＳＢＮ　　０
−８３５９−１３０１−５）を見られたい）。それゆえ
この発明の主な目的は所望のレベルの正確度を維持する
間ディジタル信号を表わしかつ処理するためにより短い
ワード基のハードウェアを用いるワードスライスされた
信号プロセッサを提供することである。この発明の別な
目的はアルゴリズムを処理する信号の実現のために必要
とされるチップ区域を減じることである。この発明の別
な目的は信号の適合等化のために処理時間を短くするよ
うに不必要な計算を消去しかつサイクル時間を減少する
ことである。

発明の概要 ワード表示ディジタル信号は信号をより小さい部分に「
スライスする」ことおよび個々の部分を処理するとによ
り本発明に従って処理される。本発明のワードスライス
された方法を用いる信号プロセッサはより小さい容量の
レジスタ、乗算器およびアキュムレータを必要としかつ
したがって先行技術のディジタル信号プロセッサよりも
高速度で動作する。

この発明は信号経路でディジタルシーケンスを表わすの
に必要とされるワードの精度がディジタルシーケンスを
処理するときに用いられる係数を表わすのに必要とされ
る精度と同じである必要がないので、特に中速度ないし
高速度電気通信の用途に適している。たとえば、１６レ
ベルのｍ子什器を用いる方法においては、各レベルは４
ビットのワード基により表わされ得る。したがって、入
力シーケンスのワード基は４ビットより大きいものであ
る必要はない。

ｎビットワードスライスを用いると、本発明のプロセッ
サはディジタル信号処理を実施するためにｎＸｎビット
の乗算器および２ｎビットのアキュムレータを用い得る
。２つのｎビットスライスは最新化された係数を記憶す
るために用いられる。

例示の横断フィルタリング動作用途においては、最新化
された係数の」１位のスライスのみがフィルタリングを
実施ししかも適当な精度を提供するために用いられる必
要がある。

ワードスライスディジタル信号プロセッサのアーキテク
チャが説明されさらに適合等化および自動利得制御に対
するプロセッサの数個の用途が提供される。

好ましい実施例の説明 この発明は多様なディジタル信号の処理に適用可能であ
る一方、次の説明は適合等什器および自動利得制御のた
めのディジタル信号を処理する際のそれの使用によりこ
の発明を例示する。

第１図はこの発明を用いるディジタル信号プロセッサ（
ＤＳＰ）１０のブロック図である。バス４０がディジタ
ル信号プロセッサ１０へおよびそこから信号を伝導する
ために用いられる。種々のデータ信号経路か第１図に示
されている一方、示されていないＤＳＰＩＯの制御部分
から第１図に示されている要素への種々の制御信号経路
は、当業者によって認められるように、それらか従来通
りであるので示されていない。バス４０は斜線マークお
よびそれに隣接する印“ｎ″により第１図に示されてい
るように並列でｎ信号を搬送する多数導体バスである。

第１図に示されている他の信号経路は多数導体経路であ
りかつ斜線およびそれに隣接する経路が並列で伝導する
信号の数を示している印により示される。信号はバス４
０からシフトレジスタ５０およびシフトレジスタ６０へ
伝導されるかもしれない。これらのレジスタの各々はバ
ス４０から受取られるｎビット量を記憶しかつ選択的に
その内容を１ビット右ヘシフトするかもしれず、またそ
うでなければ、示されていないＤ　Ｓ　Ｐ　１．０の制
御部分からの右シフト制御信号の受信に依存するかもし
れない。信号はレジスタ５０から乗算器（Ｍ）レジスタ
７０へ伝導され、それは順にｎＸｎビット乗算器８０へ
と伝導される。

信号はレジスタ６０から（Ａ）レジスタ９０へ伝導され
、それはｎＸｎビット乗算器８０へ伝導される。乗算器
８０はレジスタ７０から受取られるｎビット乗算器の２
ｎビットの積およびＡレジスタ９０から受取られるｎビ
ットの被乗数を発生する。信号はまたＡレジスタ９０か
らマルチプレクサ（ＭＵＸＩ）１００の第１の組の入力
端子の上位のｎ入力端子へ伝導される。第１の組の２０
入力端子の下位のｎ端子は接地、すなわち０ボルトへ接
続される。マルチプレクサ］００は１組の２ｎ出力端子
へ２ｎ入力端子でレジスタ９０から受取られた信号また
は第２の組の２０入力端子でｎＸｎビット乗算器８０か
ら受取られた信号を選択的に伝導する。マルチプレクサ
１００は示されていないＤＳＰＩＯの制御部分から選択
制御信号を受取り、それは出力端子へ伝導されであろう
入力端子に与えられる信号の組を決定する。

ＭＵＸｌｏｏの出力端子で発生される２ｎ信号は２ｎビ
ットシフトレジスタ］１０へ伝導される。

シフトレジスタ］１０はＤＳＰＩＯの制御部分から受取
られたシフト制御信号の受信の際に、演算的にまたは論
理的に、左か右のいずれかへその内容をいずれの数のビ
ットを選択的にシフトしても構わない。

２ｎビットレジスタ１１０はマルチプレクサ（ＭＵＸ３
）１２０の第１の組の２０入力端子である。マルチプレ
クサ１２０の第２の組の２０出力端子は演算論理ユニッ
ト（ＡＬＵ）１３０の第１の組の２ｎ入力端子（Ａｉ）
に接続される。

ＡＬＵＩ　３０の２ｎ出力端子の組は順にＡＬＵ１３０
の第２の組の２０入力端子（Ａ２）に接続されるアキュ
ムレータ（ＡＣＣ）レジスタ１４０へ接続される。アキ
ュムレータ１４０はＡＬＵ　１３０により実施される動
作の２ｎビットの結果を記憶しさらにそれに記憶された
」１位のｎビットはまたアキュムレータ１４０からマル
チプレクサ（ＭＵＸ２）１５０の第１の組のｎ入力端子
へ伝導される。アキュムレータ１４０に記憶される下位
のｎビットはＭＵＸ２　１５０の第２の組のｎ入力端子
へ伝導される。ＭＵＸ２の１組のｎ個の出力端子で発生
されるｎ個の信号はｎビット信号バス４０へ伝導される
。ＭＵＸ２　１５０により受取られる制御信号はアキュ
ムレータ１４０内に記憶された上位のまたは下位のｎビ
ットがパスワード４０へ伝導されるかどうかを決定する
。アキュムレータ１４０の２ｎビットの内容はまたＭＵ
Ｘ３　１２０の第２の組の２０入力端子へ伝導される。

ＭＵＸ３　１２０は示されていない制御信号を受取り、
それはシフトレジスタ１１０またはアキュムレータ］４
０の２ｎビットの内容がＡＬＵ１３０のＡｉｎ端子与え
られるかどうかを決定する。

ＤＳＦ’ｌＯの動作はワードスライスされた乗算が概略
的に例示されている第２図に関連して最もよく理解され
る。Ｄ　Ｓ　Ｐ　１．０の動作が第１図に示される要素
に関して説明されるであろう一方、第１図に示されるよ
うなこれら要素の成るものの記憶容量は説明されるべき
動作を実現するために増加される必要がある。バス４０
はＤ　Ｓ　Ｐ　１．０によりｎビット「スライス」で処
理されるべき信号を搬送し、各信号は数個のｎビットス
ライスからなる、「ワード」により表わされ、バス４０
で直列に伝導され、スライスの各ビットはｎビットバス
４０で並列に伝導される。３つの場合が第２図に例示さ
れており、第２Ａ図はどちらもワードの最上位のスライ
スではない２つのスライスの乗算に対応し、第２Ｂ図は
一方が最上位のスライスであり他方が最上位のスライス
ではない２つのスライスの乗算に対応し、さらに第２Ｃ
図は２つの最上位のスライスの乗算に対応する。ｎビッ
トスライスは第１および第３の垂線の間の部分として第
２図に概略的に表わされており、それらの間の第２の垂
線はスライスの最上位のビット位置を残りの（ｎ−１）
のより下位のビットの位置から分離する。

る。

第２Ａ図に関連して、数個のｎビットスライスを含み、
最上位ではないｎビットスライス２０２を有するワード
Ａ２００が例示されている。スライス２０２が論理的に
１ビット右シフトされたワードＡ２００がまた例示され
ている。Ｏの記号は今スライス２０２の最上位のビット
位置に含まれている。この動作はバス４０からシフトレ
ジスタ６０ヘスライス２０２を表わす信号を伝導しかつ
レジスタ６０の内容の１ビットの右シフトを実施するこ
とによりＤＳＰＩＯにより実施され得る。

レジスタ６０の結果として生じる内容は次いでＡレジス
タ９０へ伝導され得る。

数個のｎビットスライスを含み、最上位ではなＬ）ｎビ
ットスライス２０６を有するワードＢ２０４が第２Ａ図
に例示されている。スライス２０６が論理的に右シフト
されたワードＢ２０４がまた例示されており、そのよう
な動作はＤＳＰＩＯのレジスタ５０により実施され得て
さらにその結果はＭレジスタ７０に記憶され得る。

ＤＳＰＩＯの乗算器８０は隣接するスライス２０８とし
て第２Ａ図に示される２ｎビットの積を発生し得る。

この２ｎビット積２０８はワード２１０を形成するため
にそれが演算で２ｎビット右シフトされるシフトレジス
タ１１０へＭＵＸＩ　　１００を介して伝導される。し
たがって結果として生じるワード２１０は積部分２０８
がワード内に適当に置かれるようにスケールされている
。結果として生じるスケールされたワード２１０はＡ２
入力端子に与えられた先に発生された結果との演算的組
合わせのためにＡＬＵ１３０のＡｌ入力端子へ伝導され
る。

Ａ　Ｌ　Ｕ　１．３０により発生される２ｎビットの演
算組合わせはそれがＭＵＸ３　１．２０を介してＡＬＵ
１３０のＡｉ端子へ、ＡＬＵ１３０のＡ２端子へ、また
はＭＵＸ２　１．５０を介してバス４゜へ与えられ得る
アキュムレータ１４０に伝導される。

第２Ｂ図に関して、数個のｎビットスライスを含み、最
上位のｎビットスライス２１４を有するワードＡ２１２
か例示されている。この動作はバス４０からシフトレジ
スタ６０ヘスライス２１４を表わす信号を伝導しかつレ
ジスタ６０の内容の］ピッｉ・の右シフトを実施しない
ことによりＤＳＰＩＯにより実施され得る。レジスタ６
０の内容は次いでＡレジスタ９０へ伝導され得る。

数個のｎビットスライスを含み、最旧１′／ではないｎ
ビットスライス２１８を有するワードＢ２１６が例示さ
れている。スライス２１８が論理的に右シフトされたワ
ードＢ２１６がまた例示されており、そのような動作は
ＤＳＰＩＯのレジスタ５０により実施され得てさらにそ
の結果はＭレジスタ７０に記憶され得る。

ＤＳＰＩＯの乗算器８０は隣接するスライス２２０とし
て第２Ｂ図に示される２ｎビットの積を発生し得る。

２ｎビットの積２２０はそれがワード２２２を形成する
ために演算でｎビット右シフトされるシフトレジスタ１
１０へＭＵＸＩ　　１００を介して伝導される。したが
って結果として生じるワード２２２は積の部分２２０が
ワード内に適当に置かれるようにスケールされている。

結果として生じる位取りされたワード２２２はＡ２入力
端子に与えられた先に発生された結果との演算的組合わ
せのためにＡＬＵｌ、３０のＡｌ入力端子へ伝導される
。

Ａ　Ｌ　Ｕ　１．３０により発生される２０ビット演算
組合わせはそれがＭＵＸ３　１．２０を介してＡＬＵ１
３０のＡｉ端子へ、ＡＬＵｌ３０のＡ２端子へ、または
ＭＵＸ２　１５０を介してバス４０へ与えられ得るアキ
ュームレータ１４０へ伝導される。

第２Ｃ図に関して、数個のｎビットスライスを含み、最
上位のｎビットスライス２２６を有するワードＡ２２４
が例示されている。この動作はバス４０からシフトレジ
スタ６０ヘスライス２２６を表わす信号を伝導しかつレ
ジスタ６０の内容の１ビットの右シフトを実施しないこ
とによりＤＳＰＩＯにより実施され得る。レジスタ６０
の内容は次いでＡレジスタ９０へ伝導され得る。

数個のｎビットスライスを含み、最上位のｎビットスラ
イス２３０を有するワードＢ２２８が第２Ｃ図に例示さ
れている。そのような動作はＤＳＰＩＯのレジスタ５０
へのワード８２３０の伝送により実施され得てさらに次
いでＭレジスタ７０に記憶され得る。

ＤＳＰＩＯの乗算器８０は隣接するスライス２３２とし
て第２Ｃ図に示される２ｎビットの積を発生し得る。

２ｎビットの積２３２はそれが演算で右シフトされない
シフトレジスタ１１０へＭＵＸＩ　　１００を介して伝
導され、ワード２３４を形成する。

結果として生じるワード２３４は積の部分２３２がワー
ド内に適当に置かれるようにスケールされる必要がない
。ワード２３４はＡ２入力端子に与えられる先に発生さ
れた結果との演算の組合わせのためにＡＬＵ１３０のＡ
１入力端子に伝導される。　ＡＬＵ１３０により発生さ
れる２０ビット演算組合わせはそれがＭＵＸ３　１．２
０を介してＡ　Ｌ　Ｕ　１．３０のＡｉ端子へ、ＡＬＵ
ｌ、３０のＡ２端子へ、またはＭＵＸ２　１．５０を介
してバス４０へ与えられ得るアキュムレータ１４０に伝
導される。　本発明のＤＳＰＩＯの動作はさらに適合横
断等化および自動利得制御におけるそれの適用により例
示されるであろう。第１に、適合横断フィルタ関数が方
程式により記載され、 Ａｉ（ｎ＋１）−Ａｊ（ｎ）＋ｕ＊ｅ（ｎ）＊Ｘ（ｎ−
１）、ｊ＝０、１、２、・・・　　、ＮＹ（ｎ）＝　’
Ｌ　　（Ａｋ（ｎ）＊Ｘ（ｎ−ｋ））ｋ−。

そこではＡｉ（ｎ）は第ｎ番目のサンプル点での適合横
断フィルタのタップの重みであり、Ｙ（ｎ）は出力であ
り、Ｘ　（ｎ）は入力サンプルであり、ｅ　（ｎ）はチ
ャネル応答と横断フィルタの出力との間のエラー項であ
り、さらにＵは段階の大きさを特定する定数である。

本発明のワードスライスされた方法を用いると、係数Ａ
ｉの更新は１６ビットの精度を伴って実施され得て、し
かも従来の方法が１６Ｘ１６ビット乗算器および３２ビ
ットアキュムレータを必要とするであろう一方で、８×
８ビット乗算器８ｏおよび１６ビットアキユムレータ１
４０を使用し得る。この理由は、適合方程式においては
、段階、エラー、および等什器状態が単一の８ビットス
ライスにより表わされる一方で、１６ビットＡｉ係数が
２つの８ビットスライスにより表わされるからである。

次いで一般に、横断フィルタの２ｎビット係数を更新す
るために信号プロセッサ１ｏはシフトすることなしにシ
フトレジスタ５０を介しこの信号を伝導することにより
バス４０を介してレジスタ７０へｎビットのエラー類を
伝導する。同じ態様で、フィルタＸ（ｎ−ｉ）のｎビッ
トの１番目の状態を表わす信号はシフトすることなしに
シフトシレジスタ６０を通過するレジスタ９０ヘバス４
０を介して伝導される。乗算器８０はレジスタ９０の内
容によりレジスタ７０の内容を乗算し、２ｎビットの積
を得る。マルチプレクサ１００はシフトレジスタ１］０
へこの積を伝導するようにセットされる。シフトするこ
となしに、この積はＡＬ　Ｕ　］、　３０の入力端子Ａ
ｉの組へマルチプレクサ１２０を介して伝導され、それ
は２ｎビットアキユムレータ１４０へ変化しないでこの
積を伝導する。

アキュムレータ１４０の最上位のｎビットは次いで乗算
器レジスタ７０へ伝導される。ｎビット段階の大きさＵ
は次いでバス４０を介してシフトレジスタ６０へ伝導さ
れ、かつシフトすることなしにそれからＡレジスタ９０
へ伝導される。乗算器８０は次いでレジスタ７０の内容
をレジスタ９０の内容で乗算する。マルチプレクサ１０
０はシフトレジスタ１１０へ、かつそれからマルチプレ
クサ１２０へ２ｎビットの積を伝導するようにセットさ
れる。マルチプレクサ１２０はレジスタ１］０からＡＬ
Ｕ１３０の端子Ａ１の組へ２ｎ信号ラインを伝導するよ
うにセットされ、それはそれでいずれの動作も実施する
ことなしにアキュムレータ１４０へ積を伝送する。

信号プロセッサ１０は次いでバス４０を介してシフトレ
ジスタ６０へ、かつシフトすることなしにそれからレジ
スタ９０へ先に計算された係数Ａｉの最上位のｎビット
を伝導する。レジスタ９０からの信号は２ｎ信号のｎ最
上位ビットを占める。

そこでは信号は次にシフトを実施しないシフトレジスタ
］１０へ伝導される。マルチプレクサ１２０はシフトレ
ジスタ１１０からＡＬＵ１３０の端子Ａｉの組へ２ｎ信
号を伝導する。アキュムレータ１４０の内容はＡＬＵ１
３０の入力端子Ａ２の組に伝導される。この量はｕ、Ｘ
（ｎ−ｉ）およびｅ　（ｎ）の積を表わす。ＡＬＵｌ、
３０は次いで２つの値を加算しさらにその総和はアキュ
ムレータ１４０へ伝導される。信号プロセッサ１０は次
いでバス４０を介してシフトレジスタ６０へ先に計算さ
れた係数Ａのｎ最下位ｎビットを伝導し、それはシフト
することなしにレジスタ７０へ伝導される。マルチプレ
クサ１００はレジスタ７０から２ｎ信号を伝導するよう
にセットされる。レジスタ７０からの信号は２ｎ信号の
ｎ最上位ビットを占める。これらの信号は次にｎビット
演算右シフトを実施するシフトレジスタ１１０へ伝導さ
れる。マルチプレクサ１２０はシフトレジスタ１１０か
らＡ　Ｌ　Ｕ　１３０の端子Ａ１の組へ２０信号を伝導
する。アキュムレータ１４０の内容はＡＬＵ１３０の入
力端子Ａ２の組へ伝導される。ＡＬＵ１３０は２つの値
を加え、かつその総和をアキュムレータ１４０へ伝導す
る。マルチプレクサ１５０はｎビット信号バス４０ヘア
キユムレータ１４０のｎ最上位ビットを伝導する。次に
マルチプレクサ１５０はｎビット信号バス４０ヘアキュ
ムレ一夕１４０のｎ最下位ビットを伝導するようにセッ
トされる。

２ｎビットフィルタ係数Ａｉから横断フィルタ動作の２
０ビット等化器出力を決定するために、ディジタル信号
プロセッサ１０はアキュムレータ］４０をクリアしかつ
次いで所望の正確度が得られるまで反復して次の動作を
実施する。典型的には動作を２０回実施すれば十分であ
る。等什器係数のｎ最上位ビットはバス４０から信号プ
ロセッサによってシフトレジスタ５０へと伝導される。

シフトレジスタ５０はシフトすることなしに乗算器レジ
スタ７０へ直接これらの信号を伝導する。

次いで、フィルタＸ（ｎ−ｋ）の関連のある入力のｎ最
上位ビットがバス４０からシフトレジスタ６０へ、さら
にシフトすることなしにそれからレジスタ９０へと伝導
される。ｎＸｎ乗算器８０は次いでレジスタ７０および
レジスタ９０の内容を乗算する。

マルチプレクサ１００は乗算器からシフトレジスタ１］
０へと積を表わす２ｎ信号を伝導する。

マルチプレクサ１２０は次いでシフタ１１０からＡＬＵ
ｌ、３０の端子Ａｉの組へと信号を伝導するようにセッ
トされる。シフトレジスタ１　］−０はシフトすること
なしにマルチプレクサ１２０を介してＡ　Ｌ　Ｕ　１３
０へさらにそれからアキュムレータ１４０へ積を伝導す
る。アキュムレータ１４０の内容はＡＬＵ１３０の入力
端子Ａ２の組へ伝導される。ＡＬＵ１３０は次いで端子
Ａ１およびＡ２に与えられた信号により表わされる量を
加算しさらにその総和はアキュムレータ１４０へ伝導さ
れる。

所望の正確度が得られるまで」二のシーケンスの動作が
反復され、その結果アキュムレータ１４０が２ｎビット
等化器出力値を含む。アキュムレータ１４０に記憶され
たｎ最」−位ビットは次いでマルチプレクサ１５０を介
してバス４０へ伝送される。

第３図に関し、この発明の広い用途を例示すると、自動
利得制御（ＡＧＣ）機能はワードスライスされたＤ　Ｓ
　Ｐ　１．０により実現され得る。ＡＧＣ機能は８ビッ
ト表示を有する出力信号のストり一ムに対し１６ビット
表現を必要とする入力信号のストリームを減じる信号プ
ロセッサとして考えられ得る。信号エネルギは入力信号
の上位の８ビットバイトにより表わされかつ次いでそこ
から８ビット出力表示がとられる入力の１６ビット表示
の「窓」を決定するために測定された値として用いられ
る。ｆｆ１ｋは１６ビット入力内の８ビットの窓の開始
点を示す。ｎビット出力を伴う２ｎｎピット信号で動作
する自動利得制御装置に対し出力信号を決定するために
、信号プロセッサ１０はｎビット部分で２ｎビット人力
信号を受取る。信号のｎ最１−位ビット部分はバス４０
からレジスタ６０へ伝導され、それはシフトすることな
しにレジスタ９０へ直接に伝導する。レジスタ９０はマ
ルチプレクサ］００を介しシフトレジスタ１１０へｎビ
ット部分を伝導し、レジスタ１１０に記憶された２ｎ出
力信号のｎ最コニ位ビットとなる。

レジスタ１１０は演算で部分をにビット右ヘシフトし、
ｋは測定された信号の強さにより決定される。シフトさ
れた部分はマルチプレクサ］２０を介してＡ　Ｌ　Ｕ　
１．３０の端子Ａ１の組へ伝導される。ＡＬＵ１３０は
アキュムレータ１４０に２ｎビット量を伝導する。アキ
ュムレータ１４０の内容はＡＬＵ１３０の入力端子Ａ２
の組へ伝導される。

信号プロセッサ１０は次にレジスタ６０で信号のｎビッ
ト最下位部分を受取る。このｎビット部分はレジスタ９
０へと直接伝送され、さらにマルチプレクサ１００を介
して２ｎ信号のｎ最」二値ビットとしてレジスタ１１０
へ伝送される。レジスタ１１０は論理的にその内容をｎ
＋にビット右へシフトシ、かつマルチプレクサ１２０を
介してＡＬ　Ｕ　］、　３０の端子Ａ］の組へ結果を伝
送する。ＡＬ　Ｕ　１．３０は次いで端子Ａ１に与えら
れる信号により表わされる２つの量を加算しさらにＡ２
はこの総和をアキュムレータ１４０へ伝導する。次に、
マルチプレクサ１５０はバス４０ヘアキユムレータ１４
０の最下位ｎビット部分を伝導するようにセットされる
。

【図面の簡単な説明】

第１図はこの発明に従ったディジタル信号プロセッサの
好ましい実施例のブロック図である。 第２Ａ図、第２Ｂ図および第２Ｃ図は本発明のディジタ
ル信号プロセッサがどのようにしてスライス配向の動作
を実施するかを概略的に示す複合の図である。 第３図は自動利得制御動作を成し遂げる１６ビット信号
からの８ビットの窓の選択を示す図である。 図において、９はディジタル信号プロセッサ、４０バス
、５０および６０はシフトレジスタ、７０は乗算器（Ｍ
）レジスタ、８０は乗算器、９０はＡレジスタ、１００
はマルチプレクサ、１１０は２ｎビットレジスタ、１２
０はマルチプレクサ、１３０は演算論理ユニット、１４
０はアキュムレータ、１５０はマルチプレクサである。

Claims (8)

【特許請求の範囲】
1. （１）一連の動作を含む信号処理方法において、前記信
   号がｍ２進ディジット（ビット）を含む「ワード」によ
   り表わされ、各前記ワードはさらに「スライス」の予め
   定められた数により表わされ、各々が前記ｍビットワー
   ドのｎビット部分を含み、前記ｎビットスライスでの各
   前記信号処理動作を実施するという改良が２ｎビットの
   部分的な結果を生じる結果となる、信号処理方法。
2. （２）前記一連の動作が最上位のｎビットスライスによ
   り表わされるべき予め定められたオペランドと最上位お
   よび最下位のｎビットスライスにより表わされるべき予
   め定められたオペランドを必要とする、特許請求の範囲
   第１項に記載のワードスライスされた信号処理方法。
3. （３）前記一連の動作が乗算を含み、２つのオペランド
   の前記最上位のスライスの前記乗算が （ａ）積の最上位のスライスが乗算される２つのスライ
   スの各々と同じ相関的ワード位置にあるように前記乗算
   の積を１スライス右へ演算でシフトする段階をさらに含
   む、特許請求の範囲第２項に記載のワードスライスされ
   た信号処理方法。
4. （４）動作の前記連続が乗算を含み、第１のオペランド
   の前記最上位のスライスと第２のオペランドの最上位で
   ないスライスとの前記乗算が、 （ｂ）ゼロの最上位ビットを有する結果として生じるシ
   フトされたスライスを得るために前記最上位でないスラ
   イスを１ビット右へ論理的にシフトする段階と、 （ｃ）前記最上位のスライスを前記シフトされた最上位
   でないスライスで乗算する段階と、さらに （ｄ）その最上位のスライスが前記最上位でないスライ
   スと同じ相関的な位置にあるように前記乗算の積を演算
   で右シフトする段階とをさらに含む、特許請求の範囲第
   ２項に記載のワードスライスされた信号処理方法。
5. （５）動作の前記連続が乗算を含み、第１のオペランド
   の最上位でないスライスと第２のオペランドの最上位で
   ないスライスとの前記乗算が、 （ｅ）最上位のビットゼロを有する第１のシフトされた
   スライスを得るために前記第１のオペランドの前記最上
   位でないスライスを１ビット右へ論理的にシフトする段
   階と、 （ｆ）最上位のビットゼロを有する第２のシフトされた
   スライスを得るために前記第２のオペランドの前記最上
   位でないスライスを１ビット右へ論理的にシフトする段
   階と、 （ｇ）積を得るために前記第１のシフトされたスライス
   を前記第２のシフトされたスライスで乗算する段階と、 （ｈ）第１の項を得るために前記第１の最上位でないス
   ライスに先んずる前記第１のオペランドでスライスの数
   を計数する段階と、 （ｉ）第２の項を得るために前記第２の最上位でないス
   ライスに先んずる前記第２のオペランドでスライスの数
   を計数する段階と、 （ｊ）スライスの合計数を得るために前記第１の項と前
   記第２の項を加算する段階と、さらに （ｋ）スライスの前記合計数だけ前記積を右へ演算でシ
   フトする段階とをさらに含む、特許請求の範囲第２項に
   記載のワードスライスされた信号処理方法。
6. （６）複数ビットデータワードを伝導するバスに接続さ
   れるディジタル信号プロセッサであって、各ワードは予
   め定められた数の「スライス」からなり、 前記バスに接続され第１のワードスライスを受取り、前
   記スライスをビットの選択可能な数シフトしさらに結果
   として生じるスライスを記憶するための第１の手段と、 前記バスに接続され第２のワードスライスを受取り、前
   記スライスをビットの選択可能な数シフトしさらに結果
   として生じるスライスを記憶するための第２の手段と、 前記第１および第２のシフト手段に記憶される前記スラ
   イスに応答して前記第１および第２のスライスの２つの
   スライスの積を発生するための乗算器手段と、 前記第１のシフト手段および前記乗算器手段に接続され
   ０の下位のスライスでパッドされる前記第１のスライス
   かまたは前記２つのスライスの積のいずれかを出力端子
   の組で選択的に発生するための第１のマルチプレクサ手
   段と、 前記第１のマルチプレクサ手段出力端子に接続されそこ
   で発生される前記２つのスライスを受取り、前記２つの
   スライスをビットの選択可能な数シフトしさらに結果と
   して生じる２つのスライスを記憶するための第３の手段
   と、 前記第３のシフト手段に接続される第１の組の入力端子
   と第２の組の入力端子を有し、前記第１の組の入力端子
   で受取られる２つのスライスかまたは前記第２の組の入
   力端子で受取られる２つのスライスのいずれかを出力端
   子の組で選択的に発生するための第２のマルチプレクサ
   手段と、 前記第２のマルチプレクサ手段の前記出力端子に接続さ
   れる第１の組の入力端子と第２の組の入力端子とを有し
   、前記第１および第２の組の入力端子で受取られる２つ
   のスライスのオペランドの選択可能な２つのスライスの
   組合わせの結果を発生するための前記選択された組合わ
   せの結果を累算しかつ記憶するための演算論理ユニット
   手段とを含み、前記累算された結果が前記演算論理ユニ
   ットおよび前記第２のマルチプレクサ手段の入力端子の
   前記第２の組で受取られ、さらに　前記２つのスライス
   の累算された結果の第１のスライスを受取る第１の組の
   入力端子および２つのスライスの累算された結果の第２
   のスライスを受取る第２の組の入力端子ならびに前記デ
   ータバスに接続される出力端子の組を有し、前記入力端
   子に与えられた前記第１または前記第２のスライスを前
   記出力端子で選択的に発生するための第３のマルチプレ
   クサ手段とを含む、ディジタル信号プロセッサ。
7. （７）２ｎビット横断フィルタ係数を更新しかつ次の等
   式により説明される予め定められた正確度まで２ｎビッ
   ト等化器出力を決定し Ａｉ（ｎ＋１）＝Ａｉ（ｎ）＋ｕ＊ｅ（ｎ）＊Ｘ（ｎ−
   １）、ｉ＝０、１、２、・・・、Ｎ さらに Ｙ（ｎ）＝Σ＾Ｎ＿ｋ＿＝＿０Ａｋ（ｎ）＊Ｘ（ｎ−ｋ
   ） であり、ここではＡｉ（ｎ）は第ｎ番目のサンプル点で
   の適合横断フィルタの２ｎビットのタップの重みであり
   、Ｙ（ｎ）は２ｎビット出力であり、Ｘ（ｎ）はｎビッ
   ト入力サンプルであり、ｅ（ｎ）はチャネル応答と横断
   フィルタの出力との間のｎビットのエラー項であり、さ
   らにｕは段階の大きさを特定するｎビット定数であり、 （ａ）第１の２ｎビットの積を得るためにフィルタＸ（
   ｎ−ｉ）のｎビットの１番目の状態で前記ｎビットエラ
   ー項ｅ（ｎ）を乗算する段階と、 （ｂ）第２の２ｎビットの積を得るために前記ｎビット
   段階の大きさｕで前記第１の２ｎビットの積の最上位の
   ｎビットを乗算する段階と、 （ｃ）２ｎビットの第１の部分的な総和を得るために前
   記第２の２ｎビットの積に先に計算された２ｎビット係
   数の最上位のｎビットを加算する段階と、 （ｄ）前記係数Ａｉの最下位のｎビットをｎビット右へ
   演算でシフトする段階と、 （ｅ）更新された２ｎビット横断フィルタ係数Ａｉ（ｎ
   ＋１）を得るために前記２ｎビットの第１の部分的総和
   に段階（ｄ）の結果を加算する段階と、 （ｆ）関連のあるフィルタ入力のｎ最上位のビットで各
   前記横断フィルタ係数の最上位のｎビットを乗算する段
   階と、さらに （ｇ）前記予め定められた正確度が得られるまで総和と
   して段階（ｆ）で得られた結果を累算する段階とを含む
   、方法。
8. （８）信号の２ｎビット表現に対し自動利得制御を決定
   する方法であって、 （ａ）前記表現のｎ最上位ビット部分に等しいｎ最上位
   ビットおよび各々ゼロに等しいｎ最下位ビットで第１の
   ２ｎビットワードを形成する段階と、 （ｂ）第１のシフトされたワードを得るために、前記第
   １のワードをｋビット（ｋはｎを越えない）演算で右シ
   フトする段階と、 （ｃ）前記表現のｎ最下位のビット部分に等しいｎ最上
   位のビットおよび各々ゼロに等しいｎ最下位のビットで
   第２の２ｎビットワードを形成する段階と、 （ｄ）第２のシフトされたワードを得るために前記第２
   の形成されたワードをｎ＋ｋビット論理的に右シフトす
   る段階と、 （ｅ）総和を得るために前記第１のシフトされたワード
   と前記第２のシフトされたワードを加算する段階と、さ
   らに （ｆ）前記総和のｎ最下位のビットを引出す段階とを含
   む、方法。