DE3788756T2

DE3788756T2 - Wort-Scheibesignalprozessor.

Info

Publication number: DE3788756T2
Application number: DE3788756T
Authority: DE
Inventors: Safdar M Asghar; Dermot Dunnion; Hwa-Sheng Pyi
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-07-30
Filing date: 1987-07-22
Publication date: 1994-07-28
Anticipated expiration: 2007-07-23
Also published as: ATE100225T1; JPS6338332A; EP0255285A2; US4800517A; JP3081938B2; EP0255285B1; DE3788756D1; EP0255285A3

Description

Die Erfindung betrifft generell Wortunterteilungs-Signalverarbeitungseinrichtungen bei Datenübertragungs- und -empfangssystemen, etwa einem Modulator-Demodulator (Modem), und insbesondere einen für feste Wortlänge vorgesehene Digitalsignalprozessor, der verkürzte Wortscheiben verwendet.
Für mittlere bis hohe Geschwindigkeit konzipierte Datenverarbeitungssysteme für zeitlich invariante oder Hochfrequenz- Kanäle, die zu diesem Zweck mit Hardware-Signalverarbeitungseinrichtungen ausgerüstet sind, werden Digitalfilterungs- und für das geringste mittlere Quadrat ausgelegte adaptive Equalizer-Algorithmen-Techniken verwendet. Die Präzision, die zum Repräsentieren der Digitalsequenz in dem Signalweg und der Filterkoeffizienten erforderlich ist, ist möglicherweise nicht immer gleich. Wenn z. B. bei einem herkömmlichen für das geringste mittlere Quadrat ausgelegten adaptiven Equalizer das Adaptionsrauschen auf einen akzeptablen Wert gebracht werden soll, sollten die Koeffizienten des Transversal-Equalizers mit Koeffizienten aktualisiert werden, die eine Sechzehn-Bit-Präzision aufweisen. Um dieser Anforderung an die Präzision gerecht zu werden, erfordert eine herkömmliche Digitalsignalverarbeitungsarchitektur einen Sechzehn-mal-sechzehn-Bit-Verstärker und einen Zweiunddreißig-Bit-Akkumulator, um die Rechnung auszuführen. Obwohl nur die höhere Ordnung aufweisenden acht Bits der aktualisierten Koeffizienten zur Durchführung der Filterung verwendet werden, wird die Wortlänge der Multiplikationseinrichtung durch die höchste erforderliche Präzision bestimmt.
Als weiteres Beispiel sei erwähnt, daß der Empfängerabschnitt eines Modem-Datenübertragungssystems aus dem Analog-Eingangsteil, der automatischen Verstärkungsfaktor-Steuerungseinrichtung, der Echobeseitigungseinrichtung, angepaßten Filtern und Prozessoren besteht. Bevor die automatische Verstärkungsfaktorsteuerung und die Echobeseitigung erfolgen, sind sechzehn Bits erforderlich, um die digitalen Eingangsdaten zu repräsentieren. Auf dieser Stufe können jedoch Acht-Bit-Koeffizienten zur Durchführung der Filteroperation verwendet werden. Herkömmliche Architekturen erfordern zur Durchführung der Filterung eine Sechzehn-Bit-Multiplikationseinrichtung, da die Wortlänge der verwendeten Multiplikationseinrichtung durch die höchste erforderliche Präzision bestimmt ist.
Unnötige Speicherung von niedrigwertigen Bits verbraucht zusätzliche Chipfläche auf einem die Architektur bildenden IC- Chip und verursacht während des Verarbeitens dieser überflüssigen niedrigwertigen Bits einen erhöhten Zeitaufwand. Beispielsweise sind die Dämpfungscharakteristik und die Ausbreitungsgeschwindigkeiten, die bei den verschiedenen Frequenzkomponenten eines Signals beobachtet werden, nicht konstant, was zu einer Verzerrung des übermittelten Signals führt. Eine anfängliche Einübungszeit ist wichtig, da sie den Netto-Datendurchsatz erhöht (siehe z. B. Digital Analog and Data Communication, von William Sinnemann, Reston Publishing Company, Reston, VA, 1982, ISBN0-8359-1301-5 auf Seite 148-152).
Gemäß der Erfindung wird ein Wortunterteilungs-Signalverarbeitungsprozessor beschrieben, der zum Repräsentieren und Verarbeiten digitaler Signale Hardware mit kürzerer Wortlänge verwendet und dabei einen gewünschten Grad an Zuverlässigkeit beibehält. Bei dem beschriebenen Prozessor ist die Chipfläche, die zur Anwendung der Signalverarbeitungsalgorithmen erforderlich ist, reduziert. Bei dem Signalverarbeitungsprozessor wird unnötiger Berechnungsaufwand beseitigt und die Zyklus zeit verringert, so daß die Verarbeitungszeit für die adaptive Entzerrung des Signals verkürzt wird.
Worte, die digitale Signale repräsentieren, werden verarbeitet, indem die Signale in kleinere Elemente "zerschnitten" und die einzelnen Elemente verarbeitet werden. Ein Signalverarbeitungsprozessor, bei dem ein Wortunterteilungsverfahren nach der Erfindung verwendet wird, kommt mit Registern, Multiplikationseinrichtungen und Akkumulatoren mit geringer Kapazität aus und arbeitet deshalb mit höheren Geschwindigkeiten als herkömmliche Digitalsignalverarbeitungseinrichtungen.
US-A-4 208 722 offenbart eine Gleitpunkt-Verarbeitungseinrichtung, bei der eine Hochgeschwindigkeitsmultiplikation für Gleitpunkt-Daten durchgeführt wird, indem der Multiplikand sequentiell um 4 Bits in einer Zeiteinheit der Multiplikationseinrichtung multipliziert wird. Jedes Teilprodukt wird einem Arbeitsregister zugeführt und dem zuvor errechneten Teilprodukt hinzuaddiert, wobei das fortlaufend aufaddierte Teilprodukt einem Endregister zugeführt wird.
Mit der Erfindung wird ein Signalverarbeitungsverfahren geschaffen, bei dem Mehrbit-Datenwörter über einen Datenbus geleitet werden und die Wörter in eine vorbestimmte Anzahl von Elementen unterteilt werden, und das gekennzeichnet ist durch wahlweises Verschieben eines durch Multiplizieren zweier der Elemente erzeugten Zwei-Element-Produktes zur Bildung eines ersten Operanden an einem ersten Eingang einer Arithmetik- Logik-Einheit, und Rückführen eines akkumulierten Ausgangswertes der Arithmetik-Logik-Einheit zur Bildung eines zweiten Zwei-Element-Operanden an einem zweiten Eingang der Arithmetik-Logik-Einheit, wobei die Arithmetik-Logik-Einheit ein Zwei-Element-Kombinationsergebnis der ersten und zweiten Operanden erzeugt, und durch wahlweises Zurückgeben eines ersten oder zweiten Elements des akkumulierten Zwei-Element-Ergebnisses an den Datenbus.
Ein Digitalsignalprozessor, bei dem die Erfindung verwendet wird, ist in Anspruch 4 definiert.
Der Prozessor ist besonders geeignet für mit mittlerer bis hoher Geschwindigkeit erfolgende Telekommunikationsanwendungen, da die Wortpräzision, die zum Repräsentieren des Digitalsignals in dem Signalweg erforderlich ist, nicht die gleiche zu sein braucht wie die Präzision, die zum Repräsentieren der bei der Verarbeitung der Digitalsequenz verwendeten Koeffizienten erforderlich ist. Beispielsweise kann bei einem Vorgang, bei dem Sechzehn-Pegel-Quantisierer verwendet wird, jeder Pegel durch eine Vier-Bit-Wortlänge repräsentiert werden. Somit braucht die Wortlänge der Eingangssequenz nicht viel mehr als vier Bit zu betragen.
Bei einem n-Bit-Wortelement kann der Prozessor zur Durchführung der digitalen Signalverarbeitung eine n-mal-n-Bit-Multiplikationseinrichtung und einen 2n-Bit-Akkumulator verwenden. Zwei n-Bit-Elemente werden zum Speichern aktualiserter Koeffizienten verwendet. Bei einer exemplarischen Anwendung einer Transversalfilteroperation braucht zum Durchführen der Filterung nur das hochwertige Element des aktualisierten Koeffizienten benutzt zu werden, wobei dennoch hinreichende Präzision erzielt wird.
Im folgenden wird eine Architektur eines Wortunterteilungs- Digitalsignalprozessors beschrieben, und es werden mehrere Formen der Anwendung des Prozessors zur adaptiven Entzerrung und zur automatischen Verstärkungsfaktorsteuerung erläutert.
Die Zeichnungen sind lediglich als Beispiel zu verstehen:
Fig. 1 ist ein Blockschaltbild einer bevorzugten Ausführungsform eines Digitalsignalprozessors nach der Erfindung.
Fig. 2 ist eine mehrteilige schematische Darstellung der Art, in der der Digitalsignalprozessor von Fig. 1 Teilungselemente betreffende Operationen durchführt.
Fig. 3 ist ein Schaubild zur Veranschaulichung der Wahl eines 8-Bit-Fensters aus einem 16-Bit-Signal zur Durchführung einer automatischen Verstärkungsfaktor-Steueroperation.
Die Erfindung ist zur Verarbeitung einer großen Vielfalt digitaler Signale anwendbar; in der folgenden Beschreibung wird die Erfindung bei Anwendung zum Verarbeiten von Digitalsignalen für einen adaptiven Equalizer und eine automatische Verstärkungsfaktorsteuerung beschrieben.
Fig. 1 zeigt ein Blockschaltbild eines Digitalsignalprozessors (DSP) 10, bei dem die Erfindung verwendet wird. Ein Bus 40 dient zum Leiten von Signalen in den und aus dem Digitalsignalprozessor 10. Die verschiedenen Datensignalwege sind in Fig. 1 gezeigt, wobei jedoch verschiedene Steuersignalwege, die von einem Steuerabschnitt des nicht abgebildeten DSP 10 zu den in Fig. 1 gezeigten Bauteilen führen, nicht gezeigt sind, da es sich bei ihnen um herkömmliche Teile handelt, wie dem Fachmann ersichtlich ist. Der Bus 40 ist ein Vielfachleiterbus, der n Signale parallel führt, wie in Fig. 1 durch einen Schrägstrich und die zugehörige Angabe "n" markiert ist. Andere in Fig. 1 gezeigte Signalwege sind Vielfachleiterwege und durch einen Schrägstrich und eine zugehörige Angabe markiert, die die Anzahl der Signale anzeigt, die der Weg parallel führt. Von dem Bus 40 können Signale zu einem Schieberegister 50 und einem Schieberegister 60 geleitet werden. Jedes dieser Register speichert eine von dem Bus 40 empfangene n-Bit-Menge und kann seinen Inhalt wahlweise um ein Bit nach rechts verschieben oder dies unterlassen, was vom Empfang eines Rechtsverschiebesteuersignals von einem nicht gezeigten Steuerabschnitt des DSP 10 abhängt. Von dem Register 50 werden Signale zu einem Multiplikator(M)-Register 70 geleitet, das seinerseits mit einer n-mal-n-Bit-Multiplikationseinrichtung 80 verbunden ist.
Von einem Register 60 werden Signale zu einem (A)-Register 90 geleitet, das mit der n-mal-n-Bit-Multiplikationseinrichtung 80 verbunden ist. Die Multiplikationseinrichtung 80 erzeugt das 2n-Bit-Produkt des von dem Register 70 empfangenen n-Bit- Multiplikators und des von dem (A)-Register 90 empfangenen n- Bit-Multiplikanden. Von dem (A)-Register 90 werden Signale zu den höherwertigen n Eingangsanschlüssen eines ersten Satzes von Eingangsanschlüssen eines Multiplexers (MUX 1) 100 geleitet. Die niedrigwertigen n Anschlüsse des ersten Satzes von 2n Eingangsanschlüssen werden an Erde - 0 V geleitet. Der Multiplexer 100 führt einem Satz von 2n Ausgangsanschlüssen selektiv die an den 2n Eingangsanschlüssen von dem Register 90 empfangenen Signale oder die an einem zweiten Satz von 2n Eingangsanschlüssen von der n-mal-n-Bit-Multiplikationseinrichtung 80 empfangenen Signale zu. Der Multiplexer 100 empfängt von einem nicht gezeigten Steuerbereich des DSP 10 Wählsteuersignale, die den den Eingangsanschlüssen zugeführten Satz von Signalen bestimmen, die zu den Ausgangsanschlüssen geleitet werden.
Die an den Ausgangsanschlüssen des MUX 100 erzeugten 2n Signale werden einem 2n-Bit-Schieberegister 110 zugeführt. Das Schieberegister 110 kann seinen Inhalt wahlweise um jede Anzahl von Bits auf arithmetische oder logische Weise entweder nach links oder nach rechts verschieben, was bei Empfang eines Verschiebesteuersignals von dem Steuerabschnitt des DSP 10 geschieht.
Das 2n-Bit-Schieberegister 110 weist einen ersten Satz von 2n Eingangsanschlüssen eines Multiplexers (MUX 3) 120 auf. Ein Satz von 2n Ausgangsanschlüssen des Multiplexers 120 ist mit einem ersten Satz von 2n Eingangsanschlüssen (A1) einer Arithmetik-Logik-Einheit (ALU) 130 verbunden.
Ein Satz von 2n Ausgangsanschlüssen der ALU 130 ist mit einem Akkumulator(ACC)-Register 140 verbunden, das seinerseits mit einem zweiten Satz von 2n Eingangsanschlüssen (A2) der ALU 130 verbunden ist. Der Akkumulator 140 speichert die 2n-Bit-Ergebnisse einer von der ALU 130 durchgeführten Operation, und auch die darin gespeicherten hochwertigen n Bits werden von dem Akkumulator 140 einem ersten Satz von n Eingangsanschlüssen eines Multiplexers (MUX 2) 150 zugeführt. Die in dem Akkumulator 140 gespeicherten niedrigwertigen n Bits werden einem zweiten Satz von n Eingangsanschlüssen des MUX 2 (150) zugeführt. Die n Signale, die an einem Satz von n Ausgangsanschlüssen des MUX 2 erzeugt werden, werden dem n-Bit-Signalbus 40 zugeführt. Ein von dem MUX 2 (150) empfangenes Steuersignal bestimmt, ob die in dem Akkumulator 140 gespeicherten hochwertigen oder niedrigwertigen n Bits dem Bus-Wort 40 zugeführt werden. Der 2n-Bit-Inhalt des Akkumulators 140 wird ferner einem zweiten Satz von 2n Eingangsanschlüssen des MUX 3 120 zugeführt. Der MUX 3 120 empfängt ein nicht gezeigtes Steuersignal, das bestimmt, ob der 2n-Bit-Inhalt des Schieberegisters 110 oder des Akkumulators 140 an die A1-Anschlüsse der ALU 130 angelegt wird.
Die Arbeitsweise des DSP 10 ist am besten aus Fig. 2 ersichtlich, in der Wortunterteilungsmultiplikationen schematisch gezeigt sind. Die Arbeitsweise des DSP 10 soll anhand der in Fig. 1 gezeigten Elemente beschrieben werden, jedoch muß die Speicherkapazität einiger dieser in Fig. 1 gezeigten Elemente erhöht werden, um die zu beschreibenden Vorgänge durchführen zu können. Der Bus 40 führt die von dem DSP 10 zu verarbeitenden Signale als n-Bit-"Scheiben" (zuvor als Element bezeichnet), wobei jedes Signal durch ein "Wort" repräsentiert ist, das aus mehreren n-Bit-Scheiben besteht, die seriell auf dem Bus 40 geleitet werden; jedes Bit der Scheibe wird parallel auf dem n-Bit-Bus 40 geführt. In Fig. 2 sind drei Fälle gezeigt: Fig. 2A betrifft das Multiplizieren zweier Scheiben, von denen keine die signifikanteste Scheibe eines Wortes ist; Fig. 2B betrifft das Multiplizieren zweier Scheiben, von denen eine eine Scheibe höchster Signifikanz ißt und die andere keine Scheibe höchster Signifikanz ist; und Fig. 2C betrifft das Multiplizieren zweier Scheiben höchster Signifikanz. In Fig. 2 ist eine n-Bit-Scheibe schematisch als der Bereich zwischen einer ersten und einer dritten vertikalen Linie gezeigt; zwischen diesen verläuft eine zweite vertikale Linie, die die signifikanteste Bitposition der Scheibe von den verbleibenden (n-1) weniger signifikanten Bitpositionen trennt.
Fig. 2A zeigt ein Wort A 200 als aus mehreren Bit-Scheiben bestehend, wobei das Wort eine Bit-Scheibe 202 höchster Signifikanz aufweist. Es ist ferner ein Wort A 200 gezeigt, bei dem die Scheibe 202 logisch um ein Bit nach rechts verschoben ist. Die signifikanteste Bitposition der Scheibe 202 enthält nun ZERO. Dieser Vorgang kann von dem DSP 10 durchgeführt werden, indem Signale, die die Scheibe 202 repräsentieren, von dem Bus 40 zu dem Schieberegister 60 geleitet werden und eine Ein-Bit- Rechtsverschiebung des Inhalts des Registers 60 durchgeführt wird. Der daraus resultierende Inhalt des Registers 60 kann dann dem A-Register 90 zugeführt werden.
In Fig. 2A ist ein Wort B 204 gezeigt, das mehrere n-Bit- Scheiben umfaßt, unter denen sich eine n-Bit-Scheibe 206 befindet, die keine Scheibe höchster Signifikanz ist. Das Wort B 204 ist ferner in dem Zustand gezeigt, in dem die Scheibe 206 logisch nach rechts verschoben worden ist, wobei dieser Vorgang von dem Register 50 des DSP 10 durchgeführt und das Ergebnis in dem M-Register 70 gespeichert werden kann.
Die Multiplikationseinrichtung 80 des DSP 10 kann das in Fig. 2A gezeigte 2n-Bit-Produkt in Form aneinandergrenzender Scheiben 208 erzeugen.
Das 2n-Bit-Produkt 208 wird über den MUX 1 100 dem Schieberegister 110 zugeführt, wo es arithmetisch um 2n Bits nach rechts verschoben wird, um das Wort 210 zu bilden. Das daraus resultierende Wort 210 ist somit skaliert worden, so daß der Produktabschnitt 208 korrekt in dem Wort plaziert ist. Das daraus resultierende skalierte Wort 210 wird den A1-Eingangsanschlüssen der ALU 130 zur arithmetischen Kombination mit einem zuvor erzeugten, an die A2-Eingangsanschlüsse angelegten Ergebnis zugeführt.
Die von der ALU 130 erzeugte arithmetische 2n-Bit-Kombination wird dem Akkumulator 140 zugeführt, von wo sie über den MUX 3 120 an die A1-Anschlüsse der ALU 130, die A2-Anschlüsse der ALU 130 oder - über den MUX 2 150 - an den Bus 40 angelegt werden kann.
In Fig. 2B ist ein Wort A 212 gezeigt, das mehrere n-Bit- Scheiben umfaßt, unter denen sich eine n-Bit-Scheibe 214 höchster Signifikanz befindet. Dieser Vorgang kann von dem DSP 10 durchgeführt werden, indem Signale, die die Scheibe 214 repräsentieren, von dem Bus 40 zu dem Schieberegister 60 geleitet werden und eine Ein-Bit-Rechtsverschiebung des Inhalts des Registers 60 nicht durchgeführt wird. Der Inhalt des Registers 60 kann dann dem A-Register 90 zugeführt werden.
In Fig. 2B ist ein Wort B 216 gezeigt, das mehrere n-Bit- Scheiben umfaßt, unter denen sich eine n-Bit-Scheibe 218 befindet, die keine Scheibe höchster Signifikanz ist. Das Wort B 218 ist ferner in dem Zustand gezeigt, in dem die Scheibe 218 logisch nach rechts verschoben worden ist, wobei dieser Vorgang von dem Register 50 des DSP 10 durchgeführt und das Ergebnis in dem M-Register 70 gespeichert werden kann.
Die Multiplikationseinrichtung 80 des DSP 10 kann das in Fig. 2B gezeigte 2n-Bit-Produkt in Form aneinandergrenzender Scheiben 220 erzeugen.
Das 2n-Bit-Produkt 220 wird über den MUX 1 100 dem Schieberegister 110 zugeführt, wo es arithmetisch um 2n Bits nach rechts verschoben wird, um das Wort 220 zu bilden. Das daraus resultierende Wort 222 ist somit skaliert worden, so daß der Produktabschnitt 220 korrekt in dem Wort plaziert ist. Das daraus resultierende skalierte Wort 222 wird den A1-Eingangsanschlüssen der ALU 130 zur arithmetischen Kombination mit einem zuvor erzeugten, an die A2-Eingangsanschlüsse angelegten Ergebnis zugeführt.
Die von der ALU 130 erzeugte arithmetische 2n-Bit-Kombination wird dem Akkumulator 140 zugeführt, von wo sie über den MUX 3 120 an die A1-Anschlüsse der ALU 130, die A2-Anschlüsse der ALU 130 oder - über den MUX 2 150 - an den Bus 40 angelegt werden kann.
In Fig. 2C ist ein Wort A 224 gezeigt, das mehrere n-Bit- Scheiben umfaßt, unter denen sich eine n-Bit-Scheibe 226 höchster Signifikanz befindet. Dieser Vorgang kann von dem DSP 10 durchgeführt werden, indem Signale, die die Scheibe 226 repräsentieren, von dem Bus 40 zu dem Schieberegister 60 geleitet werden und eine Ein-Bit-Rechtsverschiebung des Inhalts des Registers 60 nicht durchgeführt wird. Der Inhalt des Registers 60 kann dann dem A-Register 90 zugeführt werden.
In Fig. 2C ist ferner ein Wort B 228 gezeigt, das mehrere n- Bit-Scheiben umfaßt, unter denen sich eine n-Bit-Scheibe 230 höchster Signifikanz befindet. Dieser Vorgang kann durch Übertragung des Wortes B 230 zu dem Register 50 des DSP 10 und anschließende Speicherung in dem M-Register 70 erfolgen.
Die Multiplikationseinrichtung 80 des DSP 10 kann das in Fig. 2C gezeigte 2n-Bit-Produkt in Form aneinandergrenzender Scheiben 232 erzeugen.
Das 2n-Bit-Produkt 232 wird über den MUX 1 100 dem Schieberegister 110 zugeführt, wo es nicht arithmetisch nach rechts verschoben wird, und es bildet das Wort 234. Das resultierende Wort 234 braucht nicht skaliert zu worden, 50 daß der Produktabschnitt 232 korrekt in dem Wort plaziert ist. Das Wort 234 wird den A1-Eingangsanschlüssen der ALU 130 zur arithmetischen Kombination mit einem zuvor erzeugten, an die A2-Eingangsanschlüsse angelegten Ergebnis zugeführt.
Die von der ALU 130 erzeugte arithmetische 2n-Bit-Kombination wird dem Akkumulator 140 zugeführt, von wo sie über den MUX 3 120 an die A1-Anschlüsse der ALU 130, die A2-Anschlüsse der ALU 130 oder - über den MUX 2 150 - an den Bus 40 angelegt werden kann.
Im folgenden wird die Arbeitsweise des DSP 10 nach der Erfindung anhand einer Anwendung für zur adaptiven Transversal- Entzerrung und zur automatischen Verstärkungsfaktorsteuerung erläutert. Zunächst wird die Funktion des adaptiven Transversalfilters durch die folgende Gleichung veranschaulicht:
Ai(j+1) = A1(j)+u·e(j)·X(j-i), i=0,1,2, . . . ,N-1
wobei Ai(j) die Koeffizienten des adaptiven Transversalfilters, Y(j) den Ausgangswert, X(j-i) den Eingangs-Abtastwert an einer i-ten Filterstufe, e(j) einen Fehler-Term zwischen der Kanal-Reaktion und dem Ausgangswert des Transversalfilters ist, und u eine Konstante bezeichnet, die die Schrittbemessung angibt.
Bei dem Wortunterteilungsverfahren nach der Erfindung kann das Aktualisieren des Koeffizienten Ai mit einer Präzision von 16 Bits erfolgen und dabei dennoch eine 8-mal-8-Bit-Multiplikationseinrichtung 80 und ein 16-Bit-Akkumulator 140 verwendet werden, während herkömmliche Verfahren eine 16-mal-16-Bit-Multiplikationseinrichtung und einen 32-Bit-Akkumulator erfordern würden. Dies ist deshalb der Fall, weil in der Anpassungsgleichung die 16-Bit-Ai-Koeffizienten durch zwei 8-Bit-Scheiben repräsentiert sind, während der Schrittfehler und die Equalizer-Zustände durch eine einzige 8-Bit-Scheibe repräsentiert sind.
Allgemein gesagt leitet zum Aktualisieren der 2n-Bit-Koeffizienten eines Transversalfilters der Signalprozessor 10 den n- Bit-Fehler-Term über den Bus 40 in das Register 70, indem er dieses Signal ohne Verschiebung durch das Schieberegister 50 passieren läßt. In der gleichen Weise werden Signale, die den i-ten n-Bit-Zustand des Filters X(-1) repräsentieren, über den Bus 40 dem Register 90 zugeführt, wobei sie das Schieberegister 60 ohne Verschiebung passieren. Die Multiplikationseinrichtung 80 multipliziert den Inhalt des Registers 70 mit dem Inhalt des Registers 90, wobei sich ein 2n-Bit-Produkt ergibt. Der Multiplexer 100 wird derart eingestellt, daß er das Produkt dem Schieberegister 110 zuführt. Das Produkt wird unverschoben über den Multiplexer 120 dem Satz von Eingangsanschlüssen A1 der ALU 130 zugeführt, die das Produkt unverändert dem 2n-Bit-Akkumulator 140 übermittelt.
Die signifikantesten n Bits des Akkumulators 140 werden dann dem Multiplikator-Register 70 zugeführt. Daraufhin wird die n- Bit-Schrittbemessung u über den Bus 40 dem Schieberegister 60 zugeführt und von dort ohne Verschiebung an das A-Register 90 weitergeleitet. Dann multipliziert die Multiplikationseinrichtung 80 den Inhalt des Registers 70 mit dem Inhalt des Registers 90.
Der Multiplexer 100 wird derart eingestellt, daß er das 2-Bit- Produkt dem Schieberegister 110 und von dort dem Multiplexer 120 zuführt. Der Multiplexer 120 wird so eingestellt, daß er die 2n Signalleitungen von dem Register 110 zu dem Satz von Anschlüssen A1 der ALU 130 leitet, die das Produkt dem Akkumulator 140 zuführt, ohne ihm irgendeiner Bearbeitung auszusetzen.
Der Signalprozessor 10 leitet dann die signifikantesten n Bits des zuvor errechneten Koeffizienten Ai über den Bus 40 in das Schieberegister 60 und von dort ohne Verschiebung in des Register 90. Die Signale von dem Register 90 nehmen die n signifikantesten Bits der 2n-Signale ein. Die Signale werden dem Schieberegister 110 übermittelt, das dann keine Verschiebung durchführt. Der Multiplexer 120 leitet die 2n-Signale von dem Schieberegister 110 zu dem Satz von Anschlüssen A1 der ALU 130. Der Inhalt des Akkumulators 140 wird dem Satz von Eingangsanschlüssen A2 der ALU 130 zugeführt. Dieser Betrag repräsentiert das Produkt aus u, X(j-1) und e(j). Dann addiert die ALU 130 die beiden Werte, und die Summe wird dem Akkumulator 140 zugeführt. Daraufhin leitet der Signalprozessor 10 die n am wenigsten signifikanten Bits des zuvor errechneten Koeffizienten A über den Bus 40 in das Schieberegister 60, und diese werden dann ohne Verschiebung dem Register 70 zugeführt. Der Multiplexer 100 wird derart eingestellt, daß er die 2n- Signale von dem Register 70 her leitet. Dabei handelt es sich um die Signale von dem Register 70, die die n signifikantesten Bits des 2n-Signale einnehmen. Diese Signale werden dem Schieberegister 110 zugeführt, das dann eine arithmetische n-Bit- Rechtsverschiebung durchführt. Der Multiplexer 120 leitet die 2n-Signale von dem Schieberegister 110 zu dem Satz von Anschlüssen A1 der ALU 130. Der Inhalt des Akkumulators 140 wird dem Satz von Eingangsanschlüssen A2 der ALU 130 zugeführt. Die ALU 130 addiert die beiden Werte und führt die Summe dem Akkumulator 140 zu. Der Multiplexer 150 leitet die n signifikantesten Bits des Akkumulators zu dem n-Bit-Signalbus 40. Dann wird der Multiplexer 150 derart eingestellt, daß er die n am wenigsten signifikanten Bits des Akkumulators 140 zu dem n- Bit-Signalbus 40 leitet.
Zur Bestimmung des 2n-Bit-Equalizer-Ausgangssignals der Transversalfilteroperation aus den 2n-Bit-Filterkoeffizienten Ai löscht der Digitalsignalprozessor den Akkumulator 140 und führt dann die folgenden Operationen wiederholt aus, bis die gewünschte Genauigkeit erreicht ist. Typischerweise reicht es aus, die Operationen zwanzig Mal durchzuführen. Die n signifikantesten Bits eines Equalizer-Koeffizienten werden aus dem Bus 40 durch den Signalprozessor in das Schieberegister 50 geleitet. Das Schieberegister 50 gibt diese Signale direkt, ohne sie zu verschieben, an ein Multiplikator-Register 70 weiter. Anschließend werden die n signifikantesten Bits des zugeordneten Eingangs des Filters X(j-i) von dem Bus 40 dem Schieberegister 60 und von dort ohne Verschiebung dem Schieberegister 90 zugeführt. Dann multipliziert die n-mal-n-Bit- Multiplikationseinrichtung 80 den Inhalt des Registers 70 und des Registers 90.
Der Multiplexer 100 leitet die 2n-Signale, die das Produkt aus der Multiplikationseinrichtung repräsentieren, an das Schieberegister 110 weiter. Dann wird der Multiplexer 120 derart eingestellt, daß er die Signale von der Verschiebeeinrichtung 110 dem Satz von Anschlüssen A1 der ALU 130 zuführt. Das Schieberegister 110 gibt das Produkt ohne Verschiebung über den Multiplexer 120 an die ALU 130 und von dort an den Akkumulator 140 weiter. Der Inhalt des Akkumulators 140 wird dem Satz von Eingangsanschlüssen A2 der ALU 130 zugeführt. Dann addiert die ALU 130 die Beträge, die durch die den Anschlüssen A1 und A2 zugeführten Signale repräsentiert werden, und die Summe wird dem Akkumulator 140 zugeführt.
Die oben aufgeführte Abfolge von Operationen wird wiederholt, bis die gewünschte Präzision erreicht worden ist, mit dem Ergebnis, daß der Akkumulator 140 den 2n-Bit-Equalizer-Ausgangswert enthält. Die n signifikantesten Bits, die in dem Akkumulator 140 gespeichert sind, werden dann über den Multiplexer 150 dem Bus 40 zugeführt.
Gemäß Fig. 3, die den breiten Anwendungsfall der Erfindung veranschaulicht, kann mit dem Wortunterteilungs-DSP 10 eine automatische Verstärkungsfaktor-Steuerungs(AGC)-Funktion ausgeführt werden. Die AGC-Funktion kann als ein Signalprozessor aufgefaßt werden, der einen Strom von Eingangssignalen, die eine 16-Bit-Repräsentation erfordern, zu einem Strom von Ausgangssignalen mit einer 8-Bit-Repräsentation reduziert. Die Signalenergie wird durch das hochrangige 8-Bit-Byte des Eingangssignals repräsentiert und dann als Meßwert zur Bestimmung eines "Fensters" der 16-Bit-Repräsentation des Eingangssignals verwendet, dem die 8-Bit-Ausgangsrepräsentation entnommen wird. Ein Betrag k gibt den Startpunkt des 8-Bit-Fensters innerhalb des 16-Bit-Eingangssignals an. Zum Bestimmen des Ausgangssignals für eine automatische Verstärkungsfaktor-Steuereinrichtung, die ein 2n-Bit-Signal mit einem n-Bit-Ausgang bearbeitet, empfängt der Signalprozessor 10 das 2n-Bit-Eingangssignal in n-Bit-Abschnitten. Der die n signifikantesten Bits aufweisende Abschnitt des Signals wird von dem Bus 40 dem Register 60 zugeführt und von dort ohne Verschiebung zu dem Register 90 geleitet. Das Register 90 leitet den n-Bit-Abschnitt über den Multiplexer 100 dem Schieberegister 110 zu, wobei es sich um die n signifikantesten Bits der in dem Register 110 gespeicherten 2n Ausgangssignale handelt.
Das Register 110 verschiebt den Abschnitt arithmetisch um k Bits nach rechts, wobei k durch die gemessene Signalstärke bestimmt ist. Der verschobene Abschnitt wird über den Multiplexer 120 dem Satz von Anschlüssen A1 der ALU 130 zugeführt. Die ALU 130 übermittelt diesen 2n-Bit-Betrag an den Akkumulator 140. Der Inhalt des Akkumulators 140 wird dem Satz von Eingangsanschlüssen A2 der ALU 130 zugeführt.
Daraufhin empfängt der Signalprozessor 10 den am wenigsten signifikanten n-Bit-Abschnitt des Signals am Registers 60. Dieser n-Bit-Abschnitt wird direkt an das Register 90 und - über den Multiplexer 100 - als n signifikanteste Bits der 2n- Signale von dem Register 110. Das Register 110 verschiebt seinen Inhalt logisch um n+k Bits nach rechts und übermittelt das Ergebnis über den Multiplexer 120 an den Satz von Anschlüssen A1 der ALU 130. Dann addiert die ALU 130 die beiden Beträge, die durch die den Anschlüssen A1 und A2 zugeführten Signale repräsentiert werden, über führt die Summe dem Akkumulator 140 zu. Dann wird der Akkumulator 150 derart eingestellt, daß den am wenigsten signifikanten n-Bit-Abschnitt des Akkumulators 140 dem Bus 40 zuführt.

Claims

1. Signalverarbeitungsverfahren, bei dem Mehrbit-Datenwörter über einen Datenbus geleitet werden und die Wörter in eine vorbestimmte Anzahl von Elementen unterteilt werden, gekennzeichnet durch wahlweises Verschieben eines durch Multiplizieren zweier der Elemente erzeugten Zwei-Element-Produktes zur Bildung eines ersten Operanden an einem ersten Eingang einer Arithmetik-Logik-Einheit, und Rückführen eines akkumulierten Ausgangswertes der Arithmetik-Logik-Einheit zur Bildung eines zweiten Zwei-Element-Operanden an einem zweiten Eingang der Arithmetik-Logik-Einheit, wobei die Arithmetik-Logik-Einheit ein Zwei-Element-Kombinationsergebnis der ersten und zweiten Operanden erzeugt, und durch wahlweises Zurückgeben eines ersten oder zweiten Elements des akkumulierten Zwei-Element-Ergebnisses an den Datenbus.

2. Verfahren nach Anspruch 1 zum kontinuierlichen Erzeugen aktualisierter 2n-Bit-Adaptiv-Koeffizienten für ein Transversalfilter mit N Stufen, bei dem die Arithmetik-Logik- Einheit einen 2n-Bit-Addierer aufweist und das Verfahren zur Implementierung der folgenden Beziehungen ausgelegt ist:

Ai(j+1) = A1(j)+u·e(j)·X(j-i), i=0,1,2, . . . ,N-1

und

wobei Ai(j) die 2n-Bit-Koeffizienten des adaptiven Transversalfilters, Y(j) der Ausgangswert des 2n-Bit-Filters, X(j-i) ein n-Bit-Eingangs-Abtastwert an einer i-ten Filterstufe, e(j) ein n-Bit-Fehler-Term, der der Differenz zwischen einem vorbestimmten Ausgangs-Standardwert und dem Ausgangswert des Transversalfilters gleich ist, und u eine n-Bit-Konstante bezeichnet, wobei das Verfahren die folgenden Schritte aufweist:

(a) Multiplizieren des n-Bit-Fehler-Terms e(j) mit dem n- Bit-Eingangs-Abtastwert in einer nxn-Bit-Multiplikationseinrichtung zum Erhalten eines ersten 2n-Bit- Produktes;

(b) Speichern der signifikantesten n Bits des ersten 2n- Bit-Produktes;

(c) Zuführen der signifikantesten n Bits des ersten 2n- Bit-Produktes zu der Multiplikationseinrichtung;

(d) Multiplizieren der signifikantesten n Bits des ersten 2n-Bit-Produktes mit der n-Bit-Konstanten u in der Multiplikationseinrichtung zum Erhalten eines zweiten 2-Bit-Produktes;

(e) Zuführen der signifikantesten n Bits eines unmittelbar vorhergehenden 2n-Bit-Koeffizienten Ai(j) zu dem 2n- Bit-Addierer;

(f) Hinzuaddieren der signifikantesten n Bits des unmittelbar vorhergehenden 2n-Bit-Koeffizienten Ai(j) zu dem zweiten 2-Bit-Produkt zum Erhalten einer ersten 2n-Bit-Teilsumme;

(g) Zuführen der am wenigsten signifikanten n Bits des unmittelbar vorhergehenden 2n-Bit-Koeffizienten Ai(j) zu einer 2n-Bit-Verschiebeeinrichtung;

(h) Verschieben der am wenigsten signifikanten n Bits in der Verschiebeeinrichtung um n Bits nach rechts;

(i) Zuführen der am wenigsten signifikanten n Bits des Schrittes (h) zu dem 2n-Bit-Addierer;

(j) Hinzuaddieren der am wenigsten signifikanten n Bits des Schrittes (h) zu der ersten 2n-Bit-Teilsumme zum Erzeugen eines aktualisierten 2n-Bit-Transversalfilter-Koeffizienten Ai(j-1).

3. Verfahren nach Anspruch 2, ferner mit den folgenden Verfahrensschritten:

(k) Wiederholen der Schritte (a) bis (j) zum Erzeugen eines jeweils aktualisierten 2n-Bit-Koeffizienten Ai(j-1) für jede jeweilige Filterstufe der N Stufen;

(j) Zuführen der signifikantesten n Bits des Koeffizienten Ai(j) und seiner entsprechenden n-Bit-Eingangs-Abtastwerte X(j-i) zu der n·n-Bit-Multiplikationseinrichtung;

(m) Multiplizieren der signifikantesten n Bits des Filterkoeffizienten Ai(j) mit seinem entsprechenden Eingangs-Abtastwert X(j-i) zum Erzeugen eines 2n-Bit- Filter-Ausgangswertes;

(n) Wiederholen der Schritte (1) und (m) für jede Filterstufe;

(o) Akkumulieren der in Schritt (m) erhaltenen Filter- Ausgangswerte für jede Stufe in einem 2n-Bit-Akkumulator zum Erzeugen des 2n-Bit-Filterausgangssignals Y(j);

(p) Vergleichen der signifikantesten n Bits jedes Filterausgangssignals Y(j) mit einem vorbestimmten n-Bit- Standardwert zum Erzeugen eines aktualisierten Fehler- Terms; und

(q) Wiederholen der Schritte (a) bis (p).

4. Digitalsignalprozessor, der mit einem Mehr-Bit-Datenwörter leitenden Bus verbunden ist, wobei jedes Wort aus einer vorbestimmten Anzahl von Elementen besteht, mit:

einer mit dem Bus (40) verbundenen ersten Einrichtung (60) zum Empfangen eines ersten Wortelements, Verschieben des Elements um eine wählbare Anzahl von Bits und Speichern des resultierenden Elements;

einer mit dem Bus (40) verbundenen zweiten Einrichtung (50) zum Empfangen eines zweiten Wortelements, Verschieben des Elements um eine wählbare Anzahl von Bits und Speichern des resultierenden Elements;

einer auf die in den ersten und zweiten Verschiebeeinrichtungen gespeicherten Elemente reagierenden Multiplikationseinrichtung (80) zum Erzeugen eines Zwei-Element- Produktes aus den ersten und zweiten Elementen;

einer mit der ersten Verschiebeeinrichtung (60) und der Multiplikationseinrichtung (80) verbundenen ersten Multiplexereinrichtung (100), um an einer Gruppe von Ausgangs- Anschlüssen wahlweise entweder das mit einem niedrigwertigen Element von Nullen ergänzte erste Element oder das Zwei-Element-Produkt zu erzeugen;

einer mit den Ausgangs-Anschlüssen der ersten Multiplexereinrichtung (100) verbundenen dritten Einrichtung (110) zum Empfangen der in diesen erzeugten Zweier-Elemente, Verschieben der Zweier-Elemente um eine wählbare Anzahl von Bits und Speichern der daraus resultierenden Zweier- Elemente;

einer zweiten Multiplexereinrichtung (120) mit einer ersten Gruppe von Eingangs-Anschlüssen, die mit der dritten Verschiebeeinrichtung (110) verbunden sind, und einer zweiten Gruppe von Eingangs-Anschlüssen, um an einer Gruppe von Ausgangs-Anschlüssen wahlweise entweder die an der ersten Gruppe von Eingangs-Anschlüssen empfangenen Zweier- Elemente oder die an der zweiten Gruppe von Eingangs -Anschlüssen empfangenen Zweier-Elemente zu erzeugen;

einer Arithmetik-Logik-Einheit (130, 140) mit einer ersten Gruppe von Eingangs-Anschlüssen (A1), die mit den Ausgangs-Anschlüssen der zweiten Multiplexereinrichtung (120) verbunden sind, und einer zweiten Gruppe von Eingangs- Anschlüssen (A2), zum Erzeugen eines wählbaren Zwei-Element-Kombinationsergebnisses der an der ersten und der zweiten Gruppe von Eingangs-Anschlüssen empfangenen Zwei- Element-Operanden, und zum Akkumulieren und Speichern des gewählten Kombinationsergebnisses, wobei das akkumulierte Ergebnis an der zweiten Gruppe von Eingangs-Anschlüssen der Arithmetik-Logik-Einheit (130) und der zweiten Multiplexereinrichtung (120) empfangen wird; und

einer dritten Multiplexereinrichtung (150) mit einer ersten Gruppe von Eingangs-Anschlüssen, die ein erstes Element des akkumulierten Zwei-Element-Ergebnisses empfangen, und mit einer zweiten Gruppe von Eingangs-Anschlüssen, die ein zweites Element des akkumulierten Zwei-Element-Ergebnisses empfangen, und mit einer Gruppe von Ausgangs-Anschlüssen, die mit dem Datenbus (40) verbunden sind, um an den Ausgangs-Anschlüssen wahlweise das den Eingangs-Anschlüssen zugeführte erste oder zweite Element zu erzeugen.