JP3081938B2 - ワードスライスされた信号処理方法およびデジタル信号プロセッサ - Google Patents
ワードスライスされた信号処理方法およびデジタル信号プロセッサInfo
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Description
【発明の詳細な説明】
この発明は、一般に変復調装置（モデム）のような、
データ伝送および受信システムにおけるワードスライス
された信号プロセッサに関するものであり、特に、短縮
されたワードスライスを用いる固定ワード長デジタル信
号処理ユニットに関するものである。 発明の背景 専用のハードウェア信号プロセッサを用いて実現され
る、時間非依存性のまたは高周波数のチャネルに対する
中速度ないし高速度のデータ転送システムは、デジタル
フィルタリングおよび最小二乗平均適応型イコライザの
アルゴリズム技術を用いている。信号経路においてデジ
タルシーケンスを表わすのに必要とされる精度とフィル
タ係数とは同じものではないかもしれない。たとえば適
応ノイズを受入可能なものにするために、従来の最小二
乗平均適応型イコライザを用いるならば、トランスバー
サルイコライザの係数は16ビットの精度を有する係数で
更新されるべきである。この精度の要求に対処するため
に、従来のデジタル信号処理アーキテクチャは、計算を
実行するために16×16ビットの乗算器および32ビットの
アキュムレータを必要とする。更新された係数の上位の
８ビットのみがフィルタリングを実施するために用いら
れるが、乗算器のワード長は必要とされる最高精度によ
り決定される。 他の例として、モデムデータ伝送システムのレシーバ
セクションは、アナログのフロントエンド、自動利得制
御、エコー消去、整合されたフィルタおよびプロセッサ
からなる。自動利得制御およびエコー消去が行なわれる
前に、入力デジタルデータを表わすために16ビットが必
要とされる。しかしながら、この段階で、８ビットの係
数はフィルタリング動作を行なうために用いられ得る。
従来のアーキテクチャは、使用される乗算器のワード長
が必要とされる最高精度により決定されるので、フィル
タリングを行なうのに16ビット乗算器を必要とする。 下位のビットの不必要な記憶は、このアーキテクチャ
を具体化する集積回路チップ上の余分なダイ面積を消費
し、かつこれら過剰な下位ビットの処理の間、時間ペナ
ルティを引出している。たとえば、信号における種々の
周波数成分により経験される減衰特性および伝播速度は
一定ではなく、伝送された信号において歪を生じる結果
になる。最初のトレーニング時間は、それが正味のデー
タスループットを減じるので重要である。たとえば「デ
ジタル、アナログ、およびデータ通信」、ウイリアム・
シンネマン著、レストン・パブリッシング・カンパニ
ー、1982年、148頁ないし152頁（Digital,Analog,and D
ate Communication,by william Sinneman,Reston Publi
shing Company,Reston,VA,1982,ISBN ０−8359−1301
−５）を見られたい。 それゆえに、この発明の主な目的は、所望のレベルの
精度を維持しながら、デジタル信号を表わしかつ処理す
るためにより短いワード長のハードウェアを用いるワー
ドスライスされた信号プロセッサを提供することであ
る。 この発明の他の目的は、信号処理アルゴリズムを実現
するために必要とされるチップ面積を減じることであ
る。 この発明のさらに他の目的は、信号の適応型イコライ
ゼーションのための処理期間を短くするように不必要な
計算を除去しかつサイクル時間を減少することである。 発明の概要 デジタル信号を表わすワードは、信号をより小さい部
分に「スライスする」ことおよび個々の部分を処理する
ことにより、本発明に従って処理される。本発明のワー
ドスライスされた方法を用いる信号プロセッサは、より
小さい容量のレジスタ、乗算器およびアキュムレータを
必要とし、したがって先行技術のデジタル信号プロセッ
サよりも高速度で動作する。 この発明は、信号経路でデジタルシーケンスを表わす
のに必要とされるワードの精度がデジタルシーケンスを
処理するときに用いられる係数を表わすのに必要とされ
る精度と同じである必要がないので、特に中速度ないし
高速度の電気通信の用途に適している。たとえば、16レ
ベルの量子化器を用いる方法においては、各レベルは４
ビットのワード長により表わされ得る。したがって、入
力シーケンスのワード長は４ビットよりも大きいもので
ある必要はない。 ｎビットのワードスライスを用いることにより、本発
明のプロセッサは、デジタル信号処理を実施するために
ｎ×ｎビットの乗算器および2nビットのアキュムレータ
を用いることができる。２つのｎビットスライスが更新
された係数を記憶するために用いられる。典型的なトラ
ンスバーサルフィルタリング動作の用途においては、更
新された係数の上位のスライスのみがフィルタリングを
実施ししかも適当な精度を提供するために用いられる必
要がある。 ワードスライスデジタル信号プロセッサのアーキテク
チャが説明され、さらに適応型イコライゼーションおよ
び自動利得制御に対するプロセッサの数個の用途が提供
される。 好ましい実施例の説明 この発明は多様なデジタル信号の処理に適用可能であ
るが、以下の説明は、適応型イコライザおよび自動利得
制御のためのデジタル信号を処理する際の使用を通じて
この発明を例示するものである。 第１図は、この発明を用いるデジタル信号プロセッサ
（DSP）10のブロック図である。バス40がデジタル信号
プロセッサ10へおよびデジタル信号プロセッサ10から信
号を伝導するために用いられる。種々のデータ信号経路
が第１図に示されている一方で、DSP10の示されていな
い制御部分から第１図に示されている要素への種々の制
御信号経路は、当業者によって認められるようにそれら
が従来どおりのものであるので、示されていない。バス
40は、第１図において斜線の印とそれに隣接する記号
“n"によって示されるようにｎ個の信号を並列に搬送す
る多重導体バスである。第１図に示されている他の信号
経路も多重導体経路であり、傾斜の印と、その経路が並
列に伝える信号の数を隣接する記号とによって示され
る。信号はバス40からシフトレジスタ50およびシフトレ
ジスタ60へ伝導され得る。これらのレジスタの各々は、
バス40から受取られるｎビット量を記憶し、そしてDSP1
0の図示されていない制御部分からの右シフトの制御信
号の受信に従って、その内容を選択的に１ビット右方向
へシフトしまたはシフトしない。信号はレジスタ50から
乗算器（Ｍ）レジスタ70へ伝導され、それはｎ×ｎビッ
ト乗算器80へ伝導される。 信号はレジスタ60から（Ａ）レジスタ90へ伝導され、
それはｎ×ｎビット乗算器80へ伝導される。乗算器80
は、レジスタ70から受取ったｎビットの乗数と、Ａレジ
スタ90から受取ったｎビットの被乗数との2nビットの積
を発生する。信号はまたＡレジスタ90からマルチプレク
サ（MUX1）100の第１の組の入力端子の上位のｎ個の入
力端子へ伝導される。第１の組の2n個を入力端子の下位
のｎ個の端子は接地、すなわち０ボルトへ接続される。
マルチプレクサ100は、レジスタ90から2n個の入力端子
で受取られた信号またはｎ×ｎビット乗算器80から第２
の組の2n個の入力端子で受取られた信号を、１組の2n個
の出力端子へ選択的に伝導する。マルチプレクサ100はD
SP10の示されていない制御部分から選択制御信号を受取
り、その信号は、出力端子へ伝導されるであろう入力端
子上の信号の組を決定する。 MUX100の出力端子で発生される2n個の信号は2nビット
のシフトレジスタ110へ伝導される。シフトレジスタ110
は、DSP10の制御部分から受取られたシフト制御信号を
受信すると、演算的にまたは論理的に、左または右のい
ずれかへその内容を任意のビット数だけ選択的にシフト
し得る。 2nビットレジスタ110はマルチプレクサ（MUX3）120の
第１の組の2n個の入力端子である。マルチプレクサ120
の１組の2n個の出力端子は演算論理ユニット（AUX）130
の第１の組の2n個の入力端子（A1）に接続される。 ALU130の１組の2n個の出力端子は、アキュムレータ
（ACC）レジスタ140へ接続され、このアキュムレータ14
0はさらに、ALU130の第２の組の2n個の入力端子（A2）
に接続される。アキュムレータ140はALU130により実行
される演算の2nビットの結果を記憶し、さらにそれらに
記憶された上位のｎビットはまたアキュムレータ140か
らマルチプレクサ（MUX2）150の第１の組のｎ個の入力
端子へ伝導される。アキュムレータ140に記憶される下
位のｎビットはMUX2 150の第２の組のｎ個の入力端子
へ伝導される。MUX2の１組のｎ個の出力端子で発生され
るｎ個の信号はｎビット信号バス40へ伝導される。MUX2
150により受取られる制御信号は、アキュムレータ140
内に記憶された上位のまたは下位のｎビットがバスワー
ド40へ伝導されるかどうかを決定する。アキュムレータ
140の2nビットの内容はまたMUX3 120の第２の組の2n個
の入力端子へ伝導される。MUX3 120は示されていない
制御信号を受取り、その信号はシフトレジスタ110また
はアキュムレータ140の2nビットの内容のいずれがALU13
0のA1端子に与えられるかを決定する。 DSP10の動作はワードスライスされた乗算が概略的に
例示されている第２図を参照して最もよく理解される。
DSP10の動作が第１図に示される要素に関して説明され
る一方、第１図に示されるこれらの要素のあるものの記
憶容量は、説明される動作を実現するために増加される
必要がある。バス40は、DSP10によりｎビット「スライ
ス」で処理されるべき信号を搬送し、各信号は、バス40
上を直列に伝導される数個のｎビットスライスからなる
「ワード」により表わされ、スライスの各ビットはｎビ
ットバス40上で並列に伝導される。３つの場合が第２図
に例示されており、第2A図はどちらもワードの最上位の
スライスでない２つのスライスの乗算に対応し、第2B図
は一方が最上位のスライスであり他方が最上位のスライ
スではない２つのスライスの乗算に対応し、さらに第2C
図は２つの最上位のスライスの乗算に対応する。ｎビッ
トスライスは第１および第３の縦線の間の部分として第
２図に概略的に示されており、それらの間の第２の縦線
はスライスの最上位ビット位置の残りの（ｎ−１）個の
より下位のビット位置から分離する。 第2A図を参照して、最上位ではないｎビットスライス
202を有する数個のｎビットスライスを含むワードA200
が例示されている。スライス202が論理的に１ビットだ
け右へシフトされたワードA200がまた例示されている。
ここでは０がスライス202の最上位のビット位置に含ま
れている。この演算は、バス40からシフトレジスタ60へ
スライス202を表わす信号を伝導しかつレジスタ60の内
容の１ビットの右シフトを実施することにより、DSP10
により実施され得る。レジスタ60の結果として生じる内
容は次いでＡレジスタ90へ伝導され得る。 最上位ではないｎビットスライス206を有する数個の
ｎビットスライスを含むワードB204が第2A図に例示され
ている。スライス206が論理的に右にシフトされたワー
ドB204がまた例示されており、そのような動作はDSP10
のレジスタ50により実施可能であり、さらにその結果は
Ｍレジスタ70に記憶され得る。 DSP10の乗算器80は隣接するスライス208として第2A図
に示される2nビットの積を発生し得る。 この2nビット積208は、MUX1 100を介してシフトレジ
スタ110へ伝導され、そこで、演算的に2nビットだけ右
へシフトされてワード210を形成する。したがって結果
として生じるワード210は、積の部分208がワード内に適
正に配置されるようにスケールされている。結果として
生じるスケールされたワード210は、ALU130のA1入力端
子へ伝導され、A2入力端子に与えられた先に発生された
結果と演算的に組合される。 ALU130により発生される2nビットの演算組合せは、ア
キュムレータ140に伝導され、そこでこの組合せは、MUX
3 120を介してALU130のA1端子へ、ALU130のA2端子へ、
またはMUX2 150を介してバス40へ与えられ得る。 第2B図を参照して、最上位のｎビットスライス214を
有する数個のｎビットスライスを含むワードA212が例示
されている。この演算は、バス40からシフトレジスタ60
へスライス214で表わす信号を伝導しかつレジスタ60の
内容の１ビットの右シフトを実施しないことにより、DS
P10により実施され得る。レジスタ60の内容は次いでＡ
レジスタ90へ伝導され得る。 最上位でないｎビットスライス218を有する数個のｎ
ビットスライスを含むワードB216が第2B図に例示されて
いる。スライス218が論理的に右シフトされたワードB21
6がまた例示されており、そのような演算はDSP10のレジ
スタ50により実施可能であり、さらにその結果はＭレジ
スタ70に記憶され得る。 DSP10の乗算器80は隣接するスライス220として第2B図
に示される2nビットの積を発生し得る。 ｎビットの積220は、MUX1 110を介してシフトレジス
タ110へ伝導され、そこで演算的にｎビットだけ右へシ
フトされてワード222を形成する。したがって結果とし
て生じるワード222は、積の部分220がワード内に適正に
配置されるようにスケールされている。結果として生じ
るスケールされたワード222はALU130のA1入力端子へ伝
導され、A2入力端子に与えられた先に発生された結果と
演算的に組合される。 ALU130により発生される2nビット演算組合せは、アキ
ュムレータ140へ伝導され、そこでこの組合せは、MUX3
120を介してALU130のA1端子へ、ALU130のA2端子へ、
またMUX2 150を介してバス40へ与えられ得る。 第2C図を参照して、最上位のｎビットスライス226を
有する数個のｎビットスライスを含むワードA224が例示
されている。この演算は、バス40からシフトレジスタ60
へスライス226を表わす信号を伝導しかつレジスタ60の
内容の１ビットの右シフトを実施しないことにより、DS
P10により実施され得る。レジスタ60の内容は次いでＡ
レジスタ90へ伝導され得る。 最上位のｎビットスライス230を有する数個のｎビッ
トスライスを含むワードB228が第2C図に例示されてい
る。この演算は、DSP10のレジスタ50へワードB230を転
送し、次いでＭレジスタ70に記憶することにより実行さ
れ得る。 DSP10の乗算器80は隣接するスライス232として第2C図
に示される2nビットの積を発生し得る。 2nビットの積232は、MUX1 100を介してシフトレジス
タ110へ伝導され、そこでは演算的に右シフトされず
に、ワード234を形成する。結果として生じるワード234
は、積の部分232がワード内に適正に配置されるように
スケールされる必要がない。ワード234は、ALU130のA1
入力端子に伝導され、A2入力端子に与えられる先に発生
された結果と演算的に組合される。 ALU130により発生される2nビットの演算組合せは、ア
キュムレータ140に伝導され、そこでこの組合せは、MUX
3 120を介してALU130のA1端子へ、ALU130のA2端子へ、
またはMUX2 150を介してバス40へ与えられ得る。 本発明のDSP10の動作はさらに、適応型トランスバー
サルイコライゼーションおよび自動利得制御におけるそ
の適用により例示されるであろう。第１に、適応型トラ
ンスバーサルフィルタ関数が次の方程式により記載され
る： Ai（ｎ＋１）＝Ai（ｎ）＋ｕ＊ｅ（ｎ）＊Ｘ（ｎ−１）,i＝0,1,2,...,N ここでAi（ｎ）は第ｎ番目のサンプル点での適応型トラ
ンスバーサルフィルタのタップの重みであり、Ｙ（ｎ）
は出力であり、Ｘ（ｎ）は入力サンプルであり、ｅ
（ｎ）はチャネル応答とトランスバーサルフィルタの出
力との間のエラー項であり、さらにｕはステップのサイ
ズを特定する定数である。 本発明のワードスライスされた方法を用いると、系Ai
の更新は16ビットの精度を伴って実施することができ、
しかも従来の方法が16×16ビット乗算器および32ビット
アキュムレータを必要とするに対し、８×８ビット乗算
器80および16ビットアキュムレータ140を使用し得る。
この理由は、適応型方程式においては、ステップ、エラ
ー、およびイコライザの状態が単一の８ビットスライス
により表わされるのに対し、16ビットAi係数が２つの８
ビットスライスにより表わされるからである。 次いで一般に、横断フィルタの2nビット係数を更新す
るために、信号プロセッサ10は、シフトすることなしに
シフトレジスタ50を介してこの信号を伝導することによ
り、バス40を介してレジスタ70へｎビットのエラー項を
伝導する。同じ態様で、フィルタＸ（ｎ−ｉ）のｎビッ
トのｉ番目の状態を表わす信号は、シフトすることなし
にシフトレジスタ60を通過してレジスタ90へバス40を介
して伝導される。乗算器80はレジスタ90の内容によりレ
ジスタ70の内容を乗算し、2nビットの積を得る。マルチ
プレクサ100はシフトレジスタ110へこの積を伝導するよ
うにセットされる。シフトすることなしに、この積はAL
U130の１組の入力端子A1へマルチプレクサ120を介して
伝導され、このALU130は、2nビットアキュムレータ140
へこの積をそのまま伝導する。 アキュムレータ140の最上位のｎビットは次いで乗算
器レジスタ70へ伝導される。ｎビットのステップサイズ
ｕは次いでバス40を介してシフトレジスタ60へ伝導さ
れ、かつシフトすることなしにそれからＡレジスタ90へ
伝導される。乗算器80は次いでレジスタ70の内容をレジ
スタ90の内容で乗算する。マルチプレクサ100はシフト
レジスタ110へ、かつそれからマルチプレクサ120へ2nビ
ットの積を伝導するようにセットされる。マルチプレク
サ120は、レジスタ110からALU130の１組の端子A1へ2n信
号ラインを伝導するようにセットされ、ALU130はその2n
ビットの積にどのような演算も実施することなしにアキ
ュムレータ140へ伝導する。 信号プロセッサ10は次いでバス40を介してシフトレジ
スタ60へ、そしてそこからシフトすることなしにレジス
タ90へ、先に計算された係数Aiの最上位のｎビットを伝
導する。レジスタ90からの信号は2n信号のｎ最上位ビッ
トを占める。そこで信号はシフトレジスタ110へ伝導さ
れ、このシフトレジスタ110はシフトを行なわない。マ
ルチプレクサ120はシフトレジスタ110からALU130の１組
の端子A1へ2n個の信号を伝導する。アキュムレータ140
の内容はALU130の１組の入力端子A2に伝導される。この
量はｕ、Ｘ（ｎ−ｉ）およびｅ（ｎ）の積を表わす。AL
U130は次いで２つの値を加算しさらにその総和はアキュ
ムレータ140へ伝導される。信号プロセッサ10は次いで
バス40を介してシフトレジスタ60へ先に計算された係数
Ａのｎ最下位ビットを伝導し、それはシフトなしにレジ
スタ90へ伝導される。マルチプレクサ100はレジスタ90
からの2n信号を伝導するようにセットされる。レジスタ
90からの信号は2n信号のｎ最上位ビットを占める。これ
らの信号はシフトレジスタ110へ伝導され、このシフト
レジスタ110は次にｎビットの演算的な右へのシフトを
実施する。マルチプレクサ120は、シフトレジスタ110か
らALU130の１組の端子A1へ2n信号を伝導する。アキュム
レータ140の内容はALU130の１組の入力端子A2へ伝導さ
れる。ALU130は２つの値を加え、かつその総和をアキュ
ムレータ140へ伝導する。マルチプレクサ150はアキュム
レータ140のｎ最上位ビットをｎビット信号バス40へ伝
導する。次にマルチプレクサ150はアキュムレータ140の
ｎ最下位ビットをｎビット信号バス40に伝導するように
セットされる。 2nビットフィルタ係数Aiからトランスバーサルフィル
タ演算の2nビットイコライザ出力を決定するために、デ
ジタル信号プロセッサ10はアキュムレータ140をクリア
し、次いで所望の精度が得られるまで次の動作を反復し
て実施する。典型的にはこの動作を20回実施すれば十分
である。イコライザ係数のｎ最上位ビットはバス40から
信号プロセッサによってシフトレジスタ50へと伝導され
る。シフトレジスタ50は、シフトすることなしに乗算器
レジスタ70へこれらの信号を直接伝導する。次いで、フ
ィルタＸ（ｎ−ｋ）の関連する入力のｎ最上位ビットが
バス40からシフトレジスタ60へ、さらにそこから、シフ
トすることなしにレジスタ90へと伝導される。ｎ×ｎ乗
算器80は次いでレジスタ70およびレジスタ90の内容を乗
算する。 マルチプレクサ100は、積を表わす2n信号を乗算器か
らシフトレジスタ110へ伝導する。マルチプレクサ120は
次いでシフタ110からALU130の１組の端子A1へ信号を伝
導するようにセットされる。シフトレジスタ110はシフ
トすることなしにその積を、マルチプレクサ120を介し
てALU130へ、さらにそこからアキュムレータ140へ伝導
する。アキュムレータ140の内容はALU130の入力端子A2
の組へ伝導される。ALU130は次いで端子1AおよびA2に与
えられた信号により表わされる量を加算し、さらにその
総和はアキュムレータ140へ伝導される。 所望の精度が得られるまで上記のシーケンスの動作が
反復され、その結果、アキュムレータ140が2nビットの
イコライザ出力値を含む。アキュムレータ140に記憶さ
れたｎ最上位ビットは次いでマルチプレクサ150を介し
てバス40へ伝送される。 第３図を参照して、この広い用途を例示すると、自動
利得制御（AGC）機能はワードスライスされたDSP10によ
り実現され得る。AGC機能は、16ビット表現を必要とす
る入力信号のストリームを８ビット表現を有する出力信
号のストリームに減じる信号プロセッサとして考えられ
る。信号エネルギは入力信号の上位の８ビットバイトに
より表わされ、次いでそこから８ビット出力表現が取出
される入力の16ビット表現の「ウィンドウ」を決定する
ために測定された値として用いられる。量ｋは16ビット
入力内における８ビットのウィンドウの開始点を示す。
2nビット信号で動作しｎビット出力を伴う自動利得制御
装置に対し出力信号を決定するために、信号プロセッサ
10はｎビット部分で２ビットの入力信号を受取る。信号
のｎ最上位ビット部分はバス40からレジスタ60へ伝導さ
れ、レジスタ60はシフトすることなしにレジスタ90へ直
接に伝導する。レジスタ90はマルチプレクサ100を介し
シフトレジスタ110へｎビット部分を伝導し、これはレ
ジスタ110に記憶された2n出力信号のｎ最上位ビットと
なる。 レジスタ110は演算的にこの部分をｋビットだけ右へ
シフトし、ここでｋは測定された信号強度により決定さ
れる。シフトされた部分はマルチプレクサ120を介してA
LU130の１組の端子A1へ伝導される。ALU130はこの2nビ
ット量をアキュムレータ140に伝導する。アキュムレー
タ140の内容はALU130の１組の入力端子A2へ伝導され
る。 信号プロセッサ10は次にレジスタ60で信号のｎビット
最下位部分を受取る。このｎビット部分はレジスタ90へ
と直接伝送され、さらにマルチプレクサ100を介して2n
信号のｎ最上位ビットとしてレジスタ110へ伝送され
る。レジスタ110は論理的にその内容をｎ＋ｋビットだ
け右へシフトし、かつその結果をマルチプレクサ120を
介してALU130の１組の端子A1へ伝送する。ALU130は次い
で端子A1およびA2に与えられる信号により表わされるこ
れら２つの量を加算し、さらにこの総和をアキュムレー
タ140へ伝導する。次に、マルチプレクサ150はアキュム
レータ140の最下位ｎビット部分をバス40へ伝導するよ
うにセットされる。
データ伝送および受信システムにおけるワードスライス
された信号プロセッサに関するものであり、特に、短縮
されたワードスライスを用いる固定ワード長デジタル信
号処理ユニットに関するものである。 発明の背景 専用のハードウェア信号プロセッサを用いて実現され
る、時間非依存性のまたは高周波数のチャネルに対する
中速度ないし高速度のデータ転送システムは、デジタル
フィルタリングおよび最小二乗平均適応型イコライザの
アルゴリズム技術を用いている。信号経路においてデジ
タルシーケンスを表わすのに必要とされる精度とフィル
タ係数とは同じものではないかもしれない。たとえば適
応ノイズを受入可能なものにするために、従来の最小二
乗平均適応型イコライザを用いるならば、トランスバー
サルイコライザの係数は16ビットの精度を有する係数で
更新されるべきである。この精度の要求に対処するため
に、従来のデジタル信号処理アーキテクチャは、計算を
実行するために16×16ビットの乗算器および32ビットの
アキュムレータを必要とする。更新された係数の上位の
８ビットのみがフィルタリングを実施するために用いら
れるが、乗算器のワード長は必要とされる最高精度によ
り決定される。 他の例として、モデムデータ伝送システムのレシーバ
セクションは、アナログのフロントエンド、自動利得制
御、エコー消去、整合されたフィルタおよびプロセッサ
からなる。自動利得制御およびエコー消去が行なわれる
前に、入力デジタルデータを表わすために16ビットが必
要とされる。しかしながら、この段階で、８ビットの係
数はフィルタリング動作を行なうために用いられ得る。
従来のアーキテクチャは、使用される乗算器のワード長
が必要とされる最高精度により決定されるので、フィル
タリングを行なうのに16ビット乗算器を必要とする。 下位のビットの不必要な記憶は、このアーキテクチャ
を具体化する集積回路チップ上の余分なダイ面積を消費
し、かつこれら過剰な下位ビットの処理の間、時間ペナ
ルティを引出している。たとえば、信号における種々の
周波数成分により経験される減衰特性および伝播速度は
一定ではなく、伝送された信号において歪を生じる結果
になる。最初のトレーニング時間は、それが正味のデー
タスループットを減じるので重要である。たとえば「デ
ジタル、アナログ、およびデータ通信」、ウイリアム・
シンネマン著、レストン・パブリッシング・カンパニ
ー、1982年、148頁ないし152頁（Digital,Analog,and D
ate Communication,by william Sinneman,Reston Publi
shing Company,Reston,VA,1982,ISBN ０−8359−1301
−５）を見られたい。 それゆえに、この発明の主な目的は、所望のレベルの
精度を維持しながら、デジタル信号を表わしかつ処理す
るためにより短いワード長のハードウェアを用いるワー
ドスライスされた信号プロセッサを提供することであ
る。 この発明の他の目的は、信号処理アルゴリズムを実現
するために必要とされるチップ面積を減じることであ
る。 この発明のさらに他の目的は、信号の適応型イコライ
ゼーションのための処理期間を短くするように不必要な
計算を除去しかつサイクル時間を減少することである。 発明の概要 デジタル信号を表わすワードは、信号をより小さい部
分に「スライスする」ことおよび個々の部分を処理する
ことにより、本発明に従って処理される。本発明のワー
ドスライスされた方法を用いる信号プロセッサは、より
小さい容量のレジスタ、乗算器およびアキュムレータを
必要とし、したがって先行技術のデジタル信号プロセッ
サよりも高速度で動作する。 この発明は、信号経路でデジタルシーケンスを表わす
のに必要とされるワードの精度がデジタルシーケンスを
処理するときに用いられる係数を表わすのに必要とされ
る精度と同じである必要がないので、特に中速度ないし
高速度の電気通信の用途に適している。たとえば、16レ
ベルの量子化器を用いる方法においては、各レベルは４
ビットのワード長により表わされ得る。したがって、入
力シーケンスのワード長は４ビットよりも大きいもので
ある必要はない。 ｎビットのワードスライスを用いることにより、本発
明のプロセッサは、デジタル信号処理を実施するために
ｎ×ｎビットの乗算器および2nビットのアキュムレータ
を用いることができる。２つのｎビットスライスが更新
された係数を記憶するために用いられる。典型的なトラ
ンスバーサルフィルタリング動作の用途においては、更
新された係数の上位のスライスのみがフィルタリングを
実施ししかも適当な精度を提供するために用いられる必
要がある。 ワードスライスデジタル信号プロセッサのアーキテク
チャが説明され、さらに適応型イコライゼーションおよ
び自動利得制御に対するプロセッサの数個の用途が提供
される。 好ましい実施例の説明 この発明は多様なデジタル信号の処理に適用可能であ
るが、以下の説明は、適応型イコライザおよび自動利得
制御のためのデジタル信号を処理する際の使用を通じて
この発明を例示するものである。 第１図は、この発明を用いるデジタル信号プロセッサ
（DSP）10のブロック図である。バス40がデジタル信号
プロセッサ10へおよびデジタル信号プロセッサ10から信
号を伝導するために用いられる。種々のデータ信号経路
が第１図に示されている一方で、DSP10の示されていな
い制御部分から第１図に示されている要素への種々の制
御信号経路は、当業者によって認められるようにそれら
が従来どおりのものであるので、示されていない。バス
40は、第１図において斜線の印とそれに隣接する記号
“n"によって示されるようにｎ個の信号を並列に搬送す
る多重導体バスである。第１図に示されている他の信号
経路も多重導体経路であり、傾斜の印と、その経路が並
列に伝える信号の数を隣接する記号とによって示され
る。信号はバス40からシフトレジスタ50およびシフトレ
ジスタ60へ伝導され得る。これらのレジスタの各々は、
バス40から受取られるｎビット量を記憶し、そしてDSP1
0の図示されていない制御部分からの右シフトの制御信
号の受信に従って、その内容を選択的に１ビット右方向
へシフトしまたはシフトしない。信号はレジスタ50から
乗算器（Ｍ）レジスタ70へ伝導され、それはｎ×ｎビッ
ト乗算器80へ伝導される。 信号はレジスタ60から（Ａ）レジスタ90へ伝導され、
それはｎ×ｎビット乗算器80へ伝導される。乗算器80
は、レジスタ70から受取ったｎビットの乗数と、Ａレジ
スタ90から受取ったｎビットの被乗数との2nビットの積
を発生する。信号はまたＡレジスタ90からマルチプレク
サ（MUX1）100の第１の組の入力端子の上位のｎ個の入
力端子へ伝導される。第１の組の2n個を入力端子の下位
のｎ個の端子は接地、すなわち０ボルトへ接続される。
マルチプレクサ100は、レジスタ90から2n個の入力端子
で受取られた信号またはｎ×ｎビット乗算器80から第２
の組の2n個の入力端子で受取られた信号を、１組の2n個
の出力端子へ選択的に伝導する。マルチプレクサ100はD
SP10の示されていない制御部分から選択制御信号を受取
り、その信号は、出力端子へ伝導されるであろう入力端
子上の信号の組を決定する。 MUX100の出力端子で発生される2n個の信号は2nビット
のシフトレジスタ110へ伝導される。シフトレジスタ110
は、DSP10の制御部分から受取られたシフト制御信号を
受信すると、演算的にまたは論理的に、左または右のい
ずれかへその内容を任意のビット数だけ選択的にシフト
し得る。 2nビットレジスタ110はマルチプレクサ（MUX3）120の
第１の組の2n個の入力端子である。マルチプレクサ120
の１組の2n個の出力端子は演算論理ユニット（AUX）130
の第１の組の2n個の入力端子（A1）に接続される。 ALU130の１組の2n個の出力端子は、アキュムレータ
（ACC）レジスタ140へ接続され、このアキュムレータ14
0はさらに、ALU130の第２の組の2n個の入力端子（A2）
に接続される。アキュムレータ140はALU130により実行
される演算の2nビットの結果を記憶し、さらにそれらに
記憶された上位のｎビットはまたアキュムレータ140か
らマルチプレクサ（MUX2）150の第１の組のｎ個の入力
端子へ伝導される。アキュムレータ140に記憶される下
位のｎビットはMUX2 150の第２の組のｎ個の入力端子
へ伝導される。MUX2の１組のｎ個の出力端子で発生され
るｎ個の信号はｎビット信号バス40へ伝導される。MUX2
150により受取られる制御信号は、アキュムレータ140
内に記憶された上位のまたは下位のｎビットがバスワー
ド40へ伝導されるかどうかを決定する。アキュムレータ
140の2nビットの内容はまたMUX3 120の第２の組の2n個
の入力端子へ伝導される。MUX3 120は示されていない
制御信号を受取り、その信号はシフトレジスタ110また
はアキュムレータ140の2nビットの内容のいずれがALU13
0のA1端子に与えられるかを決定する。 DSP10の動作はワードスライスされた乗算が概略的に
例示されている第２図を参照して最もよく理解される。
DSP10の動作が第１図に示される要素に関して説明され
る一方、第１図に示されるこれらの要素のあるものの記
憶容量は、説明される動作を実現するために増加される
必要がある。バス40は、DSP10によりｎビット「スライ
ス」で処理されるべき信号を搬送し、各信号は、バス40
上を直列に伝導される数個のｎビットスライスからなる
「ワード」により表わされ、スライスの各ビットはｎビ
ットバス40上で並列に伝導される。３つの場合が第２図
に例示されており、第2A図はどちらもワードの最上位の
スライスでない２つのスライスの乗算に対応し、第2B図
は一方が最上位のスライスであり他方が最上位のスライ
スではない２つのスライスの乗算に対応し、さらに第2C
図は２つの最上位のスライスの乗算に対応する。ｎビッ
トスライスは第１および第３の縦線の間の部分として第
２図に概略的に示されており、それらの間の第２の縦線
はスライスの最上位ビット位置の残りの（ｎ−１）個の
より下位のビット位置から分離する。 第2A図を参照して、最上位ではないｎビットスライス
202を有する数個のｎビットスライスを含むワードA200
が例示されている。スライス202が論理的に１ビットだ
け右へシフトされたワードA200がまた例示されている。
ここでは０がスライス202の最上位のビット位置に含ま
れている。この演算は、バス40からシフトレジスタ60へ
スライス202を表わす信号を伝導しかつレジスタ60の内
容の１ビットの右シフトを実施することにより、DSP10
により実施され得る。レジスタ60の結果として生じる内
容は次いでＡレジスタ90へ伝導され得る。 最上位ではないｎビットスライス206を有する数個の
ｎビットスライスを含むワードB204が第2A図に例示され
ている。スライス206が論理的に右にシフトされたワー
ドB204がまた例示されており、そのような動作はDSP10
のレジスタ50により実施可能であり、さらにその結果は
Ｍレジスタ70に記憶され得る。 DSP10の乗算器80は隣接するスライス208として第2A図
に示される2nビットの積を発生し得る。 この2nビット積208は、MUX1 100を介してシフトレジ
スタ110へ伝導され、そこで、演算的に2nビットだけ右
へシフトされてワード210を形成する。したがって結果
として生じるワード210は、積の部分208がワード内に適
正に配置されるようにスケールされている。結果として
生じるスケールされたワード210は、ALU130のA1入力端
子へ伝導され、A2入力端子に与えられた先に発生された
結果と演算的に組合される。 ALU130により発生される2nビットの演算組合せは、ア
キュムレータ140に伝導され、そこでこの組合せは、MUX
3 120を介してALU130のA1端子へ、ALU130のA2端子へ、
またはMUX2 150を介してバス40へ与えられ得る。 第2B図を参照して、最上位のｎビットスライス214を
有する数個のｎビットスライスを含むワードA212が例示
されている。この演算は、バス40からシフトレジスタ60
へスライス214で表わす信号を伝導しかつレジスタ60の
内容の１ビットの右シフトを実施しないことにより、DS
P10により実施され得る。レジスタ60の内容は次いでＡ
レジスタ90へ伝導され得る。 最上位でないｎビットスライス218を有する数個のｎ
ビットスライスを含むワードB216が第2B図に例示されて
いる。スライス218が論理的に右シフトされたワードB21
6がまた例示されており、そのような演算はDSP10のレジ
スタ50により実施可能であり、さらにその結果はＭレジ
スタ70に記憶され得る。 DSP10の乗算器80は隣接するスライス220として第2B図
に示される2nビットの積を発生し得る。 ｎビットの積220は、MUX1 110を介してシフトレジス
タ110へ伝導され、そこで演算的にｎビットだけ右へシ
フトされてワード222を形成する。したがって結果とし
て生じるワード222は、積の部分220がワード内に適正に
配置されるようにスケールされている。結果として生じ
るスケールされたワード222はALU130のA1入力端子へ伝
導され、A2入力端子に与えられた先に発生された結果と
演算的に組合される。 ALU130により発生される2nビット演算組合せは、アキ
ュムレータ140へ伝導され、そこでこの組合せは、MUX3
120を介してALU130のA1端子へ、ALU130のA2端子へ、
またMUX2 150を介してバス40へ与えられ得る。 第2C図を参照して、最上位のｎビットスライス226を
有する数個のｎビットスライスを含むワードA224が例示
されている。この演算は、バス40からシフトレジスタ60
へスライス226を表わす信号を伝導しかつレジスタ60の
内容の１ビットの右シフトを実施しないことにより、DS
P10により実施され得る。レジスタ60の内容は次いでＡ
レジスタ90へ伝導され得る。 最上位のｎビットスライス230を有する数個のｎビッ
トスライスを含むワードB228が第2C図に例示されてい
る。この演算は、DSP10のレジスタ50へワードB230を転
送し、次いでＭレジスタ70に記憶することにより実行さ
れ得る。 DSP10の乗算器80は隣接するスライス232として第2C図
に示される2nビットの積を発生し得る。 2nビットの積232は、MUX1 100を介してシフトレジス
タ110へ伝導され、そこでは演算的に右シフトされず
に、ワード234を形成する。結果として生じるワード234
は、積の部分232がワード内に適正に配置されるように
スケールされる必要がない。ワード234は、ALU130のA1
入力端子に伝導され、A2入力端子に与えられる先に発生
された結果と演算的に組合される。 ALU130により発生される2nビットの演算組合せは、ア
キュムレータ140に伝導され、そこでこの組合せは、MUX
3 120を介してALU130のA1端子へ、ALU130のA2端子へ、
またはMUX2 150を介してバス40へ与えられ得る。 本発明のDSP10の動作はさらに、適応型トランスバー
サルイコライゼーションおよび自動利得制御におけるそ
の適用により例示されるであろう。第１に、適応型トラ
ンスバーサルフィルタ関数が次の方程式により記載され
る： Ai（ｎ＋１）＝Ai（ｎ）＋ｕ＊ｅ（ｎ）＊Ｘ（ｎ−１）,i＝0,1,2,...,N ここでAi（ｎ）は第ｎ番目のサンプル点での適応型トラ
ンスバーサルフィルタのタップの重みであり、Ｙ（ｎ）
は出力であり、Ｘ（ｎ）は入力サンプルであり、ｅ
（ｎ）はチャネル応答とトランスバーサルフィルタの出
力との間のエラー項であり、さらにｕはステップのサイ
ズを特定する定数である。 本発明のワードスライスされた方法を用いると、系Ai
の更新は16ビットの精度を伴って実施することができ、
しかも従来の方法が16×16ビット乗算器および32ビット
アキュムレータを必要とするに対し、８×８ビット乗算
器80および16ビットアキュムレータ140を使用し得る。
この理由は、適応型方程式においては、ステップ、エラ
ー、およびイコライザの状態が単一の８ビットスライス
により表わされるのに対し、16ビットAi係数が２つの８
ビットスライスにより表わされるからである。 次いで一般に、横断フィルタの2nビット係数を更新す
るために、信号プロセッサ10は、シフトすることなしに
シフトレジスタ50を介してこの信号を伝導することによ
り、バス40を介してレジスタ70へｎビットのエラー項を
伝導する。同じ態様で、フィルタＸ（ｎ−ｉ）のｎビッ
トのｉ番目の状態を表わす信号は、シフトすることなし
にシフトレジスタ60を通過してレジスタ90へバス40を介
して伝導される。乗算器80はレジスタ90の内容によりレ
ジスタ70の内容を乗算し、2nビットの積を得る。マルチ
プレクサ100はシフトレジスタ110へこの積を伝導するよ
うにセットされる。シフトすることなしに、この積はAL
U130の１組の入力端子A1へマルチプレクサ120を介して
伝導され、このALU130は、2nビットアキュムレータ140
へこの積をそのまま伝導する。 アキュムレータ140の最上位のｎビットは次いで乗算
器レジスタ70へ伝導される。ｎビットのステップサイズ
ｕは次いでバス40を介してシフトレジスタ60へ伝導さ
れ、かつシフトすることなしにそれからＡレジスタ90へ
伝導される。乗算器80は次いでレジスタ70の内容をレジ
スタ90の内容で乗算する。マルチプレクサ100はシフト
レジスタ110へ、かつそれからマルチプレクサ120へ2nビ
ットの積を伝導するようにセットされる。マルチプレク
サ120は、レジスタ110からALU130の１組の端子A1へ2n信
号ラインを伝導するようにセットされ、ALU130はその2n
ビットの積にどのような演算も実施することなしにアキ
ュムレータ140へ伝導する。 信号プロセッサ10は次いでバス40を介してシフトレジ
スタ60へ、そしてそこからシフトすることなしにレジス
タ90へ、先に計算された係数Aiの最上位のｎビットを伝
導する。レジスタ90からの信号は2n信号のｎ最上位ビッ
トを占める。そこで信号はシフトレジスタ110へ伝導さ
れ、このシフトレジスタ110はシフトを行なわない。マ
ルチプレクサ120はシフトレジスタ110からALU130の１組
の端子A1へ2n個の信号を伝導する。アキュムレータ140
の内容はALU130の１組の入力端子A2に伝導される。この
量はｕ、Ｘ（ｎ−ｉ）およびｅ（ｎ）の積を表わす。AL
U130は次いで２つの値を加算しさらにその総和はアキュ
ムレータ140へ伝導される。信号プロセッサ10は次いで
バス40を介してシフトレジスタ60へ先に計算された係数
Ａのｎ最下位ビットを伝導し、それはシフトなしにレジ
スタ90へ伝導される。マルチプレクサ100はレジスタ90
からの2n信号を伝導するようにセットされる。レジスタ
90からの信号は2n信号のｎ最上位ビットを占める。これ
らの信号はシフトレジスタ110へ伝導され、このシフト
レジスタ110は次にｎビットの演算的な右へのシフトを
実施する。マルチプレクサ120は、シフトレジスタ110か
らALU130の１組の端子A1へ2n信号を伝導する。アキュム
レータ140の内容はALU130の１組の入力端子A2へ伝導さ
れる。ALU130は２つの値を加え、かつその総和をアキュ
ムレータ140へ伝導する。マルチプレクサ150はアキュム
レータ140のｎ最上位ビットをｎビット信号バス40へ伝
導する。次にマルチプレクサ150はアキュムレータ140の
ｎ最下位ビットをｎビット信号バス40に伝導するように
セットされる。 2nビットフィルタ係数Aiからトランスバーサルフィル
タ演算の2nビットイコライザ出力を決定するために、デ
ジタル信号プロセッサ10はアキュムレータ140をクリア
し、次いで所望の精度が得られるまで次の動作を反復し
て実施する。典型的にはこの動作を20回実施すれば十分
である。イコライザ係数のｎ最上位ビットはバス40から
信号プロセッサによってシフトレジスタ50へと伝導され
る。シフトレジスタ50は、シフトすることなしに乗算器
レジスタ70へこれらの信号を直接伝導する。次いで、フ
ィルタＸ（ｎ−ｋ）の関連する入力のｎ最上位ビットが
バス40からシフトレジスタ60へ、さらにそこから、シフ
トすることなしにレジスタ90へと伝導される。ｎ×ｎ乗
算器80は次いでレジスタ70およびレジスタ90の内容を乗
算する。 マルチプレクサ100は、積を表わす2n信号を乗算器か
らシフトレジスタ110へ伝導する。マルチプレクサ120は
次いでシフタ110からALU130の１組の端子A1へ信号を伝
導するようにセットされる。シフトレジスタ110はシフ
トすることなしにその積を、マルチプレクサ120を介し
てALU130へ、さらにそこからアキュムレータ140へ伝導
する。アキュムレータ140の内容はALU130の入力端子A2
の組へ伝導される。ALU130は次いで端子1AおよびA2に与
えられた信号により表わされる量を加算し、さらにその
総和はアキュムレータ140へ伝導される。 所望の精度が得られるまで上記のシーケンスの動作が
反復され、その結果、アキュムレータ140が2nビットの
イコライザ出力値を含む。アキュムレータ140に記憶さ
れたｎ最上位ビットは次いでマルチプレクサ150を介し
てバス40へ伝送される。 第３図を参照して、この広い用途を例示すると、自動
利得制御（AGC）機能はワードスライスされたDSP10によ
り実現され得る。AGC機能は、16ビット表現を必要とす
る入力信号のストリームを８ビット表現を有する出力信
号のストリームに減じる信号プロセッサとして考えられ
る。信号エネルギは入力信号の上位の８ビットバイトに
より表わされ、次いでそこから８ビット出力表現が取出
される入力の16ビット表現の「ウィンドウ」を決定する
ために測定された値として用いられる。量ｋは16ビット
入力内における８ビットのウィンドウの開始点を示す。
2nビット信号で動作しｎビット出力を伴う自動利得制御
装置に対し出力信号を決定するために、信号プロセッサ
10はｎビット部分で２ビットの入力信号を受取る。信号
のｎ最上位ビット部分はバス40からレジスタ60へ伝導さ
れ、レジスタ60はシフトすることなしにレジスタ90へ直
接に伝導する。レジスタ90はマルチプレクサ100を介し
シフトレジスタ110へｎビット部分を伝導し、これはレ
ジスタ110に記憶された2n出力信号のｎ最上位ビットと
なる。 レジスタ110は演算的にこの部分をｋビットだけ右へ
シフトし、ここでｋは測定された信号強度により決定さ
れる。シフトされた部分はマルチプレクサ120を介してA
LU130の１組の端子A1へ伝導される。ALU130はこの2nビ
ット量をアキュムレータ140に伝導する。アキュムレー
タ140の内容はALU130の１組の入力端子A2へ伝導され
る。 信号プロセッサ10は次にレジスタ60で信号のｎビット
最下位部分を受取る。このｎビット部分はレジスタ90へ
と直接伝送され、さらにマルチプレクサ100を介して2n
信号のｎ最上位ビットとしてレジスタ110へ伝送され
る。レジスタ110は論理的にその内容をｎ＋ｋビットだ
け右へシフトし、かつその結果をマルチプレクサ120を
介してALU130の１組の端子A1へ伝送する。ALU130は次い
で端子A1およびA2に与えられる信号により表わされるこ
れら２つの量を加算し、さらにこの総和をアキュムレー
タ140へ伝導する。次に、マルチプレクサ150はアキュム
レータ140の最下位ｎビット部分をバス40へ伝導するよ
うにセットされる。
【図面の簡単な説明】
第１図は、この発明によるデジタル信号プロセッサの好
ましい実施のブロック図である。 第2A図、第2B図および第2C図は、本発明のデジタル信号
プロセッサがどのようにしてスライス配向の動作を実施
するかを概略的に示す複合図である。 第３図は、自動利得制御動作を実行する、16ビット信号
からの８ビットウィンドウの選択を示す図である。 図において、10はデジタル信号プロセサ、40はバス、5
0,60および110はシフトレジスタ、70は乗算器（Ｍ）レ
ジスタ、80は乗算器、90はＡレジスタ、100,120および1
50はマルチプレクサ、130は演算論理ユニット、140はア
キュムレータを示す。
ましい実施のブロック図である。 第2A図、第2B図および第2C図は、本発明のデジタル信号
プロセッサがどのようにしてスライス配向の動作を実施
するかを概略的に示す複合図である。 第３図は、自動利得制御動作を実行する、16ビット信号
からの８ビットウィンドウの選択を示す図である。 図において、10はデジタル信号プロセサ、40はバス、5
0,60および110はシフトレジスタ、70は乗算器（Ｍ）レ
ジスタ、80は乗算器、90はＡレジスタ、100,120および1
50はマルチプレクサ、130は演算論理ユニット、140はア
キュムレータを示す。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 サフダー・エム・アスグハー
アメリカ合衆国、カリフォルニア州、サ
ニィベイル レンブラント・ドライブ、
1208
(72)発明者 フワー・シェン・ピ
アメリカ合衆国、カリフォルニア州、サ
ニィベイル アーヤーラー・ドライブ、
1235、ナンバー・20
(72)発明者 ダーモト・ダニオン
アメリカ合衆国、カリフォルニア州、サ
ンタ・クララ ジェネバ・ドライブ、
3532
(56)参考文献 特開 昭61−7715（ＪＰ，Ａ)
特開 昭61−7716（ＪＰ，Ａ)
特開 昭59−10024（ＪＰ，Ａ)
特開 昭59−55618（ＪＰ，Ａ)
特開 昭56−63649（ＪＰ，Ａ)
特開 昭59−119445（ＪＰ，Ａ)
特公 昭55−8843（ＪＰ，Ｂ２)
Claims (1)
- (57)【特許請求の範囲】 １．複数ビットのデータワードを伝導するバスに接続さ
れたデジタル信号プロセッサであって、各ワードは予め
定められた数の「スライス」からなり、 前記バスに接続されて、第１のワードスライスを受取
り、前記スライスを選択可能なビット数だけシフトし、
かつ結果として生じるスライスを記憶する第１の手段
と、 前記バスに接続されて、第２のワードスライスを受取
り、前記スライスを選択可能なビット数だけシフトし、
かつ結果として生じるスライスを記憶する第２の手段
と、 前記第１および第２の手段に記憶された前記スライスに
応答して、前記第１および第２のスライスの、２−スラ
イスの積を発生する乗算器手段と、 前記第１の手段および前記乗算器手段に接続されて、ゼ
ロの下位スライスで拡張された前記第１のスライスまた
は前記２−スライスの積のいずれかを１組の出力端子に
選択的に発生する第１のマルチプレクサ手段と、 前記第１のマルチプレクサ手段の出力端子に接続され
て、そこで発生された前記２−スライスを受取り、前記
２−スライスを選択可能なビット数だけシフトし、かつ
結果として生じる２−スライスを記憶する第３の手段
と、 前記第３の手段に接続された第１の組の入力端子と、第
２の組の入力端子とを有し、前記第１の組の入力端子で
受取られる２−スライスまたは前記第２の組の入力端子
で受取られる２−スライスのいずれかを１組の出力端子
に選択的に発生する第２のマルチプレクサ手段と、 前記第２のマルチプレクサ手段の前記出力端子に接続さ
れる第１の組の入力端子と、第２の組の入力端子とを有
し、前記第１および第２の組の入力端子で受取られた２
−スライスのオペランドの選択可能な２−スライスの組
合せの結果を発生し、かつ前記選択された組合せの結果
を累算しかつ記憶するための演算論理ユニット手段とを
備え、前記累算された結果が前記演算論理ユニットおよ
び前記第２のマルチプレクサ手段の前記第２の組の入力
端子で受取られ、 前記２−スライスの累算された結果の第１のスライスを
受取る第１の組の入力端子と、前記２−スライスの累算
された結果の第２のスライスを受取る第２の組の入力端
子と、前記データバスに接続される１組の出力端子とを
有し、前記入力端子に与えられた前記第１または前記第
２のスライスを前記出力端子に選択的に発生する第３の
マルチプレクサ手段をさらに備える、デジタル信号プロ
セッサ。 ２．2nビットトランスバーサルフィルタ係数を更新しか
つ以下の等式により説明される予め定められた精度に2n
ビットイコライザ出力を決定する方法であって、 Ai（ｎ＋１）＝Ai（ｎ）＋ｕ＊ｅ（ｎ）＊Ｘ（ｎ−１）,i＝0,1,2,...,N かつ であり、ここではAi（ｎ）はｎ番目のサンプル点におけ
る適応型トランスバーサルフィルタの2nビットのタップ
の重みであり、Ｙ（ｎ）は2nビット出力であり、Ｘ
（ｎ）はｎビット入力サンプルであり、ｅ（ｎ）はチャ
ネル応答とトランスバーサルフィルタの出力との間のｎ
ビットのエラー項であり、さらにｕはステップのサイズ
を特定するｎビット定数であり、前記決定する方法は、 （ａ） フィルタＸ（ｎ−ｉ）のｎビットの１番目の状
態で前記ｎビットエラー項ｅ（ｎ）を乗算して第１の2n
ビットの積を得るステップと、 （ｂ） 前記ｎビットのステップのサイズｕで前記第１
の2nビットの積の最上位のｎビットを乗算して第２の2n
ビットの積を得るステップと、 （ｃ） 先に計算された2nビットの係数Aiの最上位のｎ
ビットを前記第２の2nビットの積に加算して2nビットの
第１の部分的な総和を得るステップと、 （ｄ） 前記係数Aiの最下位のｎビットをｎビットだけ
右へ演算的にシフトするステップと、 （ｅ） ステップ（ｄ）の結果を前記2nビットの第１の
部分的総和に加算して、更新された2nビットトランスバ
ーサルフィルタ係数Ai（ｎ＋１）を得るステップと、 （ｆ） 関連のあるフィルタ入力のｎ最上位ビットで各
前記トランスバーサルフィルタ係数の最上位のｎビット
を乗算するステップと、 （ｇ） 前記予め定められた精度が得られるまで総和と
してステップ（ｆ）で得られた結果を累算するステップ
とを含む、方法。 ３．2nビット表現の信号に対して自動利得制御を決定す
る方法であって、（ａ） 前記表現のｎ最上位ビット部
分に等しいｎ最上位ビットと、各々ゼロに等しいｎ最下
位ビットとで、第１の2nビットワードを形成するステッ
プと、 （ｂ） 前記第１のワードをｋビット（ｋはｎを超えな
い）だけ演算的に右シフトして第１のシフトされたワー
ドを得るステップと、 （ｃ） 前記表現のｎ最下位ビット部分に等しい最上位
ビットと、各々ゼロに等しいｎ最下位ビットとで、第２
の2nビットワードを形成するステップと、 （ｄ） 前記第２の形成されたワードをｎ＋ｋビットだ
け論理的に右シフトして第２のシフトされたワードを得
るステップと、 （ｅ） 前記第１のシフトされたワードと前記第２のシ
フトされたワードとを加算して総和を得るステップと、 （ｆ） 前記総和のｎ最下位ビットを引出すステップと
を含む、方法。
Applications Claiming Priority (2)
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