JPH05291882A - 分散演算ディジタル信号処理装置 - Google Patents
分散演算ディジタル信号処理装置Info
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- JPH05291882A JPH05291882A JP4097117A JP9711792A JPH05291882A JP H05291882 A JPH05291882 A JP H05291882A JP 4097117 A JP4097117 A JP 4097117A JP 9711792 A JP9711792 A JP 9711792A JP H05291882 A JPH05291882 A JP H05291882A
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- G01R23/165—Spectrum analysis; Fourier analysis using filters
- G01R23/167—Spectrum analysis; Fourier analysis using filters with digital filters
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Abstract
(57)【要約】 （修正有）
【目的】 ノイズに対して高感度のディジタル信号処理
を行う装置を提供する。 【構成】 バイナリ符号化サンプルＸは並列レジスタ３
０にラッチされ、各サンプリングにおいてメモリ手段３
２のアドレス端子の１つに送出される。メモリ手段の他
方のアドレス端子には、並列レジスタ３４から、１つ前
のサンプルの出力が供給される。このレジスタの出力は
シフトレジスタ３６にも送出される。メモリ手段は２つ
のアドレスの状態に応じて記憶値を出力する。シフトレ
ジスタの出力によって定まる所要の演算が行なわれ、並
列レジスタ３４に書き込まれる。最大レジスタ５０は、
このレジスタに以前にストアされた最大値と現在の信号
とを比較器４９で比較した後、アキュミュレータ４２の
現在の最大値を書き込む。この結果はマイクロプロセッ
サによって読むことができる。
を行う装置を提供する。 【構成】 バイナリ符号化サンプルＸは並列レジスタ３
０にラッチされ、各サンプリングにおいてメモリ手段３
２のアドレス端子の１つに送出される。メモリ手段の他
方のアドレス端子には、並列レジスタ３４から、１つ前
のサンプルの出力が供給される。このレジスタの出力は
シフトレジスタ３６にも送出される。メモリ手段は２つ
のアドレスの状態に応じて記憶値を出力する。シフトレ
ジスタの出力によって定まる所要の演算が行なわれ、並
列レジスタ３４に書き込まれる。最大レジスタ５０は、
このレジスタに以前にストアされた最大値と現在の信号
とを比較器４９で比較した後、アキュミュレータ４２の
現在の最大値を書き込む。この結果はマイクロプロセッ
サによって読むことができる。
Description
【０００１】
【産業上の利用分野】本発明は２の補数で表されるバイ
ナリコードのディジタル信号を処理するディジタル信号
処理装置に関するものであり、より詳細にはパルスコー
ド信号中の選択された周波数成分を検出するディジタル
信号処理装置に関するものである。
ナリコードのディジタル信号を処理するディジタル信号
処理装置に関するものであり、より詳細にはパルスコー
ド信号中の選択された周波数成分を検出するディジタル
信号処理装置に関するものである。
【０００２】
【従来の技術】ディジタル的に動作する信号検出器がデ
ィジタルフィルタと呼ばれる基本的なディジタル装置で
構成されることはよく知られている。電話でよく用いら
れる信号検出器は良い例である。そのようなフィルタは
バンドパス、ローパス又はハイパスフィルタとしての機
能を有するように設計され、所望の周波数成分を有する
信号を通過させ、又はブロックする。例えば、ディジタ
ル電話は多くの機能を有するので、いろいろな電話動作
を実行するために特殊なトーン信号が検出できる必要が
ある。種々のディジタルフィルタがこれらの目的のため
に用いられている。
ィジタルフィルタと呼ばれる基本的なディジタル装置で
構成されることはよく知られている。電話でよく用いら
れる信号検出器は良い例である。そのようなフィルタは
バンドパス、ローパス又はハイパスフィルタとしての機
能を有するように設計され、所望の周波数成分を有する
信号を通過させ、又はブロックする。例えば、ディジタ
ル電話は多くの機能を有するので、いろいろな電話動作
を実行するために特殊なトーン信号が検出できる必要が
ある。種々のディジタルフィルタがこれらの目的のため
に用いられている。
【０００３】１９８２年１０月１２日に発行されたＣｏ
ｎｇｅｒ等の米国特許NO.4,354,248にはそのようなディ
ジタルフィルタを用いたプログラマブル多周波トーン受
信器が述べられている。このトーン受信器はシーケンス
コントローラによって動作する３カスケードの２次フィ
ルタを含む時分割ディジタルフィルタを用いている。こ
のフィルタは非常に複雑でかつ多くのメモリ容量が必要
である。１９７３年１２月４日に発行されたＣｒｏｉｓ
ｉｅｒ等の米国特許NO.3,777,130にはＰＣＭ符号化信号
用の汎用ディジタルフィルタについて述べられている。
その中で、バイナリコード信号用のディジタルフィルタ
をハードウエアで構成する新たな方法が述べられてい
る。そこでは、変形された２の補数表示を使用すること
によって、記憶装置のメモリ量を非常に節約できる。
ｎｇｅｒ等の米国特許NO.4,354,248にはそのようなディ
ジタルフィルタを用いたプログラマブル多周波トーン受
信器が述べられている。このトーン受信器はシーケンス
コントローラによって動作する３カスケードの２次フィ
ルタを含む時分割ディジタルフィルタを用いている。こ
のフィルタは非常に複雑でかつ多くのメモリ容量が必要
である。１９７３年１２月４日に発行されたＣｒｏｉｓ
ｉｅｒ等の米国特許NO.3,777,130にはＰＣＭ符号化信号
用の汎用ディジタルフィルタについて述べられている。
その中で、バイナリコード信号用のディジタルフィルタ
をハードウエアで構成する新たな方法が述べられてい
る。そこでは、変形された２の補数表示を使用すること
によって、記憶装置のメモリ量を非常に節約できる。
【０００４】１９８９年１月１０日に発行されたＢｅｎ
ｋａｒａ等の米国特許NO.4,797,846には共振特性を用い
たディジタルフィルタが述べられている。この特許では
ハードウエア量が少ない簡単な構成が示される。その中
で、ハードウエア構成を簡単にする特別に選択された係
数値が示される。１９８４年５月２２日に発行されたＰ
ｅｔｉｔ等の米国特許NO.4,450,553には分散演算の考え
に基づいたハードウエアを有するディジタル処理装置が
述べられている。ディジタルフィルタを実現するハード
ウエアに対して用いられる分散演算の概念に関する詳し
い記述はＩＥＥＥトランザクション、音声、スピーチ、
信号処理、Vol. ＡＳＳＰー２２、Ｎｏ．６、１９７４
年１２月発行、著者Ａ．ＰｅｌｅｄとＢ．Ｌｉｕ、「デ
ィジタルフィルタの新しいハードウエアの実現」になさ
れている。この発明は分散演算の概念を用いたディジタ
ル信号処理装置のハードウエア量をさらに減少させる。
ｋａｒａ等の米国特許NO.4,797,846には共振特性を用い
たディジタルフィルタが述べられている。この特許では
ハードウエア量が少ない簡単な構成が示される。その中
で、ハードウエア構成を簡単にする特別に選択された係
数値が示される。１９８４年５月２２日に発行されたＰ
ｅｔｉｔ等の米国特許NO.4,450,553には分散演算の考え
に基づいたハードウエアを有するディジタル処理装置が
述べられている。ディジタルフィルタを実現するハード
ウエアに対して用いられる分散演算の概念に関する詳し
い記述はＩＥＥＥトランザクション、音声、スピーチ、
信号処理、Vol. ＡＳＳＰー２２、Ｎｏ．６、１９７４
年１２月発行、著者Ａ．ＰｅｌｅｄとＢ．Ｌｉｕ、「デ
ィジタルフィルタの新しいハードウエアの実現」になさ
れている。この発明は分散演算の概念を用いたディジタ
ル信号処理装置のハードウエア量をさらに減少させる。
【０００５】図１は、一般的な第２次のディジタル信号
処理装置を示す。この装置はサンプリング周波数Ｆsに
おいて、連続したバイナリディジタル入力サンプルx[n]
を受信し、連続したバイナリディジタル出力サンプルy
[n]を出力する。入力サンプルx[n]から出力サンプルy
[n]を発生するためには以前の入力サンプルx[n-1]とx[n
-2]及び以前の出力サンプルy[n-1]とy[n-2]の情報が必
要である。入力サンプルx[n-1]はサンプリング周波数に
おける入力サンプルx[n]の直前の値である。同様に、x
[n-2]はx[n-1]の直前値であり、y[n-1]はy[n]の直前
値、y[n-2]はy[n-1]の直前値である。入力サンプルx
[n]、x[n-1]及びx[n-2]はそれぞれ第１、第２及び第３
の係数A0、A1及びA2によって乗算され、出力サンプルy
[n-1]及びy[n-2]はそれぞれ第４及び第５の逆符号の係
数B1及びB2によって乗算される。出力サンプルy[n]は加
算器１０によって各項の代数和によって得られる。
処理装置を示す。この装置はサンプリング周波数Ｆsに
おいて、連続したバイナリディジタル入力サンプルx[n]
を受信し、連続したバイナリディジタル出力サンプルy
[n]を出力する。入力サンプルx[n]から出力サンプルy
[n]を発生するためには以前の入力サンプルx[n-1]とx[n
-2]及び以前の出力サンプルy[n-1]とy[n-2]の情報が必
要である。入力サンプルx[n-1]はサンプリング周波数に
おける入力サンプルx[n]の直前の値である。同様に、x
[n-2]はx[n-1]の直前値であり、y[n-1]はy[n]の直前
値、y[n-2]はy[n-1]の直前値である。入力サンプルx
[n]、x[n-1]及びx[n-2]はそれぞれ第１、第２及び第３
の係数A0、A1及びA2によって乗算され、出力サンプルy
[n-1]及びy[n-2]はそれぞれ第４及び第５の逆符号の係
数B1及びB2によって乗算される。出力サンプルy[n]は加
算器１０によって各項の代数和によって得られる。
【０００６】これらの係数は、パルス応答又は所望の周
波数の伝達関数のいずれかの中から選択された方法によ
って抽出される。多くの遅延線はサンプリング周期に等
しい単位遅延を有する遅延セルZ-1から構成され、信号x
[n-1]、x[n-2]、y[n-1]及びy[n-2]を発生するために用
意される。そのような信号処理装置の伝達関数はH(Z)で
表され次の式で与えられる。 H(Z) = ( A0 + A1Z-1 + A2Z-2 ) / ( 1 + B1Z-1 + B2Z-2 ) ここで、Z-1はサンプリング周波数における信号の１サ
イクルに相応する単位遅延を表わす。すなわち、これは
サンプルx[n-1]とx[n]間の遅延を表わす。
波数の伝達関数のいずれかの中から選択された方法によ
って抽出される。多くの遅延線はサンプリング周期に等
しい単位遅延を有する遅延セルZ-1から構成され、信号x
[n-1]、x[n-2]、y[n-1]及びy[n-2]を発生するために用
意される。そのような信号処理装置の伝達関数はH(Z)で
表され次の式で与えられる。 H(Z) = ( A0 + A1Z-1 + A2Z-2 ) / ( 1 + B1Z-1 + B2Z-2 ) ここで、Z-1はサンプリング周波数における信号の１サ
イクルに相応する単位遅延を表わす。すなわち、これは
サンプルx[n-1]とx[n]間の遅延を表わす。
【０００７】実数軸Ｒと虚数軸Ｉ中の通常の表示におい
て、伝達関数H(Z)は２つのゼロと２つのポールによって
特性づけられる。このゼロは次の方程式の解である。 A0 + A1Z-1 + A2Z-2 = 0 ポールは次の方程式の解である。 1 + B1Z-1 + B2Z-2 = 0
て、伝達関数H(Z)は２つのゼロと２つのポールによって
特性づけられる。このゼロは次の方程式の解である。 A0 + A1Z-1 + A2Z-2 = 0 ポールは次の方程式の解である。 1 + B1Z-1 + B2Z-2 = 0
【０００８】遅延セルと伝達係数A1及びA2を含む装置の
部分は「直接部」と呼ばれ、その装置を有限インパルス
応答回路（ＦＩＲ）という。残りの部分は「フィードバ
ック部」である。このように直接部がなければ、装置は
無限インパルス応答回路（ＩＩＲ）として動作する。こ
の伝達係数B2は装置がフィルタ(B2>-1.0)、共振器(B2=-
1)又は発振器(B2<-1)として動作するか否かを決定す
る。
部分は「直接部」と呼ばれ、その装置を有限インパルス
応答回路（ＦＩＲ）という。残りの部分は「フィードバ
ック部」である。このように直接部がなければ、装置は
無限インパルス応答回路（ＩＩＲ）として動作する。こ
の伝達係数B2は装置がフィルタ(B2>-1.0)、共振器(B2=-
1)又は発振器(B2<-1)として動作するか否かを決定す
る。
【０００９】そのような装置は乗算及び加算動作を行
い、サンプル変換の後に、パソコンを用いてこれらの動
作をディジタルモードで除去するように実行することは
興味があるように思われる。このケースでは、各サンプ
ルは論理ワードを供給し、その論理ワードのビットは遅
延を与える種々のシフトレジスタを通った後、上述した
数学的演算を行うために処理される。実際には、この信
号はしばしばディジタルモードで変調過程によって変換
されている。
い、サンプル変換の後に、パソコンを用いてこれらの動
作をディジタルモードで除去するように実行することは
興味があるように思われる。このケースでは、各サンプ
ルは論理ワードを供給し、その論理ワードのビットは遅
延を与える種々のシフトレジスタを通った後、上述した
数学的演算を行うために処理される。実際には、この信
号はしばしばディジタルモードで変調過程によって変換
されている。
【００１０】従来、このディジタル信号処理装置に関し
ては多くの回路構成がある。前述の１９７３年１２月４
日に発行されたＣｒｏｉｓｉｅｒ等の米国特許NO.3,77
7,130及び１９８９年１月１０日に発行されたＢｅｎｋ
ａｒａ等の米国特許NO.4,797,846には多くの例が開示さ
れている。例えば、Ｍビットワードを有するＰＣＭ用フ
ィルタはＭビット位置を有する各ステージのシフトレジ
スタを用いて合成される。各ステージの出力はＲＯＭア
ドレスデコーダに印加される。メモリはその結果を出力
に供給する。多くのバイナリビットの重み付けを考慮し
て、シフトレジスタの後にある２進加算器から構成され
かつフィードバックループを有するアキュムレータを使
用することは可能である。
ては多くの回路構成がある。前述の１９７３年１２月４
日に発行されたＣｒｏｉｓｉｅｒ等の米国特許NO.3,77
7,130及び１９８９年１月１０日に発行されたＢｅｎｋ
ａｒａ等の米国特許NO.4,797,846には多くの例が開示さ
れている。例えば、Ｍビットワードを有するＰＣＭ用フ
ィルタはＭビット位置を有する各ステージのシフトレジ
スタを用いて合成される。各ステージの出力はＲＯＭア
ドレスデコーダに印加される。メモリはその結果を出力
に供給する。多くのバイナリビットの重み付けを考慮し
て、シフトレジスタの後にある２進加算器から構成され
かつフィードバックループを有するアキュムレータを使
用することは可能である。
【００１１】典型的な実施例として、図２に示される上
述のＰＣＭフィルタ装置がある。４ビットでアドレスさ
れ、従って、２4＝１６ワード（内容）を含み、４つの
係数によって可能な全ての組み合わせに対応するＲＡＭ
又はＲＯＭ１２はフィルタの中心的な素子を構成する。
ＲＡＭ又はＲＯＭ１２は入力で適当な重み付けがされた
ビットを受信し、メモリ位置を選択し、出力に並列の結
果を出力する。ＲＡＭ又はＲＯＭ１２から出力されたＮ
ビットは加算手段１４及びアキュミュレータ（ＡＣＣ）
１６に送出される。アキュミュレータ１６から出力され
た出力情報y[n]を有するＮビットは２によって割算を行
うステージ又は右にシフトする手段を通じて加算手段１
４にフィードバックされる。アキュミュレータの出力は
Ｍビットに丸められた後、直列変換器（ＣＰＳ）１８で
直列信号に変換され、その後単位遅延Z-1で表わされる
シフトレジスタ（ＳＲ）にフィードバックされる。
述のＰＣＭフィルタ装置がある。４ビットでアドレスさ
れ、従って、２4＝１６ワード（内容）を含み、４つの
係数によって可能な全ての組み合わせに対応するＲＡＭ
又はＲＯＭ１２はフィルタの中心的な素子を構成する。
ＲＡＭ又はＲＯＭ１２は入力で適当な重み付けがされた
ビットを受信し、メモリ位置を選択し、出力に並列の結
果を出力する。ＲＡＭ又はＲＯＭ１２から出力されたＮ
ビットは加算手段１４及びアキュミュレータ（ＡＣＣ）
１６に送出される。アキュミュレータ１６から出力され
た出力情報y[n]を有するＮビットは２によって割算を行
うステージ又は右にシフトする手段を通じて加算手段１
４にフィードバックされる。アキュミュレータの出力は
Ｍビットに丸められた後、直列変換器（ＣＰＳ）１８で
直列信号に変換され、その後単位遅延Z-1で表わされる
シフトレジスタ（ＳＲ）にフィードバックされる。
【００１２】１９７３年１２月４日に発行されたＣｒｏ
ｉｓｉｅｒ等の米国特許NO.3,777,130とＰｅｌｅｄ等に
よる文献は、双方とも、変形された２の補数表示を用い
てさらに、簡単な構造図で表わされる。この変形された
表示においては、全ての２の補数ビットＭは、補数であ
る最高次ZMの"１"を除いて、変更無しに再生される。こ
れらのＭの重みづけは１だけ減少される。従って、この
表示によって符号化されたワードは２の補数のコードに
よって書かれたものよりも１ビットだけ大きい。
ｉｓｉｅｒ等の米国特許NO.3,777,130とＰｅｌｅｄ等に
よる文献は、双方とも、変形された２の補数表示を用い
てさらに、簡単な構造図で表わされる。この変形された
表示においては、全ての２の補数ビットＭは、補数であ
る最高次ZMの"１"を除いて、変更無しに再生される。こ
れらのＭの重みづけは１だけ減少される。従って、この
表示によって符号化されたワードは２の補数のコードに
よって書かれたものよりも１ビットだけ大きい。
【００１３】図３はそのような方法を数字表現を用いて
ハードウエア的に実現した回路を図式的に表わしたもの
である。この構成はインデックスビットとして特別のビ
ットが用いられ、その結果必要なメモリ容量を半減でき
る。図において、ビットZ2j、Z3j及びZ4jはメモリ２０
にアドレスするために使用される前に、それぞれ回路Ｘ
ＯＲ２、ＸＯＲ３及びＸＯＲ４を通過し、その２番目の
出力がインデックスZ1jによって供給され、この最後の
ビットが”１”のときにこれらを補数演算する。さら
に、メモリからフェッチされ、Ｎビットを用いた２の補
数で書かれたワードの符号は、メモリが部分係数値の１
／２のみを含むので、もしZ1j=1の場合は、変形される
べきである。この目的で、前記のＮビットとインデック
スはＸＯＲ１回路を用いることによってＸＯＲ論理動作
が行われ、その後バイナリ”１”は加算手段１４とアキ
ュミュレータ１６を通じてその結果に加算される。この
装置においては、初期のケースではメモリは１６ロケー
ションではなく８ロケーションのみが使用された。
ハードウエア的に実現した回路を図式的に表わしたもの
である。この構成はインデックスビットとして特別のビ
ットが用いられ、その結果必要なメモリ容量を半減でき
る。図において、ビットZ2j、Z3j及びZ4jはメモリ２０
にアドレスするために使用される前に、それぞれ回路Ｘ
ＯＲ２、ＸＯＲ３及びＸＯＲ４を通過し、その２番目の
出力がインデックスZ1jによって供給され、この最後の
ビットが”１”のときにこれらを補数演算する。さら
に、メモリからフェッチされ、Ｎビットを用いた２の補
数で書かれたワードの符号は、メモリが部分係数値の１
／２のみを含むので、もしZ1j=1の場合は、変形される
べきである。この目的で、前記のＮビットとインデック
スはＸＯＲ１回路を用いることによってＸＯＲ論理動作
が行われ、その後バイナリ”１”は加算手段１４とアキ
ュミュレータ１６を通じてその結果に加算される。この
装置においては、初期のケースではメモリは１６ロケー
ションではなく８ロケーションのみが使用された。
【００１４】米国特許NO.4,797,846にはディジタル信号
処理装置の他の実施例が述べられている。その中で、係
数が特殊な値、例えば、A0=1, A1=0, A2= -1, B1= -2Rc
os(2πFr/Fs)及びB2=1-2K(K≧4)の値を取る簡単な構成
が実現されている。Fsはサンプリング周波数であり、Fr
は所定の共振周波数である。この場合は、構成は図４に
示され、この装置は共振ディジタルフィルタ、すなわ
ち、中心周波数として共振周波数Frを有するバンドパス
フィルタとして機能し、単位と関係するＲは選択的に決
定される。この回路は１つの乗算と４つの加算と、１つ
のシフト（ＳＲ）を有し、同時に他の単位遅延素子も有
する。
処理装置の他の実施例が述べられている。その中で、係
数が特殊な値、例えば、A0=1, A1=0, A2= -1, B1= -2Rc
os(2πFr/Fs)及びB2=1-2K(K≧4)の値を取る簡単な構成
が実現されている。Fsはサンプリング周波数であり、Fr
は所定の共振周波数である。この場合は、構成は図４に
示され、この装置は共振ディジタルフィルタ、すなわ
ち、中心周波数として共振周波数Frを有するバンドパス
フィルタとして機能し、単位と関係するＲは選択的に決
定される。この回路は１つの乗算と４つの加算と、１つ
のシフト（ＳＲ）を有し、同時に他の単位遅延素子も有
する。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
分散演算ディジタル信号処理装置においては、所望の周
波数成分の検出が困難で、ノイズに対して高感度の信号
処理ができない弊害があった。
分散演算ディジタル信号処理装置においては、所望の周
波数成分の検出が困難で、ノイズに対して高感度の信号
処理ができない弊害があった。
【００１６】
【課題を解決するための手段】従って、本発明の目的は
分散演算概念を用いたディジタル信号処理装置を提供す
ることにある。さらに、本発明の目的はディジタル信号
中の所望の周波数成分を検出するディジタル信号処理装
置を提供することにある。さらに、本発明の目的はディ
ジタル信号中の所望の周波数成分を検出し、最小のハー
ドウエア構成を有するディジタル信号処理装置を提供す
ることにある。さらに、本発明の目的はディジタル信号
中の所望の周波数成分を検出し、ノイズに対して非常に
高感度のディジタル信号処理装置を提供することにあ
る。
分散演算概念を用いたディジタル信号処理装置を提供す
ることにある。さらに、本発明の目的はディジタル信号
中の所望の周波数成分を検出するディジタル信号処理装
置を提供することにある。さらに、本発明の目的はディ
ジタル信号中の所望の周波数成分を検出し、最小のハー
ドウエア構成を有するディジタル信号処理装置を提供す
ることにある。さらに、本発明の目的はディジタル信号
中の所望の周波数成分を検出し、ノイズに対して非常に
高感度のディジタル信号処理装置を提供することにあ
る。
【００１７】上記の目的を達成するために本発明の分散
演算ディジタル信号処理装置は、A0/4、B1/4 = 2{cos(2
πFr/Fs)}/4及び(A0+B1)/4の３つの記憶値を保持し、こ
こでA0は実数、Fsはサンプリング周波数であり、２つの
アドレス端子とデータ出力端子を有し、２つのアドレス
端子の状態に応じて内容信号を発生させるメモリ手段
と、入力信号を受信し、入力信号の各サンプルをアドレ
ス端子の１つに送出する第１のシフトレジスタ手段と、
他のアドレス端子に接続され、１つのサンプルによりレ
ジスタ入力をシフトし、そのレジスタ出力を他のアドレ
ス端子に送出する第２のシフトレジスタ手段と、データ
出力端子に接続され、その内容信号から１／４を減算す
る減算手段と、減算手段に接続され、第２のシフトレジ
スタ手段にレジスタ入力としてアキュミュレータ出力を
変換して印加するアキュミュレータステージと、第２の
シフトレジスタ手段に接続され、１つのサンプルによっ
て第２のシフトレジスタ手段の出力をシフトし、それを
減算手段に送出する第３のシフトレジスタ手段と、アキ
ュミュレータステージに接続され、所定のサンプルを含
むサンプリング期間の間、アキュミュレータ出力の最大
値を計数し最大値を示す検出器出力信号を発生させる最
大レジスタ手段とを備え、２の補数で表されるパルス符
号ディジタル信号中の周波数成分Frを検出するように構
成される。
演算ディジタル信号処理装置は、A0/4、B1/4 = 2{cos(2
πFr/Fs)}/4及び(A0+B1)/4の３つの記憶値を保持し、こ
こでA0は実数、Fsはサンプリング周波数であり、２つの
アドレス端子とデータ出力端子を有し、２つのアドレス
端子の状態に応じて内容信号を発生させるメモリ手段
と、入力信号を受信し、入力信号の各サンプルをアドレ
ス端子の１つに送出する第１のシフトレジスタ手段と、
他のアドレス端子に接続され、１つのサンプルによりレ
ジスタ入力をシフトし、そのレジスタ出力を他のアドレ
ス端子に送出する第２のシフトレジスタ手段と、データ
出力端子に接続され、その内容信号から１／４を減算す
る減算手段と、減算手段に接続され、第２のシフトレジ
スタ手段にレジスタ入力としてアキュミュレータ出力を
変換して印加するアキュミュレータステージと、第２の
シフトレジスタ手段に接続され、１つのサンプルによっ
て第２のシフトレジスタ手段の出力をシフトし、それを
減算手段に送出する第３のシフトレジスタ手段と、アキ
ュミュレータステージに接続され、所定のサンプルを含
むサンプリング期間の間、アキュミュレータ出力の最大
値を計数し最大値を示す検出器出力信号を発生させる最
大レジスタ手段とを備え、２の補数で表されるパルス符
号ディジタル信号中の周波数成分Frを検出するように構
成される。
【００１８】
【実施例】本発明は上述の（ＩＩＲ）ディジタル信号処
理装置の概念を用いて、特にB1= 2cos(2πFr/Fs)及びB2
=-1の場合を取り扱っている。図５は単位遅延Z-1、加算
手段２２及び最大レジスタ２４を含む装置を図示する。
この最大レジスタは後で説明する。伝達方程式は式
（１）にように表わされる。 y[n] = A0x[n] + B1y[n-1] + B2y[n-2] （１）
理装置の概念を用いて、特にB1= 2cos(2πFr/Fs)及びB2
=-1の場合を取り扱っている。図５は単位遅延Z-1、加算
手段２２及び最大レジスタ２４を含む装置を図示する。
この最大レジスタは後で説明する。伝達方程式は式
（１）にように表わされる。 y[n] = A0x[n] + B1y[n-1] + B2y[n-2] （１）
【００１９】この発明はディジタル信号処理装置の一般
的な形式の特殊な構成を取扱い、特殊な数字表示と共振
係数を用いることによって、最小のハードウエアによっ
て実現でき、製造費も安くなる。この装置は周波数成分
Frを有する。もし、入力信号"x"が十分な振幅で周波数
成分Frを含むと、共振器は振幅を増加しながら発振す
る。これは図６及び図７に示される。図６は入力信号
が"x"であることを示し、一方、図７は共振器の出力信
号が"y"であることを示す。出力信号"y"はその数に限界
に来るまで増加し続ける。従って、必要な数字的範囲
（数字表示で用いられるビット数）は観測時間とサンプ
リング周波数によって影響を受ける。図８においては、
入力信号"x"は共振器の共振周波数と整合しない。出力
信号"y"は周期的に増加又は減少する。最大振幅は常に
図６よりも小さい。
的な形式の特殊な構成を取扱い、特殊な数字表示と共振
係数を用いることによって、最小のハードウエアによっ
て実現でき、製造費も安くなる。この装置は周波数成分
Frを有する。もし、入力信号"x"が十分な振幅で周波数
成分Frを含むと、共振器は振幅を増加しながら発振す
る。これは図６及び図７に示される。図６は入力信号
が"x"であることを示し、一方、図７は共振器の出力信
号が"y"であることを示す。出力信号"y"はその数に限界
に来るまで増加し続ける。従って、必要な数字的範囲
（数字表示で用いられるビット数）は観測時間とサンプ
リング周波数によって影響を受ける。図８においては、
入力信号"x"は共振器の共振周波数と整合しない。出力
信号"y"は周期的に増加又は減少する。最大振幅は常に
図６よりも小さい。
【００２０】上述の米国特許NO.3,777,130に記述される
ように、２次のディジタルフィルタを実行するために最
小で８つのメモリ位置が要求される。しかしながら、以
下に述べるように図５に示される基本的な構成を選択す
ることによって、発明者はハードウエア構成の要求をさ
らに減少できた。
ように、２次のディジタルフィルタを実行するために最
小で８つのメモリ位置が要求される。しかしながら、以
下に述べるように図５に示される基本的な構成を選択す
ることによって、発明者はハードウエア構成の要求をさ
らに減少できた。
【００２１】選択された数字表現は次の式（２）で表わ
される２の補数表現である。 ここで、ｂは１サンプル中のビット数である。２の補数
をB2=-1として式（１）に代入することによって、次の
式（３）が得られる。 y[n] = { -x[n]0 + Σx[n]i * 2-i)}* A0 + { -y[n-1]0 + Σ(y[n-1]i * 2-i)}* B1 - { -y[n-2]0 + Σ(y[n-2]i * 2-i)} （３） 上の式を整理すると、式（４）が得られる。 y[n] = - { x[n]0*A0 + y[n-1]0* B1 - y[n-2]0} + Σ{ x[n]i*A0 + y[n-1]i* B1 - y[n-2]i }* 2-i （４）
される２の補数表現である。 ここで、ｂは１サンプル中のビット数である。２の補数
をB2=-1として式（１）に代入することによって、次の
式（３）が得られる。 y[n] = { -x[n]0 + Σx[n]i * 2-i)}* A0 + { -y[n-1]0 + Σ(y[n-1]i * 2-i)}* B1 - { -y[n-2]0 + Σ(y[n-2]i * 2-i)} （３） 上の式を整理すると、式（４）が得られる。 y[n] = - { x[n]0*A0 + y[n-1]0* B1 - y[n-2]0} + Σ{ x[n]i*A0 + y[n-1]i* B1 - y[n-2]i }* 2-i （４）
【００２２】上述の式に見られるように、３つの全ての
乗算は同時に行われ、サンプルビットに分散される。こ
の計算過程は図１２に示される。図１２から明らかなよ
うに、最後の４行はＢ2（０又はー１の値を取る）の部
分を除いて最初の４行の繰り返しである。この最後の計
算は１を減算（又はー１を加算）することにより、非常
に簡単なハードウエア構成で行われる。実際上は、２の
補数中の数はー１と１の間、すなわち、−１≦ｘ＜１、
でなければならないので、上述のように１の代わりに１
／４が減算（−１／４が加算）される。
乗算は同時に行われ、サンプルビットに分散される。こ
の計算過程は図１２に示される。図１２から明らかなよ
うに、最後の４行はＢ2（０又はー１の値を取る）の部
分を除いて最初の４行の繰り返しである。この最後の計
算は１を減算（又はー１を加算）することにより、非常
に簡単なハードウエア構成で行われる。実際上は、２の
補数中の数はー１と１の間、すなわち、−１≦ｘ＜１、
でなければならないので、上述のように１の代わりに１
／４が減算（−１／４が加算）される。
【００２３】図９は本発明の一実施例のハードウエア中
で上述の概念を実現する１つの方法を示す図である。図
９に示される実施例は電話に適用するように設計されて
いる。この実施例はもちろん電話のみでなく少し変形す
ることにより他の分野にも適用できる。図９において、
１２ビットのバイナリ符号化サンプル"x"は６８００Ｈ
ｚで並列レジスタ（ＰＳＲー０）３０中のラッチされ
る。この並列レジスタ（ＰＳＲー０）３０は各サンプリ
ングにおいて、１２ビットで構成される直列信号x[n]を
メモリ手段３２のアドレス端子の１つに送出する。上の
１２ビットは符号ビット（全ての１２ビットが０又は１
にロードされる）である。
で上述の概念を実現する１つの方法を示す図である。図
９に示される実施例は電話に適用するように設計されて
いる。この実施例はもちろん電話のみでなく少し変形す
ることにより他の分野にも適用できる。図９において、
１２ビットのバイナリ符号化サンプル"x"は６８００Ｈ
ｚで並列レジスタ（ＰＳＲー０）３０中のラッチされ
る。この並列レジスタ（ＰＳＲー０）３０は各サンプリ
ングにおいて、１２ビットで構成される直列信号x[n]を
メモリ手段３２のアドレス端子の１つに送出する。上の
１２ビットは符号ビット（全ての１２ビットが０又は１
にロードされる）である。
【００２４】メモリ手段３２はA0/4、B1/4 = 2{cos(2π
Fr/Fs)}/4及び(A0+B1)/4の記憶値を保持する。このメモ
リ手段３２はこれらの値を永久に保持するＲＯＭであっ
てもよく、マイクロプロセッサによってストアされた値
が可変するように制御されるＲＡＭであってもよい。一
方、特殊の値を保持するレジスタ群であっても良い。１
つ前のサンプルy[n-1]の出力は他の並列レジスタ（ＰＳ
Ｒー１）３４に供給される。この並列レジスタ（ＰＳＲ
ー１）３４はその出力をメモリ手段３２の他のアドレス
端子に送出する。メモリ手段３２は２つのアドレスの状
態に応じてデータ端子にA0/4、B1/4 又は(A0+B1)/4を出
力する。もし、両入力端子が"０"であれば、出力端子に
は"０"が出力される。
Fr/Fs)}/4及び(A0+B1)/4の記憶値を保持する。このメモ
リ手段３２はこれらの値を永久に保持するＲＯＭであっ
てもよく、マイクロプロセッサによってストアされた値
が可変するように制御されるＲＡＭであってもよい。一
方、特殊の値を保持するレジスタ群であっても良い。１
つ前のサンプルy[n-1]の出力は他の並列レジスタ（ＰＳ
Ｒー１）３４に供給される。この並列レジスタ（ＰＳＲ
ー１）３４はその出力をメモリ手段３２の他のアドレス
端子に送出する。メモリ手段３２は２つのアドレスの状
態に応じてデータ端子にA0/4、B1/4 又は(A0+B1)/4を出
力する。もし、両入力端子が"０"であれば、出力端子に
は"０"が出力される。
【００２５】並列レジスタ（ＰＳＲー１）３４の出力は
シフトレジスタ（ＳＲ）３６に送出される。このシフト
レジスタ（ＳＲ）３６は直列出力y[n-2]を出力する。こ
こで、y[n-2]の値は０又は１である。もし、シフトレジ
スタ（ＳＲ）３６の直列出力が１であれば、メモリ手段
３２の出力に並列レジスタ（ＰＳＲー０）３０と並列レ
ジスタ（ＰＳＲー１）３４の出力によって選択された−
１／４が減算器３３で加算される。この結果はインバー
タ（ＩＮＶ）３８によって最後のビットのみ反転され
る。インバータ３８の出力は加算器４０によって加算さ
れ、２ー1シフト接続４４によって結合したアキュミュレ
ータ（ＡＣＣ）４２に出力する。この２ー1シフト接続４
４は単に１つの位置（×１／２）だけ下の方に線で接続
することによって実現できる。アキュミュレータ４２は
２ー1シフト接続４４所定のバイナリ出力信号が発生され
るように重み付けをする。アキュミュレータ（ＡＣＣ）
４２は２2シフト接続４６によって４倍される。この２2
シフト接続４６は上述の２ー1シフト接続４４と同様に線
で２つの位置（×４）上の方に接続するのみでよい。そ
の後、２2シフト接続４６の出力は並列レジスタ（ＰＳ
Ｒー１）３４に書き込まれる。これは閉回路を構成す
る。
シフトレジスタ（ＳＲ）３６に送出される。このシフト
レジスタ（ＳＲ）３６は直列出力y[n-2]を出力する。こ
こで、y[n-2]の値は０又は１である。もし、シフトレジ
スタ（ＳＲ）３６の直列出力が１であれば、メモリ手段
３２の出力に並列レジスタ（ＰＳＲー０）３０と並列レ
ジスタ（ＰＳＲー１）３４の出力によって選択された−
１／４が減算器３３で加算される。この結果はインバー
タ（ＩＮＶ）３８によって最後のビットのみ反転され
る。インバータ３８の出力は加算器４０によって加算さ
れ、２ー1シフト接続４４によって結合したアキュミュレ
ータ（ＡＣＣ）４２に出力する。この２ー1シフト接続４
４は単に１つの位置（×１／２）だけ下の方に線で接続
することによって実現できる。アキュミュレータ４２は
２ー1シフト接続４４所定のバイナリ出力信号が発生され
るように重み付けをする。アキュミュレータ（ＡＣＣ）
４２は２2シフト接続４６によって４倍される。この２2
シフト接続４６は上述の２ー1シフト接続４４と同様に線
で２つの位置（×４）上の方に接続するのみでよい。そ
の後、２2シフト接続４６の出力は並列レジスタ（ＰＳ
Ｒー１）３４に書き込まれる。これは閉回路を構成す
る。
【００２６】符号検出器４８はディジタル信号が正であ
るようにする。最大レジスタ５０は、最大レジスタ５０
に以前にストアされた最大値と現在の信号とを比較器４
９で比較した後に、アキュミュレータの現在の最大値を
書き込む。符号検出器４８の出力"ｙ"は常に最大レジス
タ５０の値を表示する。この結果はマイクロプロセッサ
によって読むことができる。リセット端子ＲＳＴ又はＲ
ＳＴ１は各サンプリング期間の始め又は各サンプルの始
めでリセット信号を供給する。
るようにする。最大レジスタ５０は、最大レジスタ５０
に以前にストアされた最大値と現在の信号とを比較器４
９で比較した後に、アキュミュレータの現在の最大値を
書き込む。符号検出器４８の出力"ｙ"は常に最大レジス
タ５０の値を表示する。この結果はマイクロプロセッサ
によって読むことができる。リセット端子ＲＳＴ又はＲ
ＳＴ１は各サンプリング期間の始め又は各サンプルの始
めでリセット信号を供給する。
【００２７】上述したように、ディジタル装置の全動作
は一定の数のサンプルを含むサンプリング期間の後にリ
セットされる。 サンプル期間中のサンプル数は信号／
ノイズ比を（窓幅）決定する。サンプル期間が長けれ
ば、すなわち、観測期間が長ければそれだけ信号／ノイ
ズ比は大きくなる。言い替えると、観測期間の増加に従
って窓幅はだんだん減少する。窓幅は（１／観測期間）
に比例する。この観測期間は調整でき、すなわち、サン
プル期間中のサンプル数はリセット手段によってリセッ
トの周期を変化することによって変えることができる。
このようにして、信号／ノイズ比は種々の環境に対して
調整できる。
は一定の数のサンプルを含むサンプリング期間の後にリ
セットされる。 サンプル期間中のサンプル数は信号／
ノイズ比を（窓幅）決定する。サンプル期間が長けれ
ば、すなわち、観測期間が長ければそれだけ信号／ノイ
ズ比は大きくなる。言い替えると、観測期間の増加に従
って窓幅はだんだん減少する。窓幅は（１／観測期間）
に比例する。この観測期間は調整でき、すなわち、サン
プル期間中のサンプル数はリセット手段によってリセッ
トの周期を変化することによって変えることができる。
このようにして、信号／ノイズ比は種々の環境に対して
調整できる。
【００２８】図１０は周波数領域及び時間領域における
出力信号のスペクトル解析を示す図であり、バンド幅を
よく理解するための図である。図において、スペクトル
の周波数間隔は１０Ｈｚである。振幅最大点の周波数は
正確に１７００Ｈｚである。このとき共振器の共振周波
数は１７００Ｈｚである。図１１は時間領域における出
力信号"ｙ"のバースト変化を示す図である。図におい
て、出力信号"ｙ"のトーンバースト（各トーンバースト
の長さは７５．１５ｍｓである）のシーケンスが示され
る。４番目のトーンバーストは出力信号"ｙ"の最大の振
幅を生じる。第３番目のトーンバーストの最大振幅と第
２番目と第４番目のトーンバーストの最大振幅間に置か
れた閾値検出器はバンド幅２０Ｈｚを有する１７００Ｈ
ｚに対して単一トーン検出器となる。
出力信号のスペクトル解析を示す図であり、バンド幅を
よく理解するための図である。図において、スペクトル
の周波数間隔は１０Ｈｚである。振幅最大点の周波数は
正確に１７００Ｈｚである。このとき共振器の共振周波
数は１７００Ｈｚである。図１１は時間領域における出
力信号"ｙ"のバースト変化を示す図である。図におい
て、出力信号"ｙ"のトーンバースト（各トーンバースト
の長さは７５．１５ｍｓである）のシーケンスが示され
る。４番目のトーンバーストは出力信号"ｙ"の最大の振
幅を生じる。第３番目のトーンバーストの最大振幅と第
２番目と第４番目のトーンバーストの最大振幅間に置か
れた閾値検出器はバンド幅２０Ｈｚを有する１７００Ｈ
ｚに対して単一トーン検出器となる。
【００２９】
【発明の効果】以上説明したように、本発明の分散演算
概念を用いたディジタル信号処理によってディジタル信
号中の所望の周波数成分を検出できる。またハードウエ
アを非常に小型化でき、さらに、ノイズに対して非常に
高感度のディジタル信号処理ができる。
概念を用いたディジタル信号処理によってディジタル信
号中の所望の周波数成分を検出できる。またハードウエ
アを非常に小型化でき、さらに、ノイズに対して非常に
高感度のディジタル信号処理ができる。
【図１】従来技術における第２次のディジタル信号処理
装置を示すブロック図である。
装置を示すブロック図である。
【図２】従来技術におけるディジタルフィルタを示すブ
ロック図である。
ロック図である。
【図３】従来技術におけるディジタルフィルタを示すブ
ロック図である。
ロック図である。
【図４】従来技術における他のディジタルフィルタを示
すブロック図である。
すブロック図である。
【図５】本発明におけるディジタル信号処理装置の概念
を示すブロック図である。
を示すブロック図である。
【図６】時間と振幅との関係を示す図である。
【図７】時間と振幅との関係を示す図である。
【図８】時間と振幅との関係を示す図である。
【図９】本発明におけるディジタル信号処理装置を示す
ブロック図である。
ブロック図である。
【図１０】周波数領域及び時間領域における出力信号の
スペクトル解析を示す図である。
スペクトル解析を示す図である。
【図１１】時間領域における出力信号のバースト変化を
示す図である。
示す図である。
【図１２】式（４）の計算過程を示す図である。
１０ 加算器 １２ ＲＡＭ又はＲＯＭ １４ 加算器 １６ アキュミュレータ（ＡＣＣ） ２０ ＲＡＭ又はＲＯＭ ２２ 加算器 ２４ 最大レジスタ ３０ 第１の並列レジスタ（ＰＳＲー０） ３２ メモリ手段 ３３ 減算器 ３４ 第２の並列レジスタ（ＰＳＲー１） ３６ 第３の並列レジスタ ３８ インバータ（ＩＮＶ） ４０ 加算器 ４２ アキュミュレータ（ＡＣＣ） ４４ ２-1シフト接続 ４６ ２2シフト接続 ４８ 符号検出器 ４９ 比較器 ５０ 最大レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガイ・ジョン・チャプート カナダ国，ケイ７シー，３ピー２，オンタ リオ，チャ ールトン プレイス，アー ル．アール．２
Claims (7)
- 【請求項１】 A0/4、B1/4 = 2{cos(2πFr/Fs)}/4及び
(A0+B1)/4の３つの記憶値を保持し、ここでA0は実数、F
sはサンプリング周波数であり、２つのアドレス端子と
データ出力端子を有し、２つのアドレス端子の状態に応
じて内容信号を発生させるメモリ手段と、 前記入力信号を受信し、前記入力信号の各サンプルを前
記アドレス端子の１つに送出する第１のシフトレジスタ
手段と、 前記の他のアドレス端子に接続され、１つのサンプルに
よりレジスタ入力をシフトし、そのレジスタ出力を他の
アドレス端子に送出する第２のシフトレジスタ手段と、 前記データ出力端子に接続され、前記内容信号から１／
４を減算する減算手段と、 前記減算手段に接続され、前記第２のシフトレジスタ手
段にレジスタ入力としてアキュミュレータ出力を変換し
て印加するアキュミュレータステージと、 前記第２のシフトレジスタ手段に接続され、１つのサン
プルによって第２のシフトレジスタ手段の出力をシフト
し、それを前記減算手段に送出する第３のシフトレジス
タ手段と、 前記アキュミュレータステージに接続され、所定のサン
プルを含むサンプリング期間の間、アキュミュレータ出
力の最大値を計数し前記最大値を示す検出器出力信号を
発生させる最大レジスタ手段、とを備え、 ２の補数で表されるパルス符号ディジタル信号中の周波
数成分Frを検出することを特徴とする分散演算ディジタ
ル信号処理装置。 - 【請求項２】 請求項１において、前記アキュミュレー
タステージは加算手段、アキュミュレータ手段及び２-1
シフト接続を含むことを特徴とする分散演算ディジタル
信号処理装置。 - 【請求項３】 請求項２において、さらに、前記メモリ
手段に接続されたマイクロプロセッサを含み、前記メモ
リ手段の記憶値はマイクロプロセッサによって可変でき
ることを特徴とする分散演算ディジタル信号処理装置。 - 【請求項４】 請求項３において、さらに、前記アキュ
ミュレータステージと前記最大レジスタ手段に接続され
た比較手段を含み、サンプル期間の以前のサンプルに対
して計数された最大値と各サンプルのアキュミュレータ
出力とを比較し、前記最大レジスタの内容を更新するこ
とを特徴とする分散演算ディジタル信号処理装置。 - 【請求項５】 請求項４において、前記ディジタル信号
は可聴周波数レンジ内で前記周波数成分Ｆrを含み、電
話に使用されるトーン信号であることを特徴とする分散
演算ディジタル信号処理装置。 - 【請求項６】 請求項１において、さらに、連続する各
サンプリング期間で装置の動作を繰り返しリセットする
リセット手段を含み、そのサンプリング期間は複数のサ
ンプリングを含むことを特徴とする分散演算ディジタル
信号処理装置。 - 【請求項７】 請求項６において、各サンプリング期間
中のサンプル数は調整可能であることを特徴とする分散
演算ディジタル信号処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/676,593 US5189634A (en) | 1991-03-28 | 1991-03-28 | Digital signal processing apparatus for detecting a frequency component of digital signals |
| US676,593 | 1991-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291882A true JPH05291882A (ja) | 1993-11-05 |
| JPH0775303B2 JPH0775303B2 (ja) | 1995-08-09 |
Family
ID=24715140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097117A Expired - Lifetime JPH0775303B2 (ja) | 1991-03-28 | 1992-03-23 | 分散演算ディジタル信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5189634A (ja) |
| JP (1) | JPH0775303B2 (ja) |
| CA (1) | CA2061849C (ja) |
Cited By (1)
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|---|---|---|---|---|
| JP2015138982A (ja) * | 2014-01-20 | 2015-07-30 | 株式会社デンソーウェーブ | デジタルフィルタ回路 |
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|---|---|---|---|---|
| US6868150B1 (en) | 1990-01-03 | 2005-03-15 | Morris Reese | Method for use with caller ID system |
| US6970544B1 (en) | 1990-01-03 | 2005-11-29 | Morris Reese | Method and apparatus for caller ID system |
| US6427009B1 (en) | 1990-01-03 | 2002-07-30 | Morris Reese | Enhanced apparatus for use with caller ID system |
| JP2862723B2 (ja) * | 1992-03-16 | 1999-03-03 | 沖電気工業株式会社 | ディジタル信号処理装置 |
| US5268848A (en) | 1992-09-30 | 1993-12-07 | International Business Machines Corporation | Equalizer adjustment for partial-response maximum-likelihood disk drive systems |
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| US5649002A (en) * | 1994-12-13 | 1997-07-15 | Colonial Data Technologies Corp. | Method and apparatus for detecting a telephone CPE alerting signal |
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| US20030145025A1 (en) * | 2002-01-31 | 2003-07-31 | Allred Rustin W. | Method of designing families of boost and cut filters, including treble and bass controls and graphic equalizers |
Family Cites Families (6)
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|---|---|---|---|---|
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| US4354248A (en) * | 1979-11-28 | 1982-10-12 | Motorola, Inc. | Programmable multifrequency tone receiver |
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| US4928258A (en) * | 1989-05-08 | 1990-05-22 | The United States Of America As Represented By The Secretary Of The Air Force | Recursive median filtering |
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1991
- 1991-03-28 US US07/676,593 patent/US5189634A/en not_active Expired - Lifetime
-
1992
- 1992-02-26 CA CA002061849A patent/CA2061849C/en not_active Expired - Fee Related
- 1992-03-23 JP JP4097117A patent/JPH0775303B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015138982A (ja) * | 2014-01-20 | 2015-07-30 | 株式会社デンソーウェーブ | デジタルフィルタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775303B2 (ja) | 1995-08-09 |
| CA2061849C (en) | 1996-01-16 |
| CA2061849A1 (en) | 1992-09-29 |
| US5189634A (en) | 1993-02-23 |
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