JPS61177016A - デイジタルトランスバ−サルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する分野） 本発明はディジタル通信システムにおいて用いられるデ
ィジタル　トランスバーサル　フィルタ（［）　１ｇ１
ｔａｌ　　Ｔ　ｒａｎｓｖｅｒｓａｌ　　Ｆ　１ｌｔｅ
ｒ　）に関する。

（従来技術） ディジタル通信システムで用いられる伝送信号の多くは
次式で表わすことができる。

．５（ｔ）　＝Σ　ａ＜ｎ）ｈ（ｔ−ｎＴ）　　　、、
、・（１）１ｍ−００ （ここにｔは時間変数、Ｔはシンボル周期、ｎは離散時
間、ａ（ｎ）はシンボル周期Ｔで出力される情報源から
のシンボル系列、ｈ（ｔ）はパルス　シェービング　フ
ィルタのインパルス応答、Ｓ（【）は帯域制限された伝
送信号を、それぞれ表わす。） ところでｓＢ）のスペクトラムＳ　（ｆ　）は、５（ｔ
）のフーリエ変換 ここに である。

一般のディジタル通信システムにおいてはＡ　（ｆ　）
　−１ｆｏｒ　　−ｏｏ＜ｆ　＜ｏ。

が仮定できるので、このときは Ｓ　＜ｆ　）　＝Ｈ（ｆ　） となり、上記のフィルタによって帯域制限された伝送信
号ｓ（ｔ　）を希望の帯域制限信号とすることができる
。

しかし５（ｆ）には特別なものが要求されることが多い
ので、上記のフィルタをアナログ　フィルタで実現する
のは一般に困難である。そのため近年は、この種のフィ
ルタをディジタル　フィルタを用いて実現することが多
くなってきた。

しかし上記の目的のために一般的なディジタルフィルタ
を用いるのは次の理由で得策ではない。

つまり一般のディジタル　フィルタの入力分解能には高
分解能が要求されるのに対して、上記の目的で使用され
るディジタル　フィルタの入力分解能にはたかだか２〜
８レベル程度の分解能が要求されるにすぎない。

従って、上記目的のためのフィルタは一般的なディジタ
ル　フィルタと比較して簡単で、しかも低価格なもので
実現できる可能性がある。

一般に標本化周期Ｔｓにおけるインパルス応答がｈ（ｍ
）で表わされる線形時不変システムに、系列ｘ（ｍ）を
入力したときの出力系列ｙ（ｅ）は次式で表わされる。

ｙＣｍ）−Ｔ：、　ａ　ｏｎ−ｋ）ｈ（ｋ、）　　　　
　　　　−・・・　（２）ｋ＝−一 しかし、（２）式は積和区間が一■〜＋ψであるので、
演算回路を実現する上で不都合である。

今、上記の線形システムに次式 ％式％ （ここに−はｔ　−１・Ｔｓなる離散時間（ディスクリ
ートタイム）を、ｎはｔ−ｎ−Ｔなる離散時間を、ｔは
実時間を表わす。） で定義される有限インパルス応答システム（１”ｉｎ目
ｅ　　　Ｉｍｐｕｌｓｅ　　Ｒｅｓｐｏｎｓｅ　　Ｓ　
ｙｓｔｅｎ　）を用いるものとすると、（２）式は（３
）のようになり、Ｙ（ＷＩ）　＝　Ｔｌａ　（＊−ｋ）
　ｈ（ｋ）　　　　・−−−−−（３）ｋ＝ｍｌ 出力系列ｙ（ｍ）ｊ演算する演算回路が実現可能となる
。

今、上記システムにシンボル周期が下のシンボル系列ａ
（ｎ）を入力して、（１）式のパルスシェービングを行
なうものとする。５（ｔ）を±ＷＨｚで帯域制限するも
のとすると、標本化定理（Ｓ　ａｍｐｌｉｎａ　Ｔ　ｈ
ｅｏｒｅｌにより標本化周期ＴｓはＴｓ＜１／２Ｗ を満たさなければならない。

ところで、一般にディジタル通信システムにおける帯域
制限された伝送信号ｓ（ｔ＞の帯域幅Ｗはシンボル間隔
をＴとしてＷ＞１／２Ｔである。

従ってＴｓくＴでなければならない。

今、Ｌ−Ｔ／Ｔｓ　　（ただしＬは整数）を定めると、
これまでの条件よりＬはＬ≧２の整数でなければならな
い。一般に、Ｌとしては２〜４が選ばれる。後述するよ
うな目的で使用される内挿フィルタを設計する観点から
はＬは大きいほど良いが、回路規模の観点からはしは小
さいほど良い。何れにしてもＬは２以上でなければなら
ないから、シンボル周期がＴで、ディジタル　フィルタ
の標本化周期がＴｓであることから（３）式はのように
修正される。

（ここに Ｌ　はＬ≧２の整数を Ｔ　はシンボル周期を ＴｓはＴ−Ｌ　−Ｔｓより求まる標本化周期をｌ　はｔ
−−・Ｔｓなる離散時間を ｎ　はｔ−ｎ−Ｔなる離散時間を ｔ　は実時間を δ（ｎ）は（δ（ｎ）＝１　　ｆｏｒ　ｎ−０δ（ｎ）
−Ｑｆｏｒｎ≠０）で定義 されるデルタ関数を ｊ　は仮変数を ａ（ｎ）は入力信号系列を ｈ（＋＋）はフィルタのインパルス応答をｍｌ、ｍ２　
　は該フィルタによって決定される整数を［ｘ」　　　
はＸを越えない最大の整数を■■１　は（ｍｍｏｄｌ）
をそれぞれ表わす。）（従来例　その１）（第１図参照
） （４）式を演算するディジタル　フィルタとして、第１
図に示すように構成されたディジタルトランスバーサル
　フィルタが従来より用いられている。

第１図のディジタル　トランスバーサル　フィルタは、
標本化周期Ｔｓごとに入力系列ａ（ｎ）を受領し、既に
格納されているｑ個の値を順次シフトして格納するｑ段
のシフトレジスタ１と、システムのインパルス応答の各
係数に対応した値を乗算するｑ個の乗算器２　ｏ　＝　
２ｇ−１と、各乗算器２０〜２ｓ−１の出力値を加算す
る加算器３と、その加算器の出力を入力して、そのディ
ジタル値に対応したアナログ値を出力するＤ／Ａ変換器
４と、時間的に連続な信号を生成する目的で使用される
内挿フィルタ５とによって構成されている。

しかし、このディジタル　トランスバーサルフィルタで
は、シフトレジスタの段数ｑは　Ｑ−−２−一１＋１よ
り求まる数となるので、段数が非常に多くなり、また乗
算器も多数必要となり、また加算器も必要なので、装置
が複雑となり、また高価になるという欠点があった。

（従来例　その２）　（第２図参照） このため近年では、上記ディジタル　トランスバーサル
　フィルタを実現するのに、第２図、あるいは第３図の
構成をとることが多い。

第２図のディジタル　トランスバーサル　フィルタは、
標本化周期Ｔｓごとに計数値を１つ増加させるモデュラ
ス計数器であって、該計数値がＯのときにシフト制御パ
ルスを出力するし逆計数器１１と、該シフト制御パルス
の制御に従って入力系列ａ（ｎ）を受領し、順次シフト
しながら格納するｐ個の出力を有するシフトレジスタ１
２と、該り進計数器の出力をアドレス人力１とし、該シ
フトレジスタのｐ個の出力信号をアドレス入力２とする
ＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　）　１
３と、該ＲＯＭ１３からのディジタル信号を受け、その
ディジタル値に対応したアナログ信号を出力するＤ／’
Ａ変換器１４と、ｖＩ間的に連続な信号を生成する目的
で使用される内挿フィルタ１５とによって構成されてい
る。

第２図の装置ではシフトレジスタの段数はｆｍ２／Ｌｌ
　　−Ｌｌｌｌｌ／ＬＪ　　＋１となって、第１図の場
合と較べて、概略１／Ｌとなる。

ところで、（３）式は のような形式に変形することができる。

この構成法の特徴は（２）式を （ここにｍは標本化周期Ｔｓごとの離散時間ｎはｎ−１
ｎ／Ｌで与えられるシンボル周期Ｔごとの離散時間） なる関数の形式にすることによって（２）式の積和演算
を不要にすることができる点にある。

従ってこの第２図に示すディジタル　トランスバーサル
　フィルタは、積和演算が不要であることから高速な伝
送速度が要求されるディジタル通信システムに向いてい
るが、ＲＯＭ１３のメモリ容量が膨大になるという欠点
があった。

例えば、 ｘ（ｎ　）　ｅ　（Ｘ）、ｈ（ｋ）こ（Ｈ）としてＲＯ
Ｍ１３のメモリ容量Ｃは Ｃ−Ｌｘｃａｒｄ（（Ｘ）　）　Ｅｌ　テ与エラレル。

（ここに（Ｘ）はｘ（ｎ）とり得る値の集合（Ｈ）はｈ
（ｋ　）とり得る値の集合 ｐ　はシフトレジスタの段数 Ｄ−ｃａｒｄ（（Ｈ）　）　／Ｌで与えられるｃａｒｄ
　（Ｓ　）は集合Ｓの位数を表わす関数）従ってｃａｒ
ｄ（（Ｘ）　）−４、ｃａｒｄ（（Ｈ）　）　＝６４、
Ｌ＝４とした場合は、Ｃ−４Ｘ４　　となる。

明らかにこの値は回路を実現する上で不可能に近い値で
ある。

（従来例　その３）　（第３図参照） ところで、（５）ルは のような形式に変形することができる。つまり、（５）
式の積和はいくつかの部分和に分解できるので、（７）
式は各部分和を関数の形にすることによって、次のよう
に書き替えることができる。

ｙ（匍＝ｆ（ａ（ｎ）、ａ（ｎ−１）、　　・・−ｙ　
ａ（ｎ−ｒ＋１）、Ｃｖ　　ｍａｄ　　Ｌ））÷ｆ（ａ
（ｎ−ｒ）　　ａ（ｎ−ｒ−ｌ）　−＝、　ａ　（ｎ−
ｘ？＋Ｄ、　（ｎｏＪ　Ｌ））十・・・十）　　　　　
　　　ン ＋（ａ（ｎ−（ｕ−ｍ−）、ａ　（７１−（１，１−１
）ｒ−＋　＞、　　・　＋、ａ　（ｒ＋−ｕｒ＋ｔ＞、
（７Ｆｌ　ｙｎｏｄ　ＬＪ〕・・・・・・　（８） つまり、（７）式のＵ個の部分和を関数型に変形するこ
とができる。（８）式を計算するにはＵ個の部分和を加
褌するためのＵ個の加算器が必要になるので、ディジタ
ル　フィルタの構成は第３図のようになる。

第３図のディジタル　トランスバーサル　フィルタは、
標本化周期Ｔｓごとに計数値を１つ増加させるモデュラ
ス計数器であって、該計数値がＯのときにシフト制御パ
ルスを出力するＬ進計数器２１と、該シフト制御パルス
の制御に従って入力系列ａ（ｎ）を受領し、順次シフト
しながら格納するＵ個の０段シフトレジスタ２２１〜２
２ｕと、該り進計数器２１の出力をアドレス人力１とし
、該シフトレジスタ２２１〜２２Ｌ＆　のｐ個の出力信
号をアドレス人力２とするＵ個のＲＯＭ２３ｓ〜２３μ
　と、このＵ個のＲＯＭ２３１〜２３ＬＡからのディジ
タル信号を受け、そのディジタル値をストローブパルス
によって読み込み、保持するＵ個のラッチ２４１〜２４
ｕと、このＵ個のラッチ２４１〜２４ｕからのＵ個のデ
ィジタル値を入力して、その加算合成値を出力する加算
器２５と、この加算器２５からの加算合成値を入力して
、そのディジタル値に対応したアナログ信号を出力する
Ｄ／Ａ変換器２６と、時間的に連続な信号を生成する目
的で使用される内挿フィルタ２７とによって構成されて
いる。

しかし、第３図のディジタル　トランスバーサル　フィ
ルタは、Ｕ個のラッチが必要であり、また加算器も必要
なので、回路が複雑で高価になるという欠点があった。

（本発明の目的） 本発明は以上のような”多くの欠点を克服し、簡単な構
成で、かつ、高性能なディジタル　トランスバーサル　
フィルタを提供することを目的としている。

（本発明の実施例の構成）　（第４図参照）第４図は本
発明の一実施例を示している。

第４図のディジタル　トランスバーサル　フィルタは、
シンボル周期Ｔの入力系列ａ（ｎ）を受領して、標本化
周期Ｔｓの系列ｙ（ｌｌｌ）を次の（９）式 ｎ、＋ｍは実時間をｔとしてｔ＝　ｎＴ＝　ＩＴｓで関
係づけられる離散時間を ｊ　　は仮変数を Ｌ　　はＴ−Ｌ−Ｔｓで関係づけられる整数をｈ（ｍ）
はフィルタのインパルス応答をＪｌ　、Ｊ２は該フィル
タによって決定される整数を ＬＸＪ　　は　Ｘ　を越えない最大の整数を鵬■Ｌは（
ｓ　　ｓｏｄ　　Ｌ）をそれぞれ表わす。）に従って出
力するディジタル　トランスバーサルフィルタであって
、次のように構成されている。

第４図において、３１は、標本化周期Ｔｓごとに計数値
を１つ増加させるモデュラス計数器であって、計数値が
Ｏのときにシフト制御パルスを出力するＬ進計数器であ
る。

３２は、該シフト制御パルスの制御に従って入力系列ａ
（ｎ）を受領し、順次シフトしながら格納するｐ個の出
力を有する０段シフトレジスタである。

３３は、標本化周期Ｔｓごとに、ディスチャージパルス
を出力し、次に１．２、・・・・・・、ｐなるｐ種の選
択制御信号を一巡出力し、その後ストローブパルスを出
力する論理回路である。

３４は、選択制御信号に従って０段シフトレジスタ３２
のｐ個の出力を順次１つ１つ選択し、出力するスキャナ
である。

３５は、し進計数器３１の計数値をアドレス１として入
力し、スキャナ３４からの出力をアドレス２として入力
して、ディジタル信号を出力するＲＯＭである。

３６は、ＲＯＭ３５からのディジタル出力を入力し、該
入力に対応したアナログ信号を出力するＤ／Ａ変換器で
ある。

３７は、論理回路３３のディスチャージパルスを入力信
号として受領し、該ディスチャージパルスによって積分
値をディスチャージしながら、Ｄ／Ａ変換器３６からの
出力アナログ信号を受領し、積分演算を行ない、演算結
果である積分値信号を出力する積分器である。

３８は、積分器３７からの積分値出力信号を受領し、論
理回路３３のストローブパルスによって積分値出力信号
をサンプルホールドし、その標本値を出力するサンプル
ホールド回路である。

３９は、サンプルホールド回路３８からの標本値出力信
号を受領し、帯域制限し、かつ、内挿処理を行ない、内
挿処理信号を出力する内挿フィルタである。

（９）式の積和区間Ｊ１　、Ｊ２はフィルタのインパル
ス応答によって決定される。つまり、Ｊｌ　　−１ｍｌ
／ＬＪ　　、　　　Ｊ２−　「Ｉ１２／Ｌ］（ここに１
１、Ｉ２はフィルタの応答区間を表わす。）内挿フィル
タ３９の役割は標本化周期Ｔｓごとに系列ｙ（ｍ）を入
力し、時間的に連続な信号ｙ（１）を作り出す点にある
。このときｙ（ｔ　）は次式で表わすことができる。

ｙ　（ｔ）＝Ｌ　　ｙｔｔｎ＞３ｃｔ−ｍ丁ｓ）　　　
　　　　　・・−・・・　（１０）？１１　＝　−ｏ。

（ここに、ｇ（ｔ）は内挿フィルタ３９のインパルス応
答を示す。） （実施例の動作） 次に上記本発明の一実施例の動作について説明する。

し進計数器３１は標本化周期Ｔｓごとに計数値を１つ増
加させて、例えばＬ−４とすると、０．１．２．３．０
１１．２．３、・・・・・・となり、Ｏのときにシフト
制御パルスを０段シフトレジスタ３２へ出力する。０段
シフトレジスタ３２はこのシフト制御パルスを受けるご
とにシンボル周期Ｔの入力系列ａ（ｎ）を受領して順次
シフトしながら格納し、各段からｐ個の信号をスキャナ
３４へ出力する。

論理回路３３は標本化周期Ｔｓごとに１．２、・・・・
・・、ｐなるｐ種の選択制御信号を一巡出力する。

スキャナ３４はこの選択制御信号１．２、・・・・・・
、ｐに従って０段シフトレジスタ３２の０個の出力信号
を順次１つ１つ選択してＲＯＭ３５へ出力する。ＲＯＭ
３５には入力データに対応して得られた乗算値が記憶さ
れていて、ＲＯＭ３５は、Ｌ進計数器３１から計数値０
，１．２．３．０．１．２．３．０．１、・・・・・・
をアドレス１から受領し、スキャナ３４から上記計数値
が変わるごとにｐ個の出力信号をアドレス２から受領し
て、アドレス１及びアドレス２で指定されたメモリに記
憶されたディジタル信号をスキャナ３４からの出力ごと
に順次出力する。ＲＯＭ３５から出力されたディジタル
信号はＤ／Ａ変換器３６でアナログ信号に変換されて積
分器３７へ出力される。

論理回路３３は標本化周期Ｔｓごとにディスチャージパ
ルスを積分器３７へ出力する。積分器３７は、このディ
スチャージパルスによって標本化周期Ｔｓごとに積分値
をディスチャージしながら、Ｄ／Ａ変換器３６からの出
力信号を受けて積分をし、その積分値出力信号をサンプ
ルホールド回路３８へ出力する。論理回路３３は標本低
周１期Ｔｓごとに前記ディスチャージパルスの直前にス
トローブパルスをサンプルホールド回路３８に出力する
。サンプルホールド回路３８は論理回路３３からの標本
化周期Ｔｓごとのストローブパルスによって積分器３７
からの積分値出力信号をサンプルホールドし、その標本
値出力信号を内挿フィルタ３９に出力する。内挿フィル
タ３９はこの標本化周期Ｔｓごとに系列ｙ（−）を受け
て、時間的に連続な信号ｙ（ｔ　）にして出力する。

（本発明の効果） 本発明は上記の如く構成されているので、シフトレジス
タの数が１／Ｌで済み、またＲＯＭの容量が少なくて済
み、また加算器が不要となるため、構成が簡単となり、
小型、安価で、かつ、高性能なディジタル　トランスバ
ーサル　フィルタを実現できる。

【図面の簡単な説明】 第１〜３図は従来のディジタル　トランスバーサル　フ
ィルタを示すブロック図、第４図は本発明の一実施例を
示すブロック図である。 ３１・・・・・・Ｌ進計数器、３２・・・・・・０段シ
フトレジスタ、３３・・・・・・論理回路、３４・・・
・・・スキャナ、３５・・・・・・ＲＯＭ、３６・・・
・・・Ｄ／Ａ変換器、３７・・・・・・積分器、３８・
・・・・・サンプルホールド回路、３９・・・・・・内
挿フィルタ。

Claims (2)

【特許請求の範囲】
1. （１）周期Ｔの入力信号系列ａ（ｎ）を受けてｙ（ｍ）
   ＝Σ＾Ｊ＾２＿ｊ＿＝＿Ｊ＿１ａ（■ｍ／Ｌ■−ｊ）ｈ
   （ｊＬ＋ｍｎ■Ｌ）ｊ＝Ｊ１ ここに ｎ、ｍは実時間をｔとしてｔ＝ｎＴ＝ｍＴｓで関係づけ
   られる離散時間 ｊは仮変数 ＬはＴ＝Ｌ・Ｔｓで関係づけられる整数 ｈ（ｍ）はディジタル　フィルタのインパルス応答 Ｊ１、Ｊ２は該フィルタによって決まる整数■ｘ■はｘ
   を越えない最大の整数 ｍ■Ｌは（ｍ　ｍｏｄ　Ｌ） なる演算式を演算し、標本化周期Ｔｓの出力信号系列ｙ
   （ｍ）を出力するディジタル　トランスバーサル　フィ
   ルタであって； 前記標本化周期Ｔｓごとに計数値を出力し、該計数値に
   対応してシフト制御パルス信号を出力するＬ進計数器（
   ３１）と； 前記入力信号系列ａ（ｎ）を受け、前記シフト制御パル
   ス信号の制御に従って順次シフトしながら格納するｐ段
   のシフトレジスタ（３２）と；前記標本化周期Ｔｓごと
   にｐ種の選択制御信号を出力する論理回路（３３）と； 前記ｐ段のシフトレジスタの出力を受け、該ｐ段のシフ
   トレジスタに格納されたデータを前記ｐ種の選択制御信
   号に従って前記標本化周期Ｔｓごとに順次出力するスキ
   ャナ（３４）と； 前記Ｌ進計数器の計数値を第１のアドレスとし、前記ス
   キャナからの出力値を第２のアドレスとして入力して前
   記第１・第２のアドレスで指定されたメモリに記憶され
   た乗算値を順次出力するＲＯＭ（３５）と； 該ＲＯＭから出力された乗算値を前記スキャナの一巡ご
   とに累算する累算手段とを備えたディジタル　トランス
   バーサル　フィルタ。
2. （２）前記累算手段が、ＲＯＭから出力された乗算値を
   アナログ信号に変換するＤ／Ａ変換器（３６）と； 該Ｄ／Ａ変換されたアナログ信号を前記標本化周期Ｔｓ
   ごとに連続的に積分する積分器（３７）と； 前記積分器からの積分量を前記標本化周期Ｔｓごとにサ
   ンプルホールドするサンプルホールド回路（３８）とを
   備えたことを特徴とする特許請求の範囲第１項記載のデ
   ィジタル　トランスバーサル　フィルタ。