JPS61177016A - デイジタルトランスバ−サルフイルタ - Google Patents
デイジタルトランスバ−サルフイルタInfo
- Publication number
- JPS61177016A JPS61177016A JP1756885A JP1756885A JPS61177016A JP S61177016 A JPS61177016 A JP S61177016A JP 1756885 A JP1756885 A JP 1756885A JP 1756885 A JP1756885 A JP 1756885A JP S61177016 A JPS61177016 A JP S61177016A
- Authority
- JP
- Japan
- Prior art keywords
- output
- filter
- digital
- outputs
- sampling period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の属する分野)
本発明はディジタル通信システムにおいて用いられるデ
ィジタル トランスバーサル フィルタ([) 1g1
tal T ransversal F 1lte
r )に関する。
ィジタル トランスバーサル フィルタ([) 1g1
tal T ransversal F 1lte
r )に関する。
(従来技術)
ディジタル通信システムで用いられる伝送信号の多くは
次式で表わすことができる。
次式で表わすことができる。
.5(t) =Σ a<n)h(t−nT) 、、
、・(1)1m−00 (ここにtは時間変数、Tはシンボル周期、nは離散時
間、a(n)はシンボル周期Tで出力される情報源から
のシンボル系列、h(t)はパルス シェービング フ
ィルタのインパルス応答、S(【)は帯域制限された伝
送信号を、それぞれ表わす。) ところでsB)のスペクトラムS (f )は、5(t
)のフーリエ変換 ここに である。
、・(1)1m−00 (ここにtは時間変数、Tはシンボル周期、nは離散時
間、a(n)はシンボル周期Tで出力される情報源から
のシンボル系列、h(t)はパルス シェービング フ
ィルタのインパルス応答、S(【)は帯域制限された伝
送信号を、それぞれ表わす。) ところでsB)のスペクトラムS (f )は、5(t
)のフーリエ変換 ここに である。
一般のディジタル通信システムにおいてはA (f )
−1for −oo<f <o。
−1for −oo<f <o。
が仮定できるので、このときは
S <f ) =H(f )
となり、上記のフィルタによって帯域制限された伝送信
号s(t )を希望の帯域制限信号とすることができる
。
号s(t )を希望の帯域制限信号とすることができる
。
しかし5(f)には特別なものが要求されることが多い
ので、上記のフィルタをアナログ フィルタで実現する
のは一般に困難である。そのため近年は、この種のフィ
ルタをディジタル フィルタを用いて実現することが多
くなってきた。
ので、上記のフィルタをアナログ フィルタで実現する
のは一般に困難である。そのため近年は、この種のフィ
ルタをディジタル フィルタを用いて実現することが多
くなってきた。
しかし上記の目的のために一般的なディジタルフィルタ
を用いるのは次の理由で得策ではない。
を用いるのは次の理由で得策ではない。
つまり一般のディジタル フィルタの入力分解能には高
分解能が要求されるのに対して、上記の目的で使用され
るディジタル フィルタの入力分解能にはたかだか2〜
8レベル程度の分解能が要求されるにすぎない。
分解能が要求されるのに対して、上記の目的で使用され
るディジタル フィルタの入力分解能にはたかだか2〜
8レベル程度の分解能が要求されるにすぎない。
従って、上記目的のためのフィルタは一般的なディジタ
ル フィルタと比較して簡単で、しかも低価格なもので
実現できる可能性がある。
ル フィルタと比較して簡単で、しかも低価格なもので
実現できる可能性がある。
一般に標本化周期Tsにおけるインパルス応答がh(m
)で表わされる線形時不変システムに、系列x(m)を
入力したときの出力系列y(e)は次式で表わされる。
)で表わされる線形時不変システムに、系列x(m)を
入力したときの出力系列y(e)は次式で表わされる。
yCm)−T:、 a on−k)h(k、)
−・・・ (2)k=−一 しかし、(2)式は積和区間が一■〜+ψであるので、
演算回路を実現する上で不都合である。
−・・・ (2)k=−一 しかし、(2)式は積和区間が一■〜+ψであるので、
演算回路を実現する上で不都合である。
今、上記の線形システムに次式
%式%
(ここに−はt −1・Tsなる離散時間(ディスクリ
ートタイム)を、nはt−n−Tなる離散時間を、tは
実時間を表わす。) で定義される有限インパルス応答システム(1”in目
e Impulse Response S
ysten )を用いるものとすると、(2)式は(3
)のようになり、Y(WI) = Tla (*−k)
h(k) ・−−−−−(3)k=ml 出力系列y(m)j演算する演算回路が実現可能となる
。
ートタイム)を、nはt−n−Tなる離散時間を、tは
実時間を表わす。) で定義される有限インパルス応答システム(1”in目
e Impulse Response S
ysten )を用いるものとすると、(2)式は(3
)のようになり、Y(WI) = Tla (*−k)
h(k) ・−−−−−(3)k=ml 出力系列y(m)j演算する演算回路が実現可能となる
。
今、上記システムにシンボル周期が下のシンボル系列a
(n)を入力して、(1)式のパルスシェービングを行
なうものとする。5(t)を±WHzで帯域制限するも
のとすると、標本化定理(S amplina T h
eorelにより標本化周期TsはTs<1/2W を満たさなければならない。
(n)を入力して、(1)式のパルスシェービングを行
なうものとする。5(t)を±WHzで帯域制限するも
のとすると、標本化定理(S amplina T h
eorelにより標本化周期TsはTs<1/2W を満たさなければならない。
ところで、一般にディジタル通信システムにおける帯域
制限された伝送信号s(t>の帯域幅Wはシンボル間隔
をTとしてW>1/2Tである。
制限された伝送信号s(t>の帯域幅Wはシンボル間隔
をTとしてW>1/2Tである。
従ってTsくTでなければならない。
今、L−T/Ts (ただしLは整数)を定めると、
これまでの条件よりLはL≧2の整数でなければならな
い。一般に、Lとしては2〜4が選ばれる。後述するよ
うな目的で使用される内挿フィルタを設計する観点から
はLは大きいほど良いが、回路規模の観点からはしは小
さいほど良い。何れにしてもLは2以上でなければなら
ないから、シンボル周期がTで、ディジタル フィルタ
の標本化周期がTsであることから(3)式はのように
修正される。
これまでの条件よりLはL≧2の整数でなければならな
い。一般に、Lとしては2〜4が選ばれる。後述するよ
うな目的で使用される内挿フィルタを設計する観点から
はLは大きいほど良いが、回路規模の観点からはしは小
さいほど良い。何れにしてもLは2以上でなければなら
ないから、シンボル周期がTで、ディジタル フィルタ
の標本化周期がTsであることから(3)式はのように
修正される。
(ここに
L はL≧2の整数を
T はシンボル周期を
TsはT−L −Tsより求まる標本化周期をl はt
−−・Tsなる離散時間を n はt−n−Tなる離散時間を t は実時間を δ(n)は(δ(n)=1 for n−0δ(n)
−Qforn≠0)で定義 されるデルタ関数を j は仮変数を a(n)は入力信号系列を h(++)はフィルタのインパルス応答をml、m2
は該フィルタによって決定される整数を[x」
はXを越えない最大の整数を■■1 は(mmodl)
をそれぞれ表わす。)(従来例 その1)(第1図参照
) (4)式を演算するディジタル フィルタとして、第1
図に示すように構成されたディジタルトランスバーサル
フィルタが従来より用いられている。
−−・Tsなる離散時間を n はt−n−Tなる離散時間を t は実時間を δ(n)は(δ(n)=1 for n−0δ(n)
−Qforn≠0)で定義 されるデルタ関数を j は仮変数を a(n)は入力信号系列を h(++)はフィルタのインパルス応答をml、m2
は該フィルタによって決定される整数を[x」
はXを越えない最大の整数を■■1 は(mmodl)
をそれぞれ表わす。)(従来例 その1)(第1図参照
) (4)式を演算するディジタル フィルタとして、第1
図に示すように構成されたディジタルトランスバーサル
フィルタが従来より用いられている。
第1図のディジタル トランスバーサル フィルタは、
標本化周期Tsごとに入力系列a(n)を受領し、既に
格納されているq個の値を順次シフトして格納するq段
のシフトレジスタ1と、システムのインパルス応答の各
係数に対応した値を乗算するq個の乗算器2 o =
2g−1と、各乗算器20〜2s−1の出力値を加算す
る加算器3と、その加算器の出力を入力して、そのディ
ジタル値に対応したアナログ値を出力するD/A変換器
4と、時間的に連続な信号を生成する目的で使用される
内挿フィルタ5とによって構成されている。
標本化周期Tsごとに入力系列a(n)を受領し、既に
格納されているq個の値を順次シフトして格納するq段
のシフトレジスタ1と、システムのインパルス応答の各
係数に対応した値を乗算するq個の乗算器2 o =
2g−1と、各乗算器20〜2s−1の出力値を加算す
る加算器3と、その加算器の出力を入力して、そのディ
ジタル値に対応したアナログ値を出力するD/A変換器
4と、時間的に連続な信号を生成する目的で使用される
内挿フィルタ5とによって構成されている。
しかし、このディジタル トランスバーサルフィルタで
は、シフトレジスタの段数qは Q−−2−一1+1よ
り求まる数となるので、段数が非常に多くなり、また乗
算器も多数必要となり、また加算器も必要なので、装置
が複雑となり、また高価になるという欠点があった。
は、シフトレジスタの段数qは Q−−2−一1+1よ
り求まる数となるので、段数が非常に多くなり、また乗
算器も多数必要となり、また加算器も必要なので、装置
が複雑となり、また高価になるという欠点があった。
(従来例 その2) (第2図参照)
このため近年では、上記ディジタル トランスバーサル
フィルタを実現するのに、第2図、あるいは第3図の
構成をとることが多い。
フィルタを実現するのに、第2図、あるいは第3図の
構成をとることが多い。
第2図のディジタル トランスバーサル フィルタは、
標本化周期Tsごとに計数値を1つ増加させるモデュラ
ス計数器であって、該計数値がOのときにシフト制御パ
ルスを出力するし逆計数器11と、該シフト制御パルス
の制御に従って入力系列a(n)を受領し、順次シフト
しながら格納するp個の出力を有するシフトレジスタ1
2と、該り進計数器の出力をアドレス人力1とし、該シ
フトレジスタのp個の出力信号をアドレス入力2とする
ROM (Read 0nly Memory ) 1
3と、該ROM13からのディジタル信号を受け、その
ディジタル値に対応したアナログ信号を出力するD/’
A変換器14と、vI間的に連続な信号を生成する目的
で使用される内挿フィルタ15とによって構成されてい
る。
標本化周期Tsごとに計数値を1つ増加させるモデュラ
ス計数器であって、該計数値がOのときにシフト制御パ
ルスを出力するし逆計数器11と、該シフト制御パルス
の制御に従って入力系列a(n)を受領し、順次シフト
しながら格納するp個の出力を有するシフトレジスタ1
2と、該り進計数器の出力をアドレス人力1とし、該シ
フトレジスタのp個の出力信号をアドレス入力2とする
ROM (Read 0nly Memory ) 1
3と、該ROM13からのディジタル信号を受け、その
ディジタル値に対応したアナログ信号を出力するD/’
A変換器14と、vI間的に連続な信号を生成する目的
で使用される内挿フィルタ15とによって構成されてい
る。
第2図の装置ではシフトレジスタの段数はfm2/Ll
−Lllll/LJ +1となって、第1図の場
合と較べて、概略1/Lとなる。
−Lllll/LJ +1となって、第1図の場
合と較べて、概略1/Lとなる。
ところで、(3)式は
のような形式に変形することができる。
この構成法の特徴は(2)式を
(ここにmは標本化周期Tsごとの離散時間nはn−1
n/Lで与えられるシンボル周期Tごとの離散時間) なる関数の形式にすることによって(2)式の積和演算
を不要にすることができる点にある。
n/Lで与えられるシンボル周期Tごとの離散時間) なる関数の形式にすることによって(2)式の積和演算
を不要にすることができる点にある。
従ってこの第2図に示すディジタル トランスバーサル
フィルタは、積和演算が不要であることから高速な伝
送速度が要求されるディジタル通信システムに向いてい
るが、ROM13のメモリ容量が膨大になるという欠点
があった。
フィルタは、積和演算が不要であることから高速な伝
送速度が要求されるディジタル通信システムに向いてい
るが、ROM13のメモリ容量が膨大になるという欠点
があった。
例えば、
x(n ) e (X)、h(k)こ(H)としてRO
M13のメモリ容量Cは C−Lxcard((X) ) El テ与エラレル。
M13のメモリ容量Cは C−Lxcard((X) ) El テ与エラレル。
(ここに(X)はx(n)とり得る値の集合(H)はh
(k )とり得る値の集合 p はシフトレジスタの段数 D−card((H) ) /Lで与えられるcard
(S )は集合Sの位数を表わす関数)従ってcar
d((X) )−4、card((H) ) =64、
L=4とした場合は、C−4X4 となる。
(k )とり得る値の集合 p はシフトレジスタの段数 D−card((H) ) /Lで与えられるcard
(S )は集合Sの位数を表わす関数)従ってcar
d((X) )−4、card((H) ) =64、
L=4とした場合は、C−4X4 となる。
明らかにこの値は回路を実現する上で不可能に近い値で
ある。
ある。
(従来例 その3) (第3図参照)
ところで、(5)ルは
のような形式に変形することができる。つまり、(5)
式の積和はいくつかの部分和に分解できるので、(7)
式は各部分和を関数の形にすることによって、次のよう
に書き替えることができる。
式の積和はいくつかの部分和に分解できるので、(7)
式は各部分和を関数の形にすることによって、次のよう
に書き替えることができる。
y(匍=f(a(n)、a(n−1)、 ・・−y
a(n−r+1)、Cv mad L))÷f(a
(n−r) a(n−r−l) −=、 a (n−
x?+D、 (noJ L))十・・・十)
ン +(a(n−(u−m−)、a (71−(1,1−1
)r−+ >、 ・ +、a (r+−ur+t>、
(7Fl ynod LJ〕・・・・・・ (8) つまり、(7)式のU個の部分和を関数型に変形するこ
とができる。(8)式を計算するにはU個の部分和を加
褌するためのU個の加算器が必要になるので、ディジタ
ル フィルタの構成は第3図のようになる。
a(n−r+1)、Cv mad L))÷f(a
(n−r) a(n−r−l) −=、 a (n−
x?+D、 (noJ L))十・・・十)
ン +(a(n−(u−m−)、a (71−(1,1−1
)r−+ >、 ・ +、a (r+−ur+t>、
(7Fl ynod LJ〕・・・・・・ (8) つまり、(7)式のU個の部分和を関数型に変形するこ
とができる。(8)式を計算するにはU個の部分和を加
褌するためのU個の加算器が必要になるので、ディジタ
ル フィルタの構成は第3図のようになる。
第3図のディジタル トランスバーサル フィルタは、
標本化周期Tsごとに計数値を1つ増加させるモデュラ
ス計数器であって、該計数値がOのときにシフト制御パ
ルスを出力するL進計数器21と、該シフト制御パルス
の制御に従って入力系列a(n)を受領し、順次シフト
しながら格納するU個の0段シフトレジスタ221〜2
2uと、該り進計数器21の出力をアドレス人力1とし
、該シフトレジスタ221〜22L& のp個の出力信
号をアドレス人力2とするU個のROM23s〜23μ
と、このU個のROM231〜23LAからのディジ
タル信号を受け、そのディジタル値をストローブパルス
によって読み込み、保持するU個のラッチ241〜24
uと、このU個のラッチ241〜24uからのU個のデ
ィジタル値を入力して、その加算合成値を出力する加算
器25と、この加算器25からの加算合成値を入力して
、そのディジタル値に対応したアナログ信号を出力する
D/A変換器26と、時間的に連続な信号を生成する目
的で使用される内挿フィルタ27とによって構成されて
いる。
標本化周期Tsごとに計数値を1つ増加させるモデュラ
ス計数器であって、該計数値がOのときにシフト制御パ
ルスを出力するL進計数器21と、該シフト制御パルス
の制御に従って入力系列a(n)を受領し、順次シフト
しながら格納するU個の0段シフトレジスタ221〜2
2uと、該り進計数器21の出力をアドレス人力1とし
、該シフトレジスタ221〜22L& のp個の出力信
号をアドレス人力2とするU個のROM23s〜23μ
と、このU個のROM231〜23LAからのディジ
タル信号を受け、そのディジタル値をストローブパルス
によって読み込み、保持するU個のラッチ241〜24
uと、このU個のラッチ241〜24uからのU個のデ
ィジタル値を入力して、その加算合成値を出力する加算
器25と、この加算器25からの加算合成値を入力して
、そのディジタル値に対応したアナログ信号を出力する
D/A変換器26と、時間的に連続な信号を生成する目
的で使用される内挿フィルタ27とによって構成されて
いる。
しかし、第3図のディジタル トランスバーサル フィ
ルタは、U個のラッチが必要であり、また加算器も必要
なので、回路が複雑で高価になるという欠点があった。
ルタは、U個のラッチが必要であり、また加算器も必要
なので、回路が複雑で高価になるという欠点があった。
(本発明の目的)
本発明は以上のような”多くの欠点を克服し、簡単な構
成で、かつ、高性能なディジタル トランスバーサル
フィルタを提供することを目的としている。
成で、かつ、高性能なディジタル トランスバーサル
フィルタを提供することを目的としている。
(本発明の実施例の構成) (第4図参照)第4図は本
発明の一実施例を示している。
発明の一実施例を示している。
第4図のディジタル トランスバーサル フィルタは、
シンボル周期Tの入力系列a(n)を受領して、標本化
周期Tsの系列y(lll)を次の(9)式 n、+mは実時間をtとしてt= nT= ITsで関
係づけられる離散時間を j は仮変数を L はT−L−Tsで関係づけられる整数をh(m)
はフィルタのインパルス応答をJl 、J2は該フィル
タによって決定される整数を LXJ は X を越えない最大の整数を鵬■Lは(
s sod L)をそれぞれ表わす。)に従って出
力するディジタル トランスバーサルフィルタであって
、次のように構成されている。
シンボル周期Tの入力系列a(n)を受領して、標本化
周期Tsの系列y(lll)を次の(9)式 n、+mは実時間をtとしてt= nT= ITsで関
係づけられる離散時間を j は仮変数を L はT−L−Tsで関係づけられる整数をh(m)
はフィルタのインパルス応答をJl 、J2は該フィル
タによって決定される整数を LXJ は X を越えない最大の整数を鵬■Lは(
s sod L)をそれぞれ表わす。)に従って出
力するディジタル トランスバーサルフィルタであって
、次のように構成されている。
第4図において、31は、標本化周期Tsごとに計数値
を1つ増加させるモデュラス計数器であって、計数値が
Oのときにシフト制御パルスを出力するL進計数器であ
る。
を1つ増加させるモデュラス計数器であって、計数値が
Oのときにシフト制御パルスを出力するL進計数器であ
る。
32は、該シフト制御パルスの制御に従って入力系列a
(n)を受領し、順次シフトしながら格納するp個の出
力を有する0段シフトレジスタである。
(n)を受領し、順次シフトしながら格納するp個の出
力を有する0段シフトレジスタである。
33は、標本化周期Tsごとに、ディスチャージパルス
を出力し、次に1.2、・・・・・・、pなるp種の選
択制御信号を一巡出力し、その後ストローブパルスを出
力する論理回路である。
を出力し、次に1.2、・・・・・・、pなるp種の選
択制御信号を一巡出力し、その後ストローブパルスを出
力する論理回路である。
34は、選択制御信号に従って0段シフトレジスタ32
のp個の出力を順次1つ1つ選択し、出力するスキャナ
である。
のp個の出力を順次1つ1つ選択し、出力するスキャナ
である。
35は、し進計数器31の計数値をアドレス1として入
力し、スキャナ34からの出力をアドレス2として入力
して、ディジタル信号を出力するROMである。
力し、スキャナ34からの出力をアドレス2として入力
して、ディジタル信号を出力するROMである。
36は、ROM35からのディジタル出力を入力し、該
入力に対応したアナログ信号を出力するD/A変換器で
ある。
入力に対応したアナログ信号を出力するD/A変換器で
ある。
37は、論理回路33のディスチャージパルスを入力信
号として受領し、該ディスチャージパルスによって積分
値をディスチャージしながら、D/A変換器36からの
出力アナログ信号を受領し、積分演算を行ない、演算結
果である積分値信号を出力する積分器である。
号として受領し、該ディスチャージパルスによって積分
値をディスチャージしながら、D/A変換器36からの
出力アナログ信号を受領し、積分演算を行ない、演算結
果である積分値信号を出力する積分器である。
38は、積分器37からの積分値出力信号を受領し、論
理回路33のストローブパルスによって積分値出力信号
をサンプルホールドし、その標本値を出力するサンプル
ホールド回路である。
理回路33のストローブパルスによって積分値出力信号
をサンプルホールドし、その標本値を出力するサンプル
ホールド回路である。
39は、サンプルホールド回路38からの標本値出力信
号を受領し、帯域制限し、かつ、内挿処理を行ない、内
挿処理信号を出力する内挿フィルタである。
号を受領し、帯域制限し、かつ、内挿処理を行ない、内
挿処理信号を出力する内挿フィルタである。
(9)式の積和区間J1 、J2はフィルタのインパル
ス応答によって決定される。つまり、Jl −1ml
/LJ 、 J2− 「I12/L](ここに1
1、I2はフィルタの応答区間を表わす。)内挿フィル
タ39の役割は標本化周期Tsごとに系列y(m)を入
力し、時間的に連続な信号y(1)を作り出す点にある
。このときy(t )は次式で表わすことができる。
ス応答によって決定される。つまり、Jl −1ml
/LJ 、 J2− 「I12/L](ここに1
1、I2はフィルタの応答区間を表わす。)内挿フィル
タ39の役割は標本化周期Tsごとに系列y(m)を入
力し、時間的に連続な信号y(1)を作り出す点にある
。このときy(t )は次式で表わすことができる。
y (t)=L yttn>3ct−m丁s)
・・−・・・ (10)?11 = −o。
・・−・・・ (10)?11 = −o。
(ここに、g(t)は内挿フィルタ39のインパルス応
答を示す。) (実施例の動作) 次に上記本発明の一実施例の動作について説明する。
答を示す。) (実施例の動作) 次に上記本発明の一実施例の動作について説明する。
し進計数器31は標本化周期Tsごとに計数値を1つ増
加させて、例えばL−4とすると、0.1.2.3.0
11.2.3、・・・・・・となり、Oのときにシフト
制御パルスを0段シフトレジスタ32へ出力する。0段
シフトレジスタ32はこのシフト制御パルスを受けるご
とにシンボル周期Tの入力系列a(n)を受領して順次
シフトしながら格納し、各段からp個の信号をスキャナ
34へ出力する。
加させて、例えばL−4とすると、0.1.2.3.0
11.2.3、・・・・・・となり、Oのときにシフト
制御パルスを0段シフトレジスタ32へ出力する。0段
シフトレジスタ32はこのシフト制御パルスを受けるご
とにシンボル周期Tの入力系列a(n)を受領して順次
シフトしながら格納し、各段からp個の信号をスキャナ
34へ出力する。
論理回路33は標本化周期Tsごとに1.2、・・・・
・・、pなるp種の選択制御信号を一巡出力する。
・・、pなるp種の選択制御信号を一巡出力する。
スキャナ34はこの選択制御信号1.2、・・・・・・
、pに従って0段シフトレジスタ32の0個の出力信号
を順次1つ1つ選択してROM35へ出力する。ROM
35には入力データに対応して得られた乗算値が記憶さ
れていて、ROM35は、L進計数器31から計数値0
,1.2.3.0.1.2.3.0.1、・・・・・・
をアドレス1から受領し、スキャナ34から上記計数値
が変わるごとにp個の出力信号をアドレス2から受領し
て、アドレス1及びアドレス2で指定されたメモリに記
憶されたディジタル信号をスキャナ34からの出力ごと
に順次出力する。ROM35から出力されたディジタル
信号はD/A変換器36でアナログ信号に変換されて積
分器37へ出力される。
、pに従って0段シフトレジスタ32の0個の出力信号
を順次1つ1つ選択してROM35へ出力する。ROM
35には入力データに対応して得られた乗算値が記憶さ
れていて、ROM35は、L進計数器31から計数値0
,1.2.3.0.1.2.3.0.1、・・・・・・
をアドレス1から受領し、スキャナ34から上記計数値
が変わるごとにp個の出力信号をアドレス2から受領し
て、アドレス1及びアドレス2で指定されたメモリに記
憶されたディジタル信号をスキャナ34からの出力ごと
に順次出力する。ROM35から出力されたディジタル
信号はD/A変換器36でアナログ信号に変換されて積
分器37へ出力される。
論理回路33は標本化周期Tsごとにディスチャージパ
ルスを積分器37へ出力する。積分器37は、このディ
スチャージパルスによって標本化周期Tsごとに積分値
をディスチャージしながら、D/A変換器36からの出
力信号を受けて積分をし、その積分値出力信号をサンプ
ルホールド回路38へ出力する。論理回路33は標本低
周1期Tsごとに前記ディスチャージパルスの直前にス
トローブパルスをサンプルホールド回路38に出力する
。サンプルホールド回路38は論理回路33からの標本
化周期Tsごとのストローブパルスによって積分器37
からの積分値出力信号をサンプルホールドし、その標本
値出力信号を内挿フィルタ39に出力する。内挿フィル
タ39はこの標本化周期Tsごとに系列y(−)を受け
て、時間的に連続な信号y(t )にして出力する。
ルスを積分器37へ出力する。積分器37は、このディ
スチャージパルスによって標本化周期Tsごとに積分値
をディスチャージしながら、D/A変換器36からの出
力信号を受けて積分をし、その積分値出力信号をサンプ
ルホールド回路38へ出力する。論理回路33は標本低
周1期Tsごとに前記ディスチャージパルスの直前にス
トローブパルスをサンプルホールド回路38に出力する
。サンプルホールド回路38は論理回路33からの標本
化周期Tsごとのストローブパルスによって積分器37
からの積分値出力信号をサンプルホールドし、その標本
値出力信号を内挿フィルタ39に出力する。内挿フィル
タ39はこの標本化周期Tsごとに系列y(−)を受け
て、時間的に連続な信号y(t )にして出力する。
(本発明の効果)
本発明は上記の如く構成されているので、シフトレジス
タの数が1/Lで済み、またROMの容量が少なくて済
み、また加算器が不要となるため、構成が簡単となり、
小型、安価で、かつ、高性能なディジタル トランスバ
ーサル フィルタを実現できる。
タの数が1/Lで済み、またROMの容量が少なくて済
み、また加算器が不要となるため、構成が簡単となり、
小型、安価で、かつ、高性能なディジタル トランスバ
ーサル フィルタを実現できる。
【図面の簡単な説明】
第1〜3図は従来のディジタル トランスバーサル フ
ィルタを示すブロック図、第4図は本発明の一実施例を
示すブロック図である。 31・・・・・・L進計数器、32・・・・・・0段シ
フトレジスタ、33・・・・・・論理回路、34・・・
・・・スキャナ、35・・・・・・ROM、36・・・
・・・D/A変換器、37・・・・・・積分器、38・
・・・・・サンプルホールド回路、39・・・・・・内
挿フィルタ。
ィルタを示すブロック図、第4図は本発明の一実施例を
示すブロック図である。 31・・・・・・L進計数器、32・・・・・・0段シ
フトレジスタ、33・・・・・・論理回路、34・・・
・・・スキャナ、35・・・・・・ROM、36・・・
・・・D/A変換器、37・・・・・・積分器、38・
・・・・・サンプルホールド回路、39・・・・・・内
挿フィルタ。
Claims (2)
- (1)周期Tの入力信号系列a(n)を受けてy(m)
=Σ^J^2_j_=_J_1a(■m/L■−j)h
(jL+mn■L)j=J1 ここに n、mは実時間をtとしてt=nT=mTsで関係づけ
られる離散時間 jは仮変数 LはT=L・Tsで関係づけられる整数 h(m)はディジタル フィルタのインパルス応答 J1、J2は該フィルタによって決まる整数■x■はx
を越えない最大の整数 m■Lは(m mod L) なる演算式を演算し、標本化周期Tsの出力信号系列y
(m)を出力するディジタル トランスバーサル フィ
ルタであって; 前記標本化周期Tsごとに計数値を出力し、該計数値に
対応してシフト制御パルス信号を出力するL進計数器(
31)と; 前記入力信号系列a(n)を受け、前記シフト制御パル
ス信号の制御に従って順次シフトしながら格納するp段
のシフトレジスタ(32)と;前記標本化周期Tsごと
にp種の選択制御信号を出力する論理回路(33)と; 前記p段のシフトレジスタの出力を受け、該p段のシフ
トレジスタに格納されたデータを前記p種の選択制御信
号に従って前記標本化周期Tsごとに順次出力するスキ
ャナ(34)と; 前記L進計数器の計数値を第1のアドレスとし、前記ス
キャナからの出力値を第2のアドレスとして入力して前
記第1・第2のアドレスで指定されたメモリに記憶され
た乗算値を順次出力するROM(35)と; 該ROMから出力された乗算値を前記スキャナの一巡ご
とに累算する累算手段とを備えたディジタル トランス
バーサル フィルタ。 - (2)前記累算手段が、ROMから出力された乗算値を
アナログ信号に変換するD/A変換器(36)と; 該D/A変換されたアナログ信号を前記標本化周期Ts
ごとに連続的に積分する積分器(37)と; 前記積分器からの積分量を前記標本化周期Tsごとにサ
ンプルホールドするサンプルホールド回路(38)とを
備えたことを特徴とする特許請求の範囲第1項記載のデ
ィジタル トランスバーサル フィルタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1756885A JPS61177016A (ja) | 1985-01-31 | 1985-01-31 | デイジタルトランスバ−サルフイルタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1756885A JPS61177016A (ja) | 1985-01-31 | 1985-01-31 | デイジタルトランスバ−サルフイルタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61177016A true JPS61177016A (ja) | 1986-08-08 |
Family
ID=11947519
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1756885A Pending JPS61177016A (ja) | 1985-01-31 | 1985-01-31 | デイジタルトランスバ−サルフイルタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61177016A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786877A (ja) * | 1993-09-16 | 1995-03-31 | Nec Corp | ディジタルフィルタ回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5155649A (ja) * | 1974-09-16 | 1976-05-15 | Philips Nv | |
JPS53145449A (en) * | 1977-05-24 | 1978-12-18 | Nec Corp | Digital waveform shaping filter |
JPS55109025A (en) * | 1979-02-16 | 1980-08-21 | Fujitsu Ltd | Digital filter |
-
1985
- 1985-01-31 JP JP1756885A patent/JPS61177016A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5155649A (ja) * | 1974-09-16 | 1976-05-15 | Philips Nv | |
JPS53145449A (en) * | 1977-05-24 | 1978-12-18 | Nec Corp | Digital waveform shaping filter |
JPS55109025A (en) * | 1979-02-16 | 1980-08-21 | Fujitsu Ltd | Digital filter |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786877A (ja) * | 1993-09-16 | 1995-03-31 | Nec Corp | ディジタルフィルタ回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0329381B1 (en) | Sampled data subsampling apparatus | |
US5696708A (en) | Digital filter with decimated frequency response | |
CA1116702A (en) | Recursive type digital filter | |
EP0007729A1 (en) | Low pass digital averaging filter and method of recovering a low frequency component of a composite analog waveform | |
JPH0642619B2 (ja) | 補間的時間−離散フイルタ装置 | |
US5369606A (en) | Reduced state fir filter | |
JP3066241B2 (ja) | ディジタルフィルタ及び同ディジタルフィルタを用いたオーバサンプリング型アナログ/ディジタル変換器 | |
US5191547A (en) | Decimating digital finite impulse response filter | |
JPH036689B2 (ja) | ||
EP0097167A1 (en) | A time multiplexed n-ordered digital filter | |
GB2122055A (en) | Sampling frequency conversion circuit | |
EP1105967A1 (en) | Multiplierless digital filtering | |
US6173302B1 (en) | Decimation method and decimation filter | |
EP0559154B1 (en) | Digital filter | |
JPH05291882A (ja) | 分散演算ディジタル信号処理装置 | |
JPS61177016A (ja) | デイジタルトランスバ−サルフイルタ | |
EP0576215B1 (en) | Rate converter for converting data rate | |
JPH10509011A (ja) | 改良されたディジタルフィルタ | |
EP0300684A2 (en) | A digital-to-digital code converter | |
JP2583610B2 (ja) | A/d、d/a変換装置 | |
JPH0638332U (ja) | ディジタル・トランスバーサル・フィルタ | |
JP2526990B2 (ja) | 非巡回形ダウンサンプリングフィルタ | |
WO2001031783A1 (en) | Circuit and method for processing data | |
JP3258938B2 (ja) | デシメーションフィルタ | |
RU2097828C1 (ru) | Программируемый цифровой фильтр |