KR200245724Y1 - ８k클럭추출장치 - Google Patents

Abstract

본 고안은 8K 클럭 추출장치에 관한 것으로서, 복수개의 디지털소자를 이용하여 직렬로 입력되는 디지털 신호에 대한 비교/연산동작을 수행함으로써 그 목적을 달성한다.

8K 클럭 추출장치는 임의의 64K 클럭생성기로부터 출력되는 클럭신호가 임의의 처리장치에 의하여 한 주기를 구성하는 펄스파형의 논리값이 순서대로 "0101010110101010"인 주기신호와 그 정반대의 논리값을 갖는 주기신호로 나뉘어 출력된다고 가정하고, 전자의 신호를 PS, 후자의 신호를 NS라 할 때, 디지털 기억소자를 이용하여 PS 신호 중 논리값 '1'이 2개 연속되는 경우를 검출하는 정신호판단부, 디지털 기억소자를 이용하여 NS 신호 중 논리값 '1'이 2개 연속되는 경우를 검출하는 부신호판단부, 및 정신호판단부와 부신호판단부의 출력신호를 합하여 출력시키는 제 3 신호처리부로 구성된다.

Description

8 K 클럭 추출장치{A unit of abstracting 8K clock signal from a 64K clock signal}

본 고안은 직렬로 입력되는 디지털 데이터들을 처리하는 장치에 관한 것으로서, 특히 D 플립플롭과 같은 디지털 기억소자들이 복수개 직렬로 연결된 직렬신호 도입부 및 이 기억소자들의 출력신호에 대하여 필요한 비교기능이나 연산기능을 수행하는 신호처리부를 이용하여, 64K 클럭신호로부터 8K 클럭을 추출하는 8K 클럭추출장치에 관한 것이다.

디지털 데이터가 전달될 때에는 병렬버스(Parallel Bus)를 통하여 병렬로 전달되거나, 직렬버스(Serial Bus)를 통하여 직렬로 전달된다. 병렬버스를 통한 병렬전달이 일어나는 경우, 데이터를 수신하는 측에서는 수신된 데이터에 대한 비교나 연산 처리를 손쉽게 처리할 수있게 된다. 그러나 직렬버스를 통하여 직렬 전달이 일어나는 경우에는 데이터들이 하나 하나 순차적으로 수신되기 때문에 수신된 데이터들에 대한 비교나 연산 처리가 용이하지 않게 된다.

그러나 직렬로 전달되는 디지털 데이터에 대한 비교나 연산은 그 중요성이 높고 광범위하게 필요한 사항이므로, 직렬 디지털 데이터의 비교/연산과정을 간단하고 효율적으로 수행하는 장치를 필요로 하게 된다.

이에 본 고안은 상기와 같은 필요성에 부응하기 위하여 안출된 것으로서, D 플립플롭과 같은 디지털 기억소자들이 복수개 직렬로 연결된 직렬신호 도입부 및 이 기억소자들의 출력신호에 대하여 필요한 비교기능이나 연산기능을 수행하는 신호처리부를 이용하여, 연속적으로 입력되는 직렬 디지털 데이터들의 각 비트에 대한 비교/연산과정을 이루는 8K 클럭 추출장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 고안에 따른 8K 클럭 추출장치는 임의의 64K 클럭생성기로부터 출력되는 클럭신호가 임의의 처리장치에 의하여 한 주기를 구성하는 펄스파형의 논리값이 순서대로 "0101010110101010"인 주기신호와 그 정반대의 논리값을 갖는 주기신호로 나뉘어 출력된다고 가정하고, 전자의 신호를 PS, 후자의 신호를 NS라 할 때, PS 신호를 입력신호로 받고, PS와 NS 신호를 합한 신호를 클럭신호로 받는 제 1 D 플립플롭; 제 1 D 플립플롭의 출력신호를 입력받는 제 2 D 플립플롭; 및 제 1 D 플립플롭과 제 2 D 플립플롭의 출력값이 모두 논리값 '1'인 경우를 검출하는 제 1 신호처리부로 구성되는 정신호판단부; NS 신호를 입력신호로 받고, PS와 NS 신호를 합한 신호를 클럭신호로 받는 제 3 D 플립플롭; 제 3 D 플립플롭의 출력신호를 입력받는 제 4 D 플립플롭; 및 제 3 D 플립플롭과 제 4 D 플립플롭의 출력값이 모두 논리값 '1'인 경우를 검출하는 제 2 신호처리부로 구성되는 부신호판단부; 및 정신호판단부와 부신호판단부의 출력신호를 합하여 출력시키는 제 3 신호처리부를 포함하여 구성되는 것을 특징으로 한다.

도 1은 직렬 디지털 데이터 송수신에 관한 개요도,

도 2는 직렬 디지털 데이터 처리장치에 관한 블록도,

도 3은 8K 클럭 추출장치의 구성도,

도 4는 8K 클럭 추출장치에 대한 각 부분의 파형도.

* 도면의 주요부분에 대한 부호의 설명

100: 데이터 송신부 200: 직렬 디지털 데이터 처리장치

210: 신호처리부 300: 8K 클럭 추출장치

310: 정신호 판단부 320: 부신호 판단부

313: 제 1 신호처리부 323: 제 2 신호처리부

330: 제 3 신호처리부

이하에 첨부된 도면을 참조하여 본 고안을 자세히 설명한다.

도 1은 직렬 디지털 데이터 송수신에 관한 개요도로서, 임의의 디지털 데이터 열이 데이터 송신부(100)로부터 직렬버스를 통하여 직렬 디지털 데이터 처리장치(200)로 입력된다. 직렬 디지털 데이터 처리장치(200)는 필요에 따라서 다양하게 구성될 수있으며, 데이터 송신부(100)로부터 직렬버스를 통하여 전달되는 임의의 직렬 디지털 데이터들을 처리한다.

도 2는 본 고안에 따른 직렬 디지털 데이터 처리장치(200)에 관한 블록도로서, 직렬로 연결된 복수개의 D 플립플롭들(DF1,DF2,<F>&tdot;</F>,DFn)로 이루어진 직렬신호 도입부(220) 및 D 플립플롭들(DF1,DF2,<F>&tdot;</F>,DFn)의 출력신호에 대하여 필요한 비교/연산 기능을 수행하는 신호처리부(210)로 이루어진다.

각 D 플립플롭들은 D 플립플롭의 동작에 필요한 클럭신호를 공통으로 받는다. 또한 각 D 플립플롭은 이상적인 D 플립플롭(입력단과 출력단 사이의 지연시간이 없는 D 플립플롭)이 아니므로, 각 D 플립플롭은 클럭신호가 D 플립플롭에 인가될 때마다 자신의 입력단에 나타나는 디지털 신호를 받아들이며, 임의의 신호는 하나의 클럭주기에서 두 개 이상의 D 플립플롭에 전달되지 않는다고 가정한다. 그러므로 직렬 디지털 데이터 처리장치(200)의 직렬신호 도입부(220)에 입력되는 디지털 데이터들은 클럭신호에 따라서 클럭신호의 매 주기마다 오른쪽의 D 플립플롭으로 이동한다.

즉 직렬 디지털 데이터 처리장치(200)가 5개의 D 플립플롭을 가지고 있는 경우, 직렬 디지털 데이터 처리장치(200)로 입력되는 5개의 직렬 데이터는 5번의 클럭신호가 인가된 후, 각 D 플립플롭에 저장된 상태가 된다.

신호처리부(210)는 직렬 디지털 데이터 처리장치(200)의 직렬신호 도입부(220)를 구성하는 모든 D 플립플롭들의 출력신호를 입력받고, 정해진 동작을 수행한다.

만일 직렬 디지털 데이터 처리장치(200)로 논리값 '1'을 가진 디지털 데이터가 5개 연속으로 들어오는 경우를 검사하여, 어떤 동작을 시키고자 하는 경우, 신호처리부(210)는 하나의 5입력 AND 게이트 소자로 간단하게 구성될 수가 있을 것이다. 즉 직렬 디지털 데이터 처리장치(200)로 논리값 '1'을 가지는 디지털 신호가 5개 연속해서 들어오면, 이 때 직렬신호 도입부(220)를 구성하는 5개의 D 플립플롭은 모두 논리값 '1'의 데이터를 저장하고 있게 될 것이고, 5입력 AND 게이트 소자는 입력단자에 모두 논리값 '1'의 신호를 받게되므로, 논리값 '1'을 출력시킨다. 그러므로 AND 게이트 소자의 출력값이 논리값 '1'을 가지면 직렬 디지털 데이터 처리장치(200)에 논리값 '1'을 가지는 디지털 데이터가 5개 연속으로 들어왔음을 알 수있게 된다.

도 3은 직렬 디지털 데이터 처리장치(200)의 구체적인 구성예로서, 도 3은 64K 클럭신호로부터 8K 클럭을 추출하는 8K 클럭 추출장치의 구성도이다.

도 3에 보인 8K 클럭 추출장치(300)는 도 1의 데이터 송신부(100)가 도 4에 보인 바와 같은 64K 클럭을 공급하는 클럭공급장치인 경우, 이 클럭공급장치로부터 64K 클럭을 공급받아서 8K 클럭으로 만드는 장치로서, 정신호판단부(310), 부신호판단부(320) 및 제 3 신호처리부(330)로 이루어진다.

먼저 데이터 송신부(100)는 Texas Instrument사의 SN75107 칩이나 이와 유사한 칩을 사용하여, 도 4에 보인 64K 클럭신호가 정(+)펄스인 경우 펄스가 발생하는 신호(PS)와 64K 클럭신호가 부(-)펄스인 경우 펄스가 발생하는 신호(NS)로 나누어서 병렬로 8K 클럭 추출장치(300)에 보내며, 각 D 플립플롭(311,312,321,322)에 인가되는 클럭신호는 PS 신호와 NS 신호의 합 신호(PS+NS)라고 가정한다.

그러면 8K 클럭 추출장치(300)에 인가되는 PS 신호와 NS 신호, 그리고 PS+NS 신호는 도 4에 보인바와 같은 파형을 이루게 된다.

한편, 정신호판단부(310)는 직렬로 연결된 두 개의 D 플립플롭(311,312)과 제 1 신호처리부(313)로 이루어지는데, 제 1 신호처리부(313)는 2입력 AND 게이트소자로 구현한다. PS 신호의 파형을 살펴보면, 64K 클럭신호의 특성으로 인하여, 주기적으로 정부호를 가지는 신호가 두 개 연속해서 발생하는 것을 알 수있다. 이 경우에 2개의 D 플립플롭(311,312)이 유지하는 데이터의 논리값이 모두 '1'이 된다. 따라서 이 두 개의 D 플립플롭(311,312)의 출력단에 연결된 AND 게이트소자(313)의 출력신호가 논리값 '1'을 가지게 된다. 이 때의 파형, 즉 AND 게이트소자(313)의 출력신호에 대한 파형이 도 4에 보인 PS'의 파형이다.

부신호판단부(320)는 직렬로 연결된 두 개의 D 플립플롭(321,322)과 제 2 신호처리부(323)로 이루어지는데, 제 2 신호처리부(323)는 2입력 AND 게이트소자(323)로 이루어진다. 이 때, NS 신호의 파형 또한 주기적으로 정부호를 가지는 신호가 두 개 연속해서 발생하는 것을 알 수있다. 이 경우에 2개의 D 플립플롭(321,322)이 유지하는 데이터의 논리값이 모두 '1'이 된다. 따라서 이 두개의 D 플립플롭(321,322)의 출력단에 연결된 AND 게이트 소자(323)의 출력신호가 논리값 '1'을 가지게 된다. 이 때의 파형, 즉 AND 게이트 소자(323)의 출력신호에 대한 파형이 도 4에 보인 NS'의 파형이다.

그러나 PS' 파형은 4K 파형이고, NS' 파형 또한 4K 파형이다. 그러나 PS' 파형과 NS' 파형은 서로 반주기만큼 어긋나서 주기적으로 발생하기 때문에 이 두 파형을 합하면 도 4에 보인 8K 클럭신호를 얻을 수있다. PS' 신호와 NS' 신호를 합하기 위하여 제 3 신호처리부(330)가 사용되며, 제 3 신호처리부(330)는 2 입력 OR 게이트 소자로 구현한다.

즉 위에서 보는바와 같이 직렬로 연결된 D 플립플롭과 비교/연산 동작을 수행하는 신호처리부로 이루어지는 구성을 이용하여 64K 클럭신호에서 8K 클럭신호를 추출할 수 있음을 알 수있다.

이상에서 살펴본 바와 같이 본 고안에 따른 8K 클럭 추출장치(300)를 사용하면 64K 클럭신호로부터 8K 클럭신호를 용이하게 추출할 수 있다.

Claims (1)

1. 임의의 64K 클럭생성기로부터 출력되는 클럭신호가 임의의 처리장치에 의하여 한 주기를 구성하는 펄스파형의 논리값이 순서대로 "0101010110101010"인 주기신호와 그 정반대의 논리값을 갖는 주기신호로 나뉘어 출력된다고 가정하고, 전자의 신호를 PS, 후자의 신호를 NS라 할 때, PS 신호를 입력신호로 받고, PS와 NS 신호를 합한 신호를 클럭신호로 받는 제 1 D 플립플롭(311);

   상기 제 1 D 플립플롭의 출력신호를 입력받는 제 2 D 플립플롭(312); 및

   상기 제 1 D 플립플롭(311)과 제 2 D 플립플롭(312)의 출력값이 모두 논리값 '1'인 경우를 검출하는 제 1 신호처리부(313)로 구성되는 정신호판단부(310);

   NS 신호를 입력신호로 받고, PS와 NS 신호를 합한 신호를 클럭신호로 받는 제 3 D 플립플롭(321);

   상기 제 3 D 플립플롭의 출력신호를 입력받는 제 4 D 플립플롭(322); 및

   상기 제 3 D 플립플롭(321)과 제 4 D 플립플롭(322)의 출력값이 모두 논리값 '1'인 경우를 검출하는 제 2 신호처리부(323)로 구성되는 부신호판단부(320); 및

   상기의 정신호판단부(310)와 부신호판단부(320)의 출력신호를 합하여 출력시키는 제 3 신호처리부(330)를 포함하여 구성되는 것을 특징으로 하는 8K 클럭 추출장치.