KR19990013503A

KR19990013503A - 데이터 속도 저감 장치

Info

Publication number: KR19990013503A
Application number: KR1019980026357A
Authority: KR
Inventors: 앤드리아스멘코프
Original assignee: 볼프강자우어; 미크로나스인터메탈게엠베하
Priority date: 1997-07-02
Filing date: 1998-07-01
Publication date: 1999-02-25
Also published as: EP0889587A1; EP0889587B1; DE59712488D1; US6163787A; JP4290783B2; JPH11122080A

Abstract

본 발명은 제1 상태에서 a개의 샘플 구간 이후의 제1 출력값(dn)과 제2 상태에서 a+1개의 샘플 구간 이후의 제2 출력값(dm)을 전달하고, 필터링 데이터값(df′)을 형성하는 적어도 하나의 트랙킹 데이터 윈도우(dw)를 갖는 스위치가능 필터 장치(1)를 포함하는 데이터 시퀀스의 데이터 속도를 감소시키는 장치(d1)를 개시한다. 제어 장치(10)는 n개의 제1 출력값(dn)과 m개의 제2 출력값(dm)을 상기 데이터 시퀀스(d1)의 동일한 긴 시간 주기(I2) 내에 형성하도록 하며, 상기 n개의 제1 출력값(dn)과 m개의 제2 출력값(dm)의 수는 r=a+m/(n+m)(r은 데이터 속도 저감 인자)에 의해 결정된다.

Description

데이터 속도 저감 장치

본 발명은 데이터 시퀀스의 데이터 속도를 저감시키는 장치에 관한 것으로서 특히 비정수 인자로 디지털 신호의 샘플 속도를 저감시키는 장치에 관한 것이다.

예를 들어, 이러한 장치는 상기 신호 내용이 적절하게 변하지 않고 남는 동안 상이한 처리 클록에 소정의 데이터 시퀀스가 적용되는데 필수적이다. 이 장치는 특히 과샘플링 오디오 신호에 관한 것으로서 비디오와 샘플링 속도가 비정수 인자에 의해 저감되는 다른 신호에 관한 것이다. 또한 본 발명은 신호 내용을 변경하는데도 사용될 수 있다. 예를 들어 비디오 신호의 경우에 있어서, 본 발명은 저감된 크기의 이미지를 재생성할 수 있다. 데이터 속도를 유지하는 동안 데이터수를 저감시킴으로써 저감된 크기의 이미지를 텔레비젼이나 컴퓨터 스크린의 윈도우에 나타낼 수 있다. 예를 들어, 결과적으로 발생되는 이미지는 정지 이미지, 동영상 텔레비젼 이미지 또는 컴퓨터로 제어되는 애니메이션이 될 수 있다.

대체로, 횡단하는 및/또는 순환하는 필터 스테이지를 사용하는 비교적 복잡한 보간 필터를 이러한 장치에 사용하여 비정수 인자에 의해 데이터 속도의 저감을 가능하게 한다. 예로 이러한 샘플링 속도 컨버터는 토르 에이. 램스태드(Tor A. Ramstad)의 Digital Methods for Conversion Between Arbitrary Sampling Fequencies란 제목으로 1984년 발간된 ASSP-32 제3권의 페이지 577-591에 음향, 음색 및 신호 처리상의 트랜잭션으로 개시된다.

데이터 속도를 저감시키는 장치는 만일 이전 및 현재 데이터 속도가 단지 하나의 샘플 값에 의해 연속적인 동일한 샘플링 간격으로 상이해지면, 즉 예를 들어 만일 2개의 새로운 샘플을 3개의 연속하는 샘플로부터 형성할 수 있다면 실시하는 것이 가능하고, 이러한 것은 r=1.5인 데이터 속도 저감 인자에 응답하고, 만일 9개의 새로운 샘플이 10개의 이전 샘플로 삽입될 수 있다면 이러한 것은 r=10/9인 데이터 속도 저감 인자에 응답한다. 이러한 특정 데이터 속도 저감 인자에 대해, 매우 간단한 필터 장치가 규칙적인 간격으로 하나의 샘플을 누락시키고 나머지 데이터 시퀀스가 디지털 로우-패스 필터를 이용하여 실시가 수월해진다.

만일 데이터 속도가 정수 인자 r에 의해 감소된다면 특히 단순 회로 및 방법을 알게된다. 이러한 경우에, 데이터 윈도우를 형성하는 데이터 값의 그룹은 함께 부가되어 새로운 데이터 값을 형성하고, 다음으로 새로운 데이터 값의 시퀀스는 소정의 새로운 데이터 시퀀스를 형성한다. 디지털 신호 처리에 있어서, 또한 이러한 형태의 샘플링 속도 저감은 데시메이션(decimation)이라 말한다. 데이터 윈도우의 데이터 값은 관련된 무게 기능에 의해 선택된 보간법에 따라 변경될 수 있다. 가장 간단한 무게의 경우 데이터 윈도우 내의 데이터는 무게를 증가시키지 않고, 또한 이러한 회로는 빗형(comb) 필터로 여겨진다. 1984년 11월 간행된 회로와 시스템상의 IEEE 트랜잭션 CAS-31의 제11권 페이지 913-924에 슈니 츄와 씨. 시드니 버러스(Shuni Chu and C. Sidney Burrus)의 Multirate Filter Designs Using Comb Filters에 이러한 예가 개시되어 있다.

이러한 빗형 필터는 대체로 적어도 하나의 축적기와, 소정 수의 샘플 이후에 도통된 하나의 데시메이션 스위치 및 하나의 미분 회로를 구비한다. 각 축적기는 지연단과 가산기를 포함하고, 각 미분 회로는 지연단과 감산기를 구비한다. 가산기와 미분 회로는 보간된 샘플 값을 형성하도록 트랙킹 데이터 윈도우를 함께 형성한다. 단일 축적기는 가중 기능을 수행하지 않는다. 하지만, 2개 이상의 연속적으로 연결된 축적기와 2개 이상의 동일수의 연속적으로 연결된 미분 회로를 이용하여 고차 가중 기능을 실시할 수 있다. 만일 마지막 축적기가 데시메이션 스위치와 함께 재설정되는 재설정가능 축적기로 설계된다면, 요구되는 미분회로의 수는 1개씩 감소될 것이다. 미분 회로는 데시메이션 스위치의 더 낮은 클록 주파수로 동작하는 반면, 또한 빗형 필터 구조는 높은 처리 클록 주파수가 축적기에만 필요한 이점을 갖는다.

본 발명의 목적은 합리적인 수로서 표시될 수 있는 비정수 인자에 의해 데이터 속도를 저감시키는 간단한 회로를 제공하는 것이다.

이 목적은 청구항1의 특징에 따라 획득된다.

제1 상태에서 a개의 샘플 구간 이후에 제1 출력값과 제2 상태에서 a+1개의 샘플 구간 이후에 제2 출력값을 전달하고, 필터링 데이터값을 형성하는 적어도 하나의 트랙킹 데이터 윈도우를 갖는 스위치가능 필터 장치를 포함하고,

오직 하나의 트랙킹 데이터 윈도우가 존재하는 경우 상기 데이터 윈도우는 상기 제1 출력값과 제2 출력값의 시퀀스에 따라 선택하는 적어도 2개의 상이한 윈도우 사이즈로 할당되거나,

하나 이상의 트랙킹 데이터 윈도우가 존재하는 경우 상기 데이터 윈도우는 상기 제1 출력값과 제2 출력값의 시퀀스에 따라 관련된 윈도우 사이즈를 갖는 상기 각 데이터 윈도우를 선택하는 적어도 2개의 상이한 윈도우 사이즈로 할당되며,

상기 윈도우 사이즈중 하나는 b(b≥a)개의 샘플로 구성되고, 다른 하나는 c(c≥a+1)개의 샘플로 구성되고,

상기 스위치가능 필터 장치에 접속되고, 상기 제1 상태와 제2 상태에 의해 상기 데이터 시퀀스의 동일하게 긴 시간 주기 내에서 n개의 제1 출력값과 m개의 제2 출력값을 형성할 뿐만아니라 상기 관련된 윈도우 사이즈 또는 데이터 윈도우 선택을 발생시키고, 상기 n개의 제1 출력값과 m개의 제2 출력값의 수는 r=a+m/(n+m)(r은 데이터 속도 감소 인자)에 의해 결정되는 제어 장치.

본 발명의 바람직한 실시예는 만일 상기 빗형 필터가 제1차 필터나 고차 필터가 될 수 있고, 연속하는 구성으로 사용되고 조절가능한 필터 장치(유럽특허 제97 110 913.7호 97년 2월, 내부적으로 C-DIT-1734)에 대한 기본적인 구조로서 사용된다. 필터의 순서는 축적기와 미분 회로의 수를 결정한다. 미분 회로의 수는 만일 마지막 축적기가 재설정가능하면 1개 감소될 수 있다. 조절가능한 필터 장치는 다른 필터 구조물을 이용하여 실시될 수 있고 또는 프로그램 제어를 이용하여, 즉 적당한 프로그램을 이용하는 의도된 디지털 전이 기능을 실현함으로써 실시될 수 있다. 일반적으로 정규화된 신호 범위는 디지털 신호 처리에 사용되기 때문에, 조절가능한 필터 장치는 진폭 정규화 장치를 이용하여 실시되야만 하고, 특히 상기 제1 상태와 제2 상태의 게인이 상대적으로 상이한 경우에 실시되야만 한다. 새로운 데이터 시퀀스에 있어서, 제1 출력값과 제2 출력값은 가능한한 균일하게 교차적으로 연속하여 분리되고, 결과적으로 보간된 샘플은 가능한한 일시적으로 이론적인 샘플에 근접하게 된다.

만일 좀더 엄중한 요구를 조절가능한 필터 장치의 부드러운 작용에 위치하면, 라그랑(Lagrange) 필터나 상술된 다중 배열의 빗형 필터와 같은 고차 필터 구조는 각 필터용으로 사용될 것이다. 이러한 필터 구조는 상이한 윈도우 크기를 가져야한다. 이러한 필터 구조를 이용하는데 있어서의 불합리한 점은 상이한 그룹 지연이 될 수 있으며, 결과적으로 신호의 왜곡이 발생될 수 있다. 이러한 그룹 지연을 보상하는 것은 하나의 고차 필터를 갖는 조절가능한 필터 장치에 분리된 신호 경로를 사용하면 가능하다. 상기 해법의 제2 경우는 결과적으로 간단한 방법으로 그룹 지연에 대한 적당하게 균등하게 하는 장치를 사용할 수 있는 조절가능한 필터의 병렬 구조로 가능하다. 각 그룹 지연을 보상하는 것은 예를 들어, 병렬 연결된 신호 경로의 상이한 지연 성분을 통해 가능하다. 따라서 고속 필터 구조는 주어진 복수의 클록 주기에 의해 저속 필터 구조에 대하여 지연된다. 만일 빗형 병렬 구조 필터가 사용되면, 트랙킹 데이터 윈도우는 데시메이션 스위치의 시간 및/또는 장치를 재설정하는 시간을 도통시킴으로써 다른 빗형 필터에 독립적으로 개시된다. 결합 장치는 병렬 연결된 필터중 하나의 필터로부터 출력값을 수신하고 버퍼를 통해 소정의 출력 데이터 시퀀스를 형성한다.

필터 브랜치중 하나의 브랜치에 출력된 데이터의 지연과 다른 필터 브랜치의 데이터 윈도우의 개시 시간의 선택을 통해, 사용되는 필터의 각 형태에 무관하게 출력단의 스위칭이 모든 신호를 연속적으로 하기 위해 결합장치에 이용할 수 있는 것이 가능하다.

도 1은 직렬 구조인 실시예에 대한 블록도.

도 2는 병렬 구조인 실시예에 대한 블록도.

도 3은 고차 병렬 필터 구조에 대한 블록도.

도 4는 도 3의 실시예와 동등한 필터 구조에 대한 블록도.

도 5는 데이터 속도를 저감시키는 간단한 실시예를 나타내는 타이밍도.

〈도면의 주요부분에 대한 부호의 설명〉

1: 스위치가능 필터 장치

2: 제1 클록 소스

3: 데이터 소스

5: 버퍼

6: 제2 클록 소스

7: 가산기

8: 데시메이션 스위치

9: 미분 회로

10: 제어 장치

16: 지연 회로

도 1의 블록도는 본 발명의 제1 실시예로서 스위치가능 필터 장치(1) 수단에 의해 출력 데이터 시퀀스(d2)로 변환되는 데이터 시퀀스(d1)의 데이터 속도를 저감시키기 위해 간단한 직렬 필터 구조를 이용하는 장치를 나타낸다. 입력 데이터 시퀀스(d1)의 데이터 속도는 제1 클록 소스(2)에 의해 제공된 제1 클록 신호(f1)의 펄스 반복 속도에 응답하여 데이터 소스(3)를 제어한다. 또한 제1 클록 신호(f1)는 시스템 클록에 응답할 수 있거나 데이터 시퀀스(d1)의 데이터 속도에 의해 선결정될 수 있으며, 위상 동기 루프(PLL) 수단에 의해 회복될 수 있다.

스위치가능 필터 장치(1)는 데이터 소스(3)로부터 필터 입력(1.1)으로 접속되고, 필터 출력(1.2)에 제1 필터 데이터 값(df′)를 제공하고, 필요시에 진폭 정규화 장치(4)에 접속되어, 필터 데이터 값 프로퍼(df)를 형성한다. 감쇠 인자 k를 승산기에 적용함으로써 진폭 적용을 할 수 있고, 예를 들어 감쇠 인자는 k=1/b와 k=1/c 값을 갖는다. 필터 데이터 값(df)은 출력단이 제2 클록 소스(6)로부터 제2 클록 신호(f2)에 의해 제어되는 버퍼에 입력된다. 제2 클록 신호(f2)의 펄스 반복 속도는 버퍼 출력(5.1)에 제공된 출력 데이터 시퀀스(d2)의 소정의 데이터 속도에 응답하고, 결과적으로 전체 데이터 속도 저감 장치의 출력이 된다.

스위치가능 필터 장치(1)는 신호 흐름 쪽으로 향하고, 누산기(7)와 데시메이션 스위치(8) 및 미분 회로(9)를 포함한다. 누산기(7)는 가산기(7.2)와 지연 소자(7.1)로 구성된 링 회로를 형성하고, 상기 가산기(7.2)의 출력은 데시메이션 스위치(8)의 입력에 접속되고, 제어된 입력은 제어 장치(10)를 경유하여 제1 클록 소스나 제1 클록 신호(f1)에 연결된 보조 클록(fh)에 의해 제어된다. 보조 클록(fh)은 도 4의 비등거리인 클록 시퀀스(cf)이고, 펄스 트레인(fh)의 펄스는 제1 클록 신호(f1)의 a 또는 a+1 클록 주기(T1) 이후에 개시된다. 데시메이션 스위치(8)는 보조 클록(fh)의 각 펄스와 도통되어, 결과적으로 가산기(7)의 내용은 데시메이션 스위치(8)의 신호 출력을 거쳐 미분 회로(9)로 전달된다. 미분 회로는 피감수 입력(9.3)이 지연 소자(9.1)의 입력에 접속되고 데시메이션 스위치(8)의 신호 출력에 접속된 지연 소자(9.1)와 감산기(9.2)로 구성된다. 지연 소자(9.1)의 출력은 감수 입력(9.4)에 인가되어 지연 소자(9.1)의 각 내용은 현재의 누산기 내용으로부터 감산된다. 이러한 감산은 보조 클록(fh)이 데시메이션 스위치(8)를 도통시킬 때마다 발생된다.

따라서, 스위치가능 필터 장치(1)의 출력(1.2)에서의 필터 데이터 값(df′)은 트랙킹 데이터 윈도우(dw)의 입력 데이터 시퀀스(d1)의 합한 값이고(도 4 참조), 길이는 보조 클록(fh)의 상호 간격에 의해 결정된다. 예를 들어, 만일 보조 클록(fh)이 제1 클록(f1)의 2와 3 샘플값 사이를 번갈아 교차하면, r=2.5의 인자에 의해 데이터 속도 저감이 획득된다. 시평균에서 보조 클록(fh)이 b=2를 이용하는 3개의 데이터 윈도우 및 c=3 샘플을 이용하는 2개의 데이터 윈도우를 형성하면, 보조 클록은 r=2.4의 인자에 의해 데이터 속도 저감에 응답한다. 이러한 방법으로, 단순 샘플링 속도비뿐만아니라 정수 인자에 의한 중간 변환을 통해 18.43MHz에서 20.25MHz 시스템 클록의 데이터 비로 수신되는 오디오 신호를 적용하는 것과 같은 매우 복잡한 변환을 실현할 수 있고, 그결과 상대적으로 낮은 데이터 속도는 32kHz의 범위가 된다.

예를 들어제어 장치(10)는 제1 클록 신호(f1)에 의해 클록된 재설정가능한 카운터와 함께 실시할 수 있고, 도 5의 수적인 실시예에 따라 r=2.4의 감소 인자를 이용하여 수 12로 항상 설정된다. 입력 클록 신호(f1)에 응답하는 카운트(0.5와 7)은 제1 상태를 개시하고, 카운트(2, 9)는 제2 상태를 개시한다. 개시 카운터는 재설정 값을 포함하고, 어드레스로서 감소 인자(r)을 이용하는 회복할 수 있는 테이블에 저장될 수 있다. 버스를 경유하여 대응하는 기록/판독 메모리의 내용은 사용자나 외부 또는 내부 계산 회로에 의해 변경될 수 있어, 결과적으로 단독의 감소 인자(r)가 실시될 수 있다.

도 2는 병렬 빗형 필터 구조를 이용하는 본 발명에 따른 실시예를 도시한다. 도 1의 유닛과 동일한 기능의 유닛은 동일 참조 부호를 사용하였으며, 따라서 다시 반복하여 설명하지 않겠다. 도 1과 근본적인 차이는 제1 필터(7, 8, 9)가 제2 필터(7′, 8′, 9′)와 병렬로 접속된 것이며, 빗형 장치(15)는 제1 및 제2 필터의 필터 출력값(df′, df″)을 단일 데이터 시퀀스(d2)와 결속하도록 제공된다.

빗형 장치(15)는 근본적으로 제1 스위치(7, 8, 9)나 또는 제2 스위치(7′, 8′, 9′)의 출력에 접속하여 각각 제1 출력값(dn)이나 제2 출력값(dm)을 접속하는 전화 스위치(15.1)로 설치된다. 빗형 장치(15)의 출력(1.3)은 버퍼(5)에 접속된다.

제1 필터(7, 8, 9)는 입력 데이터 시퀀스(d1)의 모든 샘플 이후에 새로운 출력값(df′)을 형성한다. 제1 필터와 독립적으로 제2 필터(7′, 8′, 9′)는 입력 데이터 시퀀스(d1)의 모든 a+1개의 샘플 이후에 새로운 출력값(df2″)를 형성한다. 출력값(df′, df″)을 형성하는 것은 똑같을 필요는 없지만, 소정의 감소 인자 r에 따른다. 데시메이션 스위치(8, 8′)를 근접하게 함으로써, 각각의 새로운 데이터 윈도우(dw1, dw2)는 개시되고, 개시 시간은 각각의 제어 신호(fh1, fh2)에 의해 제어 장치(10)로 한정된다. 동시에 데시메이션 스위치(8, 8′)를 도통시킴으로써, 각각의 필터 출력은 선행하는 데이터에 할당된 새로운 출력값(df′, df″)을 제공하고, 빗형 장치(15)에 의해 통과되거나 무시될 수 있다. 이것은 전환 스위치(15.1)의 위치에 따르며, 제어 신호(fh3)에 의해 제어된다. 3개의 제어 신호(fh1, fh2, fh3)는 클록 속도가 n개의 제1 출력값(dn)과 m개의 제2 출력값(dm)에 따라 형성된 보조 클록(fh)으로 접속되고, 소정의 감소 인자인 r=a+m/(m+n)에 대한 규칙에 의해 결정된다.

도 2에 도시된 실시예에 있어서, 제1 및 제2 필터의 출력은 진폭 정규화 장치(4, 4′)를 각각 구비하여 상이한 이득을 보상한다. 관련된 감쇠 인자(k1, k2)는 제어 장치(10)에 의해 형성되고, 예를 들어 k1=1/b와 k2=1/c인 값을 갖는다. 진폭 정규화 장치, 즉 대체로 배율기 및/또는 이동 스테이지가 터미널(1.3) 뒤에 인입되는 경우, 정규화 장치중 하나는 불필요해질 수 있다. 데이터 시퀀스의 의도된 사용과 감소 인자(r)에 따라, 상이한 이득사이를 전환하는 것이 반드시 필요한 것은 아니다.

제1 필터의 출력은 제1 및 제2 필터의 상이한 지연 그룹을 입력 클록 신호(f1)의 전체 클록 시간을 보상할 수 있는 지연 회로(16)를 포함한다. 그룹 지연 방정식에 따라 데이터 윈도우를 적시에 개시함으로써 제1 필터로부터 제2 필토로 스위칭할 때 데이터 시퀀스(d2)의 불연속을 대체로 피할 수 있다. 특히 그룹 지연 방정식은 더 높은 순서 필터인 경우에 중요하며, 이들의 차이는 서수를 증가시킨다. 병렬 필터 구조는 관련 지연 소자에 관련하여 필요시 병렬 접속 필터를 추가로 접속시킬 수 있고, 데이터 윈도우가 중복하더라도 데이터 윈도우의 개시 및 도통 시간을 완전하게 독립시킬 수 있다. 2개 이상의 필터가 병렬로 접속되는 경우, 제어가 다소 복잡하게 되지만, 도 2를 통해 기술한 스위칭 병렬 접속 필터의 기본적인 원리는 동일하게 적용된다.

도 2에 도시된 2개의 1차 빗형 필터를 이용하는 스위치가능 필터 장치(1)는 입력단에 2개의 누산기(7, 7′)를 포함하고, 입력 및 출력 신호는 동일하다. 따라서, 이 누산기(7, 7′)중 하나는 다른 누산기의 출력이 2개의 데시메이션 스위치(8, 8′)에 접속되는 경우에 필요없게 된다. 누산기를 절약할 수 있는 방법중 유사한 예는 도 3의 필터 구조로 도시되며, 2개의 3차 빗형 필터를 병렬로 결합하는 것에 대응한다. 3개의 직렬 접속된 누산기(71, 72, 73)는 출력단에서 2개의 데시메이션 스위치(8, 8′)에 접속되고, 이 2개의 데시메이션 스위치(8, 8′)는 각각 3개의 미분 회로(91, 92, 93 및 91′, 92′, 93′)에 접속된다.

도 4는 전달 기능이 도 3의 필터 장치의 기능과 동일한 스위치가능 필터 장치(1)를 나타낸다. 이 스위치가능 필터 장치(1)를 실시하는 것은 2개의 필터 브랜치가 각각 2개의 직렬 접속된 데시메이터(91, 92 및 91′, 92′)만을 포함하고, 2개의 누산기(71, 72)만이 직렬로 접속되며, 각 분리된 3차 누산기(73.1, 73.2)가 각 필터 브랜치에 제공된다는 점에서 도 3의 필터 장치와는 상이하다. 2개의 3차 누산기(73.1, 73.2)는 관련된 데시메이션 스위치(8, 8′)와 동시에 리셋되는 리셋팅 장치(73.3)를 이용하는 누산기이다. 리셋가능 누산기(73.1, 73.2)를 이용하는 것은 각 필터 브랜치에 하나의 데시메이터를 필요로하지는 않지만, 1차 리셋가능 누산기(73.1)는 1차 필터 브랜치와 결합되기 때문에 2차 필터 브랜치에 추가의 리셋가능 누산기(73.2)를 필요로한다. 리셋 입력(R)에서의 제1 또는 제2 제어 신호(fh1, fh2)는 각 데이터 윈도우의 개시를 초기화한다. 데이터 윈도우(dw1, dw2)의 개시 시간은 마지막 제어 신호(fh1, fh2)가 언제 발생되는가에 의존하지 않는다. 올바르게 출력값(dn, dm)을 선택하는 것은 전환 스위치(15.1)에 의해 실시된다.

보조 클록(fh)의 제어 신호(fh1, fh2, fh3)는 예를 들어 상술된 리셋가능 카운터에 의해 제어 장치(10)에 형성되어 카운트를 저장한다. 카운트는 감소 인자 r에 의해 어드레스가능한 테이블에 저장될 수 있다. 수치 예는 일시적인 단계를 다시 나타내고, 따라서 출력 데이터 시퀀스(d2) 내의 불연속은 샘플링 속도의 변환에 달려있다. 제1 및 제2 필터용 카운터는 서로 적절한 지연으로 개시되는 것이 중요하다. 샘플 속도를 변경할 때 2개의 필터 출력은 각각 새로운 출력값(dn, dm)을 인가가능하게 하기위해 지연되어야 한다.

예를 들어, 3차 빗형 필터 즉, 각 필터 브랜치에 3개의 누산기와 3개의 미분 회로가 사용되고, 샘플 속도 감소 인자 r은 49개의 클록 주기와 50개의 클록 주기 사이에 존재하고, 제1 필터용 카운터는 제2 필터용 카운터 이후에 3개의 클록 주기를 개시해야만 한다. 다음으로, 새로운 필터 샘플 df′는 3×49+3 클록 주기, 즉 총 150 클록 주기 이후에 출력된 제1 필터에 인가가능하다. 제2 필터용 카운터는 3개의 클록 주기 이후에 개시되고, 새로운 필터 출력값 df″는 3×50개의 클록 주기 즉, 150개의 클록 주기 후에 나타난다. 이것은 그룹 지연차를 고려하지 않은 것이며, 따라서 지연 소자(도 4에 도시되지 않음, 도 2 참조)를 통해 제1 필터 브랜치에 일정한 보상을 달성할 수 있다. 그룹 지연차는 1.5 클록 주기이다.

그룹 지연은 필터의 서수와 각 윈도우 사이즈에 따르며, 전달 기능의 결과로서 발생된다. 이것은 샘플 속도(2, 3) 사이에서 스위칭되는 복잡한 전달 기능 H(z)을 이용하는 2차 빗형 필터에 대한 수로 표현될 것이다. 만일 새로운 출력값이 매 2개의 샘플 후에 안정된 시퀀스로 형성되면, 전달 함수는 다음과 같다.

H(z)=((1-z^-2)/(1-z^-1))²=1+2z^-1+z^-2(1)

트랙킹 데이터 윈도우(dw)는 데이터 시퀀스(d1)의 3개의 값을 포함하고, 스위치가능 필터 장치(1)는 제1 상태가 된다.

샘플 간격이 2에서 3 클록 주기로 스위칭되거나 3에서 2 클록 주기(T1)로 스위칭되는 경우에는, 회로가 다음과 같은 전달 함수를 실시한다.

H(z)=(1-z^-2)×(1-z^-3)/(1-z^-1)²=1+2z^-1+2z^-2+z^-3(2)

트랙킹 데이터 윈도우는 4개의 샘플을 포함한다. 전환의 마지막 상태에 따라 스위치가능 필터 장치(1)는 제1 또는 제2 상태가 되는 것처럼 생각되어진다.

모든 3개의 샘플 이후에 새로운 출력값이 안정된 시퀀스로 형성되는 경우에, 회로는 다음과 같은 전달 함수를 실시할 것이다.

H(z)=((1-z^-3)/(1-z^-1))²=1+2z^-1+3z^-2+2z^-3+z^-4(3)

트랙킹 데이터 윈도우는 5개의 샘플을 포함하고, 스위칭가능 필터 장치는 제2 상태가 된다.

일반적으로, 제1 및 제2 출력값의 시퀀스는 가능한한 변환하기 때문에 스위칭은 전달 함수 (1)과 (2) 사이에서만 발생되거나, 전달 함수 (2)와 (3) 사이에서만 발생될 것이다. 전달 함수 (1)과 (2)는 이전 상태가 동일한 경우에만 사용되어져야 한다. 방식 r=a+m/(n+m)에 따라 3개의 샘플 간격을 이용하는 9개의 제2 샘플을 위해 2개의 샘플 간격을 이용하는 하나의 제1 샘플만이 존재하기 때문에, r=2.9인 감소 인자에 대해, 즉 전달 함수 (2)와 특히 (3)이 적당하다. 더좋은 교번은 여기서 불가능하다. 이것은 샘플 속도비가 2개의 샘플 간격(a와 a+1) 즉, r=2.99의 샘플 속도 감소 인자에 관해 불공평하면 훨씬 더 많이 적용한다.

각 전달 함수 (1), (2) 및 (3)는 필터링된 데이터값(df)을 형성하기 위해 각 데이터 윈도우(dw)의 샘플은 상이한 무게가 되는 것을 나타낸다. 실시예를 통해 또한 이득은 제1 상태의 값(4)과, 전환 상태의 값(6) 및 제2 상태의 값(9)을 갖는 것이 명백해진다. 진폭 정규화 장치(4)와 감쇄 인자(k)에 의해 필터링된 데이터 값(df)에 대한 차이 이득은 보상될 수 있다.

2차 빗형 필터를 이용하는 실시예에 있어서, 완전하게 프로그램 제어하는 것이 또한 매우 용이하다. 각 샘플은 우선적으로 버퍼링되고, 다음으로 프로세서 내의 산술 장치에 의해 적절한 무게로 첨부된다. 누적기를 사용하는 시뮬레이션과, 데시메이션 스위치 및 미분 회로는 이러한 목적을 달성하는데 반드시 필요한 것은 아니다.

도 5는 r=2.4인 데이터 속도 감소 인자에 대한 도 1 또는 도 2의 회로 동작을 나타내는 타이밍도를 나타낸다. 입력 데이터 시퀀스(d1)의 샘플 순간을 5 내지 26의 숫자로 번호매겨진 것을 x 표시로 나타낸 도면이다. 이러한 데이터 시퀀스(d1)는 동일한 긴 시간 주기(I)로 분리되고, 즉 I1, I2, I3이며, 각각 제1 클록 신호(F1)에 의해 규정된 12개의 샘플 간격(T1)을 포함한다. 설명에 있어서, 제1 및 제2 시간 주기(I1, I3)는 미완성된 것을 나타내며, 제2 주기 I2는 샘플 9에서 샘플 21까지 완전한 것을 나타낸다. 소정의 샘플 속도 감소 인자 r=2.4에 대해, 각 시간 주기 I1, I2, I3는 12개의 클록 주기(T1)로 구성되고, 2개의 클록 주기(T1)를 이용하는 3개의 부주기로 분리되고 3개의 클록 주기(T1)를 이용하는 2개의 부주기로 분리되어야 한다. 각 시간 주기로 인해, 적어도 하나의 대응하는 트랙킹 데이터 윈도우 dw 또는 dw1, dw2가 존재하고, 이들의 제1 및 제2 윈도우 사이즈 dwf1과 dwf2는 각각 평균 b=2, c=3 샘플을 포함한다. 만일 2개의 독립적인 트랙킹 데이터 윈도우 dw1과 dw2가 병렬 필터 구조를 이용하는 경우일 때 이 두 윈도우가 현존하는 경우 윈도우 사이즈(dwf1)는 제1 데이터 윈도우(dw1)에 할당되고 윈도우 사이즈(dwf2)를 제2 데이터 윈도우(dw2)에 할당할 것이다. b개의 샘플을 갖는 윈도우 사이즈(dwf1)는 스위치가능 필터 장치(1)의 제1 상태에 대응하고, c개의 샘플을 갖는 윈도우 사이즈(dw2)는 제2 상태에 대응한다.

도 5의 타이밍도에 있어서, 비등거리 보조 클록(로)과 윈도우 사이즈(dwf1, dwf2)를 갖는 트랙킹 데이터 윈도우는 입력 데이터 시퀀스(d1)에 록(lock)되고, 따라서 제1 클록 신호(f1)에 록된다. 각 데이터 윈도우(dw 즉 dw1과 dw2)의 샘플 평균에 있어서, 필터링된 데이터값(df)이 형성되고, 이들이 제2 클록 신호(f2), 즉 출력 클록에 의해 검색될 때까지 일시적으로 버퍼(5)에 저장되고, 데이터 시퀀스(d2)의 n개의 제1 출력값(dn)이나 m개의 제2 출력값(dm)을 형성한다. 예를 들어, 시퀀스(d1)의 샘플(5, 6)은 데이터 시퀀스(d2)의 출력값(n3.1)을 형성한다. 구간 I1 내의 마지막 샘플(7, 8, 9)은 출력값 m2.1, 즉 구간 I1의 마지막값을 형성한다. 제2 구간 I2의 제1 출력값은 출력값 n1.2이 되고, 이 값은 데이터 시퀀스(d1)의 샘플 10과 11로부터 형성된다.

관련된 데이터 윈도우의 사이즈(dwf1, dwf2)에 의해 제1 출력값(dn:도 5에 도시된 것처럼 n...으로 표시됨)과 제2 출력값(dm) 사이의 데이터 신퀀스(d2:도 5에 도시된 것처럼 m...으로 표시됨)가 구별된다. n3.1 내지 m1.3인 데이터 시퀀스(d2)는 도 5에 도시된 것처럼 4 내지 12로 표시된다. 데이터 시퀀스(d2)는 출력 클록(f2)에 동기되기 때문에, 새로운 샘플(n3.1 내지 m1.3)은 서로 등거리로 연속되고, 데이터 속도는 주기 T2로 결정된다.

모든 12개의 샘플 구간 T1 후에, 제1 및 제2 클록 신호(f1, f2)는 동시에 획득된다. 하지만, 이것은 현실적으로 제1 및 제2 클록 신호(f1, f2) 사이의 위상차는 버퍼(5)에 의해 보충할 수 있기 때문에 필수적인 것은 아니다. 대용량 버퍼의 필터링 데이터값(df)의 전체 블록을 FIFO 메모리(선입선출)와 같이 일시적으로 저장하는 것도 가능하며, 따라서 상이한 주파수로 판독할 수 있다.

본 발명은 비정수 인자에 의해 데이터 속도를 저감시키는 간단한 회로를 제공함으로써, 데이터 속도를 유지하는 동안 데이터수를 저감시킴으로써 저감된 크기의 이미지를 텔레비젼이나 컴퓨터 스크린의 윈도우에 나타내는 것을 가능하게 한다.

Claims

데이터 시퀀스(d1)의 데이터 속도를 저감시키는 장치에 있어서,

제1 상태에서 a개의 샘플 구간 이후의 제1 출력값(dn)과 제2 상태에서 a+1개의 샘플 구간 이후의 제2 출력값(dm)을 전달하고, 필터링 데이터값(df; df′, df″)을 형성하는 적어도 하나의 트랙킹 데이터 윈도우(dw; dw1, dw2)를 갖는 스위치가능 필터 장치(1)를 포함하고,

오직 하나의 트랙킹 데이터 윈도우(dw)가 존재하는 경우 상기 데이터 윈도우(dw)는 상기 제1 출력값(dn)과 제2 출력값(dm)의 시퀀스에 따라 선택하는 적어도 2개의 상이한 윈도우 사이즈(dwf1, dwf2)로 할당되고,

하나 이상의 트랙킹 데이터 윈도우(dw1, dw2)가 존재하는 경우 상기 데이터 윈도우(dw1, dw2)는 상기 제1 출력값(dn)과 제2 출력값(dm)의 시퀀스에 따라 관련된 윈도우 사이즈를 갖는 상기 각 데이터 윈도우(dw1, dw2)를 선택하는 적어도 2개의 상이한 윈도우 사이즈(dwf1, dwf2)로 할당되며,

상기 윈도우 사이즈(dwf1, dwf2)중 하나(dwf1)는 b(b≥a)개의 샘플로 구성되고, 다른 하나(dwf2)는 c(c≥a+1)개의 샘플로 구성되고,

상기 스위치가능 필터 장치(1)에 접속되고, 상기 제1 상태와 제2 상태에 의해 상기 데이터 시퀀스(d1)의 동일하게 긴 시간 주기(I2) 내에서 n개의 제1 출력값(dn)과 m개의 제2 출력값(dm)을 형성할 뿐만아니라 상기 관련된 윈도우 사이즈(dwf1, dwf2) 또는 데이터 윈도우(dw1, dw2) 선택을 발생시키고, 상기 n개의 제1 출력값(dn)과 m개의 제2 출력값(dm)의 수는 r=a+m/(n+m)(r은 데이터 속도 감소 인자)에 의해 결정되는 제어 장치(10)를 포함하는 것을 특징으로 하는 데이터 시퀀스(d1)의 데이터 속도 저감 장치.
제1항에 있어서, 상기 스위칭가능 필터 장치(1)는 결합 장치(15)에 의해 데이터 시퀀스(d2)로 결합되는 n개의 제1 출력값(dn)과 m개의 제2 출력값(dm)을 각각 생성하는 제1 필터(7, 8, 9)와 제2 필터(7′, 8′, 9′)의 병렬 결합에 대응하는 것을 특징으로 하는 데이터 속도 저감 장치.
제2항에 있어서, 상기 제1 필터(7, 8, 9)와 제2 필터(7′, 8′, 9′)는 각각 임의 차수의 제1 빗형 필터와 제2 빗형 필터에 대응하는 것을 특징으로 하는 데이터 속도 저감 장치.
제3항에 있어서, 신호 흐름 방향 내의 상기 제1 및 제2 빗형 필터는 각각

p 누적기(71, 72, 73)와, 데시메이션 스위치(8, 8′) 및 p 미분 회로(91, 92, 93; 91′, 92′, 93′) 또는

상기 신호 흐름의 방향 내의 마지막 누적기(73.1; 73.2)가 상기 데시메이션 스위치(8, 8′)를 동시에 도통하는 리셋팅 장치(73.3)에 의해 리셋(p≥1)되는 p 누적기(71, 72, 73.1; 71, 72, 73.2)와, 데시메이션 스위치(8, 8′) 및 p-1 미분 회로(91, 92; 91′, 92′)에 할당되는 것을 특징으로 하는 데이터 속도 저감 장치.
제1항 내지 제4항중 어느 한 항에 있어서, 상기 스위치가능 필터 장치(1)의 상이한 게인은 적어도 부분적으로 진폭 정규화 장치에 의해 보상되는 것을 특징으로 하는 데이터 속도 저감 장치.
제1항 내지 제4항중 어느 한 항에 있어서, 균등 장치(16)에 의해 상기 스위치가능 필터 장치(1)의 상이한 그룹 지연은 서로 순응하는 것을 특징으로 하는 데이터 속도 저감 장치.
제6항에 있어서, 상기 균등 장치(16)는 지연 소자를 포함하는 것을 특징으로 하는 데이터 속도 저감 장치.
제7항에 있어서, 상기 제어 장치(10) 내의 계산 장치에 의해 상기 데시메이션 스위치(8; 8, 8′)의 동작 시간 및/또는 리셋팅 장치(73.3)를 결정하는 것을 특징으로 하는 데이터 속도 저감 장치.