KR100210730B1 - 디지탈 보간 회로 - Google Patents

Abstract

샘플된 데이타 보간기(interpolator)는 비선형 보상 신호 경로(22,34)와 병렬로 결합된 선형 보간기(20, 24)를 포함한다. 비선형으로 처리된 신호와 선형으로 보간 처리된 신호는 합계되어 보간된 샘플을 발생한다. 비선형 보상 신호 경로는 싸인 함수와 일치하는 탭 가중치를 갖는 유한 임펄스 응답 필터(22)와, 정규화된 싸인 함수에 의해 필터된 샘플을 스케일링하기 위한 가중 회로를 포함한다.

Description

디지탈 보간 회로

제1도는 싸인 샘플링 함수를 설명하는 파형 다이어그램.

제2도는 본 발명의 한 실시예에 이용될 수 있는 정규화된 싸인 함수의 그래프 표현도.

제3도는 본 발명을 실시하는 보간 시스템(interpolator system)의 블럭 다이어그램.

제4도는 제3도의 필터(22)로 실행될 수 있는 보상 필터의 블럭 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

10 : 데이타 버퍼 12 : 디멀티 플렉싱 스위치

14 : 버퍼 메모리 16 : 버퍼 메모리

18 : 멀티 플렉싱 스위치 20 : 보상 지연 소자

22 : 보상 필터 24 : 선형 보간기

26 : 샘플 지연 소자 34 : 승산기

36 : 합계 회로 38 : 신호 발생기

본 발명은, 예를 들어, 비디오 영상을 신장 및 압축할 때 공지된 값 사이의 신호 값을 발생시키기 위한 회로에 관한 것이다.

비디오 신호 신장 및 압축 시스템에 있어서, 불연속-시간 신호의 시간 스케일링을 실행하는 것이 바람직하다.

그러나, 변환 y(m) = x(

,m)용 불연속-시간축의 일반적인 실현을 위해서는, 입력 신호 x(

,m)가 그 입력 신호의 인텍스 x(

,m)의 비정수 값에 대해 정의되지 못하는 주요한 문제를 일으킨다. 이러한 문제의 해결점은 보간법(interpolation)이다. 출력에서 정의되지 않는 입력값을 갖는 시간 인덱스에서 입력의 한 샘플이 필요할 때, 보간된 값이 인가되어야 한다.

여러 기술 문헌에는 보간법을 우선으로 다루지만, 다음과 같은 점을 주목할 가치가 있는데, a) sin(x)/x 함수와 가중된 입력 샘플의 큰 수를 이용하는 보간은 정밀한 결과치를 제공하지만 소비 장치용으로 구현하는데 비용이 많이 들고 b) 샘플-홀드 보간은 보다 쉽게 구현되지만 일반적으로 저성능을 나타내며, c) 선형 보간은 비교적 쉽게 구현되고 샘플-홀드 기법에 양호한 성능을 제공하지만, 신호 주파수 증가와 함께 감쇠 증가를 나타내고, d) 고차 보간은 선형 보간보다 양호한 성능을 제공하지만, 비선형으로 나타난다는 점이다.

티.제이. 크리스토퍼에 의한 미합중국 특허 제4,694,414호에는 위상 보상 필터와 두-지점 선형 보간의 병렬 조합이 실현되고, 비교적 정밀한 성능을 나타내는 비교적 복잡하지 않는 보간기에 대해 기술되어 있다. 그 보상 필터는 전달 함수 H(z)을 갖는데, 그 전달 함수는,

로 주어지는데, 여기서 z는 종래의 z 변환이고, 그 성분은 샘플 간격의 수와 상응한다. 이것은 가중 계수가 플러스 혹은 마이너스 중 하나인 것을 주지한다. 필터의 진폭 특성 A(

)은,

로 주어지는데, 여기서

는 초당 래디안의 주파수를 나타낸다.

보상 필터는 시스템이 보간된 값을 발생할 수 있도록 설계된 가능 위치에 상응하는 추정된 이득 값으로 프로그램된 이득 소자와 직렬로 된다. 그들 이득 값은 특정 신호 주파수에서 응답 에러를 계산하여 유도된다. 그들 이득 값이 주파수 함수가 아니기 때문에, 크리스토퍼 시스템의 응답은 잔류하는 에러를 포함한다.

본 발명은 시스템에 제한된 니퀴스트 샘플링 이상의 모든 신호 주파수에 대한 실제 정밀한 응답 특성을 갖는 비교적 단순한 보간 회로를 제공하는 것에 관계된다.

본 발명은 보상 필터와 선형 보간기의 병렬 조합을 포함하는 신호 보간기(interpolator)이다. 이 보상 필터는 탭가중치, 변경된 sin(x)/x 함수에 따른 연속 가중치를 포함하는 유한 임펄스 응답 필터이다.

이상 보간(ideal interpolation)이 이상 저역 통과 필터의 임펄스 응답을 표현하는 함수(S)에 입력 신호를 대입하여 얻어질 수 있는 점은 이미 공지되어 있다.

연속 신호에 대한 함수(S)는 다음과 같이 정의된다.

여기서,

는 니퀴스트(Nyquist) 주파수와 동일하고, 식(3)의 함수는 싸인 함수로서 정의된다. 그 함수 S(t)는 제1도에 도시되어 있다. 특정 시간에 상응하는 불연속 시간 보간된 값은 샘플된 신호 g(Tn)와 S(t)의 회선(convolutioon)을 이용하여 샘플된 값 또는 불연속 시간으로부터 계산될 수 있다. 즉, 샘플 시간(to)에 대해 보간된 샘플값 g(to)은 Sn(to)가 함수(S)의 불연속 시간 버젼(version)에 상응하는 적 g(Tn) ×Sn(to)의 합으로부터 계산될 수 있으며, 다음과 같이 주어진다.

특히, 보간된 값 g(to)은 다음처럼 주어진다.

그러나, 실제에 있어서 모든 할당된 값에 대해 계산을 실행하는 것이 아니라는 점을 주지한다.

실현 가능한 하드웨어에 있어서 함수를 구현하기 위해, 다음과 같은 제한 조건이 이용된다. 1) 두 샘플 지점 사이의 보간된 값의 수는 N(예를 들어, N=64)으로 제한된다.

2) 한 보간된 값이 계산되는 M 샘플 이전과 M 샘플 다음의 지점에서만이 계산에 이용된다. 본 실시예에 있어서, 도시된 M 은 4와 같기 때문에, 전체 8샘플이 각각의 계산에 이용된다.

샘플링 함수 Sn(t)는 선형부와 비선형부로 분할된다.

특히,

이 되고, 제로(0)와 1를 제외한 n의 값에 대해서는 Sn(t)=Fn(t) 가 된다.

함수 Fn(A)는 다음과 같이 정의된다.

이 되며, 나머지 Kn은 다음과 같다.

함수 F(t)는 다음과 같이,

정의되는데, 식 (15)의 독립 변수 (t)는 보간된 값이 계산되는 입력 샘플 지점 사이의 시간 내의 위치에 상응하고, 식(15)의 항(S_-1및 S₂)은 식 (4)에서 정의된 것처럼 싸인 함수와 일치한다. 예를 들어, 보간된 값이 계산되는 지점이 연속 샘플 (Sa 및 Sb) 사이의 지점이고, 제1 발생한 샘플(Sa)로부터의 거리 (R/N)T 가 된다고 가정한다. 그 값(1-R/N)T 은 (R/N)T 가 샘플 주기(T)의 분수 부분을 정의하는 식(15)내의 독립 변수(t)로 치환된다. 64와 동일한 N에 대해 F(t)의 값은 제2도에 그래프로 도시되어 있다.

식 (6-14)을 식(5)로 치환하면,

을 얻는다.

제1두항은 선형 보간에 상응한다. 이후의 항들은 가변 이득 함수 F(t)에 의해 승산된 유한 임펄스 응답 필터 함수에 상응한다. 그 값(Kn)은 각각의 샘플 g(nT)에 인가된 가중 계수를 나타낸다. 표 1은 8탭 필터에 대한 Kn의 각각의 값을 나타낸다.

제3도에는 보간 시스템이 도시되어 있다. 본 실시예에 있어서는, 예를 들어, 압축된 광스크린 영상 정보가 광 스크린 영상 재현을 위해 재구성된 비디오 신호 라스터 맵퍼(mapper)의 환경에 있다. 이것은 비디오 정보의 각각의 수평 라인이 압축된 왼쪽 패널 정보, 약간 확장된 중앙 패널 정보 및 압축된 오른쪽 패널 정보의 순서로 구성한다고 가정했다. 본 예에 있어서 보간기는 왼쪽 및 오른쪽 패널 정보를 확장하고, 중앙 패널 정보를 압축하여 광 스크린 디스플레이 장치에 의해 이용을 위한 수평 정보의 비-압축/확장된 라인을 제공한다.

제3도에 있어서, 압축-확장된 비디오 정보는 데이타 버퍼(10)에 결합된 데이타 입력 단자에 인가된다. 데이타 버퍼(10)는 디멀티 플렉싱 스위치(12), 두개의 1 수평 라인 버퍼 메모리(14 ac 16)와, 멀티 플렉싱 스위치(18)를 포함한다.

데이타 버퍼는 데이타(정보의 이전 기억된 라인을 나타냄)를 제2버퍼 메모리로부터 보간 회로에 제공함과 동시에 한 버퍼 메모리에 인입 데이타를 로드하도록 제어 신호 발생기(38)에 의해 제어된다. 두 버퍼 메모리는 수신과 출력 데이타 사이를 교류한다. 수신 메모리는 출력 메모리가 보간 함수에 의해 결정된 비율(rate)로 클럭되는 동안 인입 샘플의 발생 비율로 클럭된다. 출력 클럭 비율은 사실상 입력 비율과 동일하게 될 수 있지만 스타트/스톱 형태로 동작된다.

한 유사한 데이타 버퍼(44)는 보간기의 출력에 결합되어, 그 비율로 보간된 샘플을 수신하고, 일정한 비율로 출력 단자(OUT)에 보간된 샘플을 제공한다.

전체 시스템의 제어는 제어 신호를 클럭 제어 발생기(38)에, 값 F(t)을 보간기의 비선형 부분에, 값(R/N)을 보간기의 선형 부분에 제공하는 판독 전용 메모리(42) 및 카운터에 의해 제공된다. 각각의 수평 라인 간격의 시작에서, 카운터(40)는 수평 등기화 신호(HORIZ)에 의해 소정의 값[예를 들어, 제로(0)]으로 리세트 된다. 그 후, 카운터(40)는 인입 데이타 신호와 동기적인 클럭 신호(4fsc)의 카운팅 사이클을 시작하고, 최소한 인입 데이타 비율만큼 높은 주파수를 갖는다.

카운터에 의해 각각 제공된 카운트 값은 비디오 정보수 수평 라인상의 공지된 위치에 상응한다. 카운터(40)에 의해 제공된 카운트 값은 어드레스 값으로 ROM(42)에 인가된다. 그 ROM은 각각의 어드레스 위치에 이미 프로그램 되어, 적당한 제어 신호를 발생기(38)에 제공하여 F(t) 및 R/N 에 상응하는 적당한 값을 제공한다.

실제의 보간기는 보상 필터(22)와 승산기(34)로 형성된 비-선형 신호 경로, 보상 지연 소자(20)와 선형 보간기(24)에 포함된 선형 신호 경로와, 두 신호 경로에서 처리된 신호를 부가하는 합계 회로(36)를 포함한다. 데이타 버퍼(10)로부터의 신호는 선형 및 비-선형 신호 경로에 모두 인가된다. 비선형 신호 경로에 있어서, 그 신호는 값(Kn)에 상응하는 대칭 탭 계수를 갖는 유한 임펄스 응답 필터인 보상 필터(22)에서 필터 된다. 필터(22)로부터의 출력 신호는 값 F(t)에 의해 승산되는 승산기(34)에 인가된다. 식(16)의 비선형부와 일치하고, 승산기(34)로부터의 스케일화 된 값은 출력이 데이타 버퍼(44)에 결합된 합계 회로(36)의 한 입력 단자에 인가된다.

선형 신호 경로에 있어서, 그 입력 신호는 선형과 비선형 신호 경로 사이 지연 처리로 그 차이를 보상하는 지연 소자(20)에 인가된다. 그 지연 소자(20)의 출력 단자는 한 샘플 지연 소자(26)와 검산기(28)의 마이너스 된 입력 단자에 결합된다. 지연 소자(26)으로부터 지연된 샘플은 감산기(28)의 마이너스 입력 단자에 인가된다.

감산기로부터의 출력 차이는 값(R/N)에 의해 승산되는 승산기(30)에 인가된다. 승산기(30) 및 지연 소자(26)으로부터의 각각의 출력 샘플은 가산기(32)의 제1 및 제2 입력 단자에 인가된다. 지연 소자(20)에 의해 제공된 전류 샘플이 g(1)일 때, 지연 소자(26)에 의해 제공된 전류 샘플은 g(0)가 된다. 감산기(28), 승산기(30) 및 가산기(32)에 의해 제공된 출력 신호는 각각 (g(1)-g(0)), R/N(g(1)-g(0)) 및 R/N(g(1)-g(0))가 된다. 가산기(32)로부터의 출력 신호 항들은 식(16)의 선형 임펄스 부분과 일치하는 R/N(g(1)+g(0)(1-R/N)으로 재배열될 수 있다. 그들 합계는 합계 회로(36)의 제2 입력 단자에 인가된다.

제4도는 보상 회로(22)를 실현하는 전형적인 회로를 설명한다. 샘플의 쌍들은 계수로 가중되기 때문에, 그들 쌍은 처음으로 조합된 후, 하드웨어를 감소시키기 위해 가중된다.

도시된 특정 필터는 하나의 8탭 필터지만, 보다 많은 혹은 보다 적은 탭의 필터가 이용될 수 있다.

제4도에 있어서, 7개의 1-샘플 지연 소자(52-64)의 직렬 접속에 입력 신호가 인가된다. 지연 소자(64)로부터 지연된 신호와 입력 신호는 가산기(76)의 각각의 입력 단자에 결합된다. 가산기(76)로부터의 출력 합계는 K.g(4T)+K.g(-3T)와 동일한 적의 합계 K.g(4T) + K.g(-3T)를 발생시키기 위해 계수 (K)에 의해 승산되는 승산기(86)에 인가된다. 승산기(86)에 의해 제공된 적의 합계는 식(16)의 괄호내의 항에 상응하는 필터 출력 신호를 제공하는 가산기(90)에 인가된다.

지연 소자(52 및 62)로부터 지연된 신호는 출력이 승산기(84)에 인가되는 가산기(74)의 각각의 입력 단자에 인가된다. 가산기(74)에 의해 제공된 신호의 합계는 승산기(84)의 계수(K)에 의해 승산되어, K.g(3T) + K-g(-2T)와 동일한 적의 합계 K.g(3T) + K.g(-2T)를 발생시킨다. 승산기(84)로부터의 출력 신호는 가산기(90)에 인가된다.

지연 소자(54 및 60)로부터 지연된 신호는 가산기(72)에 인가되고, 승산기(82)는 적의 합계 K.g(2T) + K.g(T)를 가산기(90)에 제공한다. 유사하게, 지연 소자(56 및 58)로부터 지연된 신호는 가산기(70)에 인가되고, 승산기(80)는 적의 합계 K.g(T) + K.g(0)를 가산기(90)에 제공한다. 가산기(90)는 승산기(80-86)에 의해 제공된 출력 신호를 합하여, 필터 출력 신호를 발생시킨다.

제3도의 보상 지연 소자(20)가 제4도에 설명된 필터의 적당한 지연 소자로부터 선형 보간기에 인가된 신호(예를 들어, 지연 소자(56)로부터 얻은 신호)를 얻음으로서 삭제될 수 있음을 쉽게 알 수 있다.

부가로, 표 1에 작성된 계수(Kn)는 계수에 대한 2진 비율은 사용하여 승산기의 하드웨어 실현을 용이하게 하기 위해 약간의 변동도 있을 수 있다. 예를 들어, K, K, K및 K는 각각 64분의 9, 14, 8, 6 이거나, 각각 28분의 17, 27, 17 및 12가 될 수 있다. 유사하게 F(t)의 값은 어떤 비율과 같도록 조정될 수 있다. 상기와 같은 승산기는 시프트-및-부가회로로서 실현될 수도 있다.

본 발명은 비디오 처리의 환경 내에서 설명되었지만, 어떤 샘플된 데이타 신호를 처리하는데 응용될 수도 있음을 알 수 있다.

Claims (3)

1. 샘플 데이타 보간 회로에 있어서, 샘플 데이타 입력 신호를 수신하기 위한 입력 단자; 상기 입력 단자에 결합되어 한 출력 단자에 선형 보간된 샘플을 제공하기 위한 선형 보간기(24), 상기 입력 단자에 결합되고, 한 보상 신호에 상응하는 필터된 샘플을 제공하기 위한 유한 임펄스 응답 필터(22); 상기 필터에 결합되고, 정규화된 싸인 함수로 상기 보상 신호를 스케일링하여, 한 출력 단자에 스케일된 샘플을 제공하는 가중 수단(80-86)과; 상기 가중 수단 및 상기 선형 보간기의 출력 단자에 결합되어 상기 선형으로 보간된 샘플 및 상기 스케일된 샘플을 조합하기 위한 수단(36)을 포함하는 것을 특징으로 하는 샘플 데이타 보간 회로.
2. 제1항에 있어서, 상기 정규화된 싸인 함수는, d는 한 샘플 주기(T)의 분항의 두 입력 샘플 사이의 보간된 샘플의 위치이고, d_n은 전형적으로 T/3 정규화 위치인,

   

   에 상응하는 것을 특징으로 하는 샘플 데이타 보간 회로.
3. 제1항에 있어서, 상기 유한 임펄스 응답 필터, n은 인덱스이고; T는 샘플 주기를 나타내며, g(nT)는 입력 샘플값에 상응하고, M은 필터된 샘플을 형성하기 위한 필터에 의해 이용된 입력 샘플 수의 절반과 동일한 수이고, R_n은, 제로(0)와 1을 제외한 모든 n에 대해,

   

   이 되고, 제로(0)와 1에 대해,

   

   인

   

   의 전달 함수(H)를 갖는 것을 특징으로 하는 샘플 데이타 보간 회로.