JP3123466B2 - ディジタル制御回路 - Google Patents
ディジタル制御回路Info
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Description
【０００１】
【発明の技術分野】本発明は、ディジタル制御回路に関
し、特に位相同期ループのディジタル制御に関する。
し、特に位相同期ループのディジタル制御に関する。
【０００２】
【従来の技術】ディジタル制御は、高安定化、高信頼化
や小型化のためにアナログ制御回路に代わって用いられ
る。位相同期ループでも、デジタル制御を用いたものが
開発されている。このような位相同期ループの例とし
て、Jim Dunning 他、An All-Digital Phase-Locked Lo
op with 50-Cycle LockTime Suitable for High-perfor
mance Microprocessors、IEICE Transactionon Electro
nics E78-C,6,p660-670,June,1995がある。
や小型化のためにアナログ制御回路に代わって用いられ
る。位相同期ループでも、デジタル制御を用いたものが
開発されている。このような位相同期ループの例とし
て、Jim Dunning 他、An All-Digital Phase-Locked Lo
op with 50-Cycle LockTime Suitable for High-perfor
mance Microprocessors、IEICE Transactionon Electro
nics E78-C,6,p660-670,June,1995がある。
【０００３】ディジタル制御を用いた位相同期ループの
ブロック図を図８に示す。位相同期ループの動作は、図
８に示すように、量子化比較器８０１が位相周波数比較
結果をディジタル制御回路８０２に出力し、ディジタル
制御回路８０２が加算器８０３を用いて制御のためのデ
ィジタル値をＤ／Ａ変換器８０４に出力し、Ｄ／Ａ変換
器８０４がそのディジタル値をアナログ信号に変換し、
アナログ信号が電圧制御発振器等のアナログの制御対象
８０５を制御する。図９にＤ／Ａ変換器の例を、図１０
にＤ／Ａ変換器の出力例を示す。ＮビットのＤ／Ａ変換
器は、２のＮ乗個の電流源を必要とし、集積回路の面積
や消費電力を増大させる。図１１は別のＤ／Ａ変換器の
例であり、遅延素子ごとにＤ／Ａ変換器がついておりさ
らに集積回路の面積等が増大する。
ブロック図を図８に示す。位相同期ループの動作は、図
８に示すように、量子化比較器８０１が位相周波数比較
結果をディジタル制御回路８０２に出力し、ディジタル
制御回路８０２が加算器８０３を用いて制御のためのデ
ィジタル値をＤ／Ａ変換器８０４に出力し、Ｄ／Ａ変換
器８０４がそのディジタル値をアナログ信号に変換し、
アナログ信号が電圧制御発振器等のアナログの制御対象
８０５を制御する。図９にＤ／Ａ変換器の例を、図１０
にＤ／Ａ変換器の出力例を示す。ＮビットのＤ／Ａ変換
器は、２のＮ乗個の電流源を必要とし、集積回路の面積
や消費電力を増大させる。図１１は別のＤ／Ａ変換器の
例であり、遅延素子ごとにＤ／Ａ変換器がついておりさ
らに集積回路の面積等が増大する。
【０００４】
【発明が解決しようとする課題】従来のディジタル制御
回路の問題点は、制御のためのディジタル値の計算のた
めの集積回路の面積、消費電力、および遅延時間が大き
いことである。その理由は、ディジタル値の計算を加算
器とレジスタを用いて行うためである。
回路の問題点は、制御のためのディジタル値の計算のた
めの集積回路の面積、消費電力、および遅延時間が大き
いことである。その理由は、ディジタル値の計算を加算
器とレジスタを用いて行うためである。
【０００５】従来のディジタル制御回路の第２の問題点
は、デイジタル値をアナログ値に変換するためのＤ／Ａ
変換器による集積回路の面積、消費電力の増大である。
その理由は、ＮビットのＤ／Ａ変換には２のＮ乗個の電
流源を必要とするためである。
は、デイジタル値をアナログ値に変換するためのＤ／Ａ
変換器による集積回路の面積、消費電力の増大である。
その理由は、ＮビットのＤ／Ａ変換には２のＮ乗個の電
流源を必要とするためである。
【０００６】本発明の目的は、加算器やＤ／Ａ変換器を
用いずに、小面積で低消費電力のディジタル制御回路を
実現することである。
用いずに、小面積で低消費電力のディジタル制御回路を
実現することである。
【０００７】
【課題を解決するための手段】本発明のディジタル制御
回路は、所定のサイクルで供給されるディジタル制御値
をアナログ制御値に変換し、そのアナログ制御値によっ
てアナログ回路を制御し、供給サイクルの１サイクル中
に、該ディジタル制御値の大きさに応じた回数だけ、１
ビットに対応する電圧値の加減算を行うことによって、
アナログ制御量を発生させるディジタル制御回路におい
て、出力端子と接地に接続した容量素子と、出力端子を
入力とするサンプルホールド回路と、サンプルホールド
回路の出力を入力とした正のオフセット電圧付きのオペ
アンプと、サンプルホールド回路の出力を入力とした負
のオフセット電圧付きのオペアンプと、出力端子と正の
オフセット電圧付きオペアンプの出力を接続したの第１
のスイッチと、出力端子と負のオフセット電圧付きオペ
アンプの出力を接続した第２のスイッチから構成され、
サンプルホールド回路により出力端子の電圧を保持して
おき、１ビットに対応する電圧値を加算するときは第１
のスイッチをオンとし正のオフセット付きオペアンプが
正のオフセット電圧を出力端子に出力し、１ビットに対
応する電圧値を減算するときは第２のスイッチをオンと
し負のオフセット付きオペアンプが負のオフセット電圧
を出力端子に出力することにより１ビットに対応する電
圧値の加減算を行うことを特徴とする（図５）。
回路は、所定のサイクルで供給されるディジタル制御値
をアナログ制御値に変換し、そのアナログ制御値によっ
てアナログ回路を制御し、供給サイクルの１サイクル中
に、該ディジタル制御値の大きさに応じた回数だけ、１
ビットに対応する電圧値の加減算を行うことによって、
アナログ制御量を発生させるディジタル制御回路におい
て、出力端子と接地に接続した容量素子と、出力端子を
入力とするサンプルホールド回路と、サンプルホールド
回路の出力を入力とした正のオフセット電圧付きのオペ
アンプと、サンプルホールド回路の出力を入力とした負
のオフセット電圧付きのオペアンプと、出力端子と正の
オフセット電圧付きオペアンプの出力を接続したの第１
のスイッチと、出力端子と負のオフセット電圧付きオペ
アンプの出力を接続した第２のスイッチから構成され、
サンプルホールド回路により出力端子の電圧を保持して
おき、１ビットに対応する電圧値を加算するときは第１
のスイッチをオンとし正のオフセット付きオペアンプが
正のオフセット電圧を出力端子に出力し、１ビットに対
応する電圧値を減算するときは第２のスイッチをオンと
し負のオフセット付きオペアンプが負のオフセット電圧
を出力端子に出力することにより１ビットに対応する電
圧値の加減算を行うことを特徴とする（図５）。
【０００８】また、本発明のディジタル制御回路は、所
定のサイクルで供給されるディジタル制御値をアナログ
制御値に変換し、そのアナログ制御値によってアナログ
回路を制御し、供給サイクルの１サイクル中に、該ディ
ジタル制御値の大きさに応じた回数だけ、１ビットに対
応する電流値の加減算を行うことによって、アナログ制
御量を発生させるするディジタル制御回路において、ゲ
ートに第１の容量素子を接続した第１のｎＭＯＳＦＥＴ
と、ゲートに加算制御信号をドレインに第１のｎＭＯＳ
ＦＥＴのドレインを接続した第２のｎＭＯＳＦＥＴと、
ゲートとドレインに第１のｎＭＯＳＦＥＴのドレインを
接続した第１のｐＭＯＳＦＥＴと、ゲートに第２の容量
素子を接続した第３のｎＭＯＳＦＥＴと、ゲートに減算
の制御信号をドレインに第２のｎＭＯＳＦＥＴを接続し
た第４のｎＭＯＳＦＥＴと、ゲートに第１ｐＭＯＳＦＥ
Ｔのゲートをドレインに第３のｎＭＯＳＦＥＴのドレイ
ンを接続した第２のｐＭＯＳＦＥＴと、第３のｎＭＯＳ
ＦＥＴのゲートとドレインを接続した第１のスイッチ
と、第３のｎＭＯＳＦＥＴのゲート電圧を入力するオペ
アンプと、オペアンプの出力と第１のｎＭＯＳＦＥＴの
ゲートを接続する第２のスイッチから構成される回路に
より１ビットに対応する電流値の加減算を行うことを特
徴とする（図７）。
定のサイクルで供給されるディジタル制御値をアナログ
制御値に変換し、そのアナログ制御値によってアナログ
回路を制御し、供給サイクルの１サイクル中に、該ディ
ジタル制御値の大きさに応じた回数だけ、１ビットに対
応する電流値の加減算を行うことによって、アナログ制
御量を発生させるするディジタル制御回路において、ゲ
ートに第１の容量素子を接続した第１のｎＭＯＳＦＥＴ
と、ゲートに加算制御信号をドレインに第１のｎＭＯＳ
ＦＥＴのドレインを接続した第２のｎＭＯＳＦＥＴと、
ゲートとドレインに第１のｎＭＯＳＦＥＴのドレインを
接続した第１のｐＭＯＳＦＥＴと、ゲートに第２の容量
素子を接続した第３のｎＭＯＳＦＥＴと、ゲートに減算
の制御信号をドレインに第２のｎＭＯＳＦＥＴを接続し
た第４のｎＭＯＳＦＥＴと、ゲートに第１ｐＭＯＳＦＥ
Ｔのゲートをドレインに第３のｎＭＯＳＦＥＴのドレイ
ンを接続した第２のｐＭＯＳＦＥＴと、第３のｎＭＯＳ
ＦＥＴのゲートとドレインを接続した第１のスイッチ
と、第３のｎＭＯＳＦＥＴのゲート電圧を入力するオペ
アンプと、オペアンプの出力と第１のｎＭＯＳＦＥＴの
ゲートを接続する第２のスイッチから構成される回路に
より１ビットに対応する電流値の加減算を行うことを特
徴とする（図７）。
【０００９】また、１ビットに対応する電圧値の加減算
を行うことが、スイッチドキャパシタ積分器を用いて行
うことを含む。
を行うことが、スイッチドキャパシタ積分器を用いて行
うことを含む。
【００１０】さらに、１ビットに対応する電流値の加減
算を行うことが、スイッチドカレント積分器を用いて行
うことを含む。
算を行うことが、スイッチドカレント積分器を用いて行
うことを含む。
【００１１】
【００１２】本発明のディジタル制御回路は、加算を１
ビットに対応する電圧値または電流値を複数回行うこと
により実現し、また、１ビットに対応する電圧値または
電流値をディジタル回路を用いずに、アナログ回路を用
いて行う。このため、ディジタルの加算器やレジスタは
必要なく、また、２のＮ乗個の電流源を必要とするＤ／
Ａ変換器も必要がない。
ビットに対応する電圧値または電流値を複数回行うこと
により実現し、また、１ビットに対応する電圧値または
電流値をディジタル回路を用いずに、アナログ回路を用
いて行う。このため、ディジタルの加算器やレジスタは
必要なく、また、２のＮ乗個の電流源を必要とするＤ／
Ａ変換器も必要がない。
【００１３】
［構成の説明］次に、本発明の実施の形態について図面
を参照して詳細に説明する。図１は本発明の実施の形態
の構成を示すブロック図、図２は実施の形態の動作を示
す波形図である。図１を参照すると、量子化比較１０１
により出力された位相周波数比較結果はディジタル制御
回路１０２に入力され、ディジタル制御回路１０２によ
りアップ信号１０５またはダウン信号１０６が出力され
る。スイッチ型積分器１０３は１ビットに対応する電圧
のアナログ値の加減算を行うことができ、アップ信号１
０５がアクティブのとき１ビットに対応する電圧値の加
算を行い、ダウン信号１０６がアクティブのとき１ビッ
トに対応する電圧値の減算を行い、電圧制御発振器等の
アナログ制御対象１０４を制御する。
を参照して詳細に説明する。図１は本発明の実施の形態
の構成を示すブロック図、図２は実施の形態の動作を示
す波形図である。図１を参照すると、量子化比較１０１
により出力された位相周波数比較結果はディジタル制御
回路１０２に入力され、ディジタル制御回路１０２によ
りアップ信号１０５またはダウン信号１０６が出力され
る。スイッチ型積分器１０３は１ビットに対応する電圧
のアナログ値の加減算を行うことができ、アップ信号１
０５がアクティブのとき１ビットに対応する電圧値の加
算を行い、ダウン信号１０６がアクティブのとき１ビッ
トに対応する電圧値の減算を行い、電圧制御発振器等の
アナログ制御対象１０４を制御する。
【００１４】［動作の説明］次に本発明の実施の形態の
動作について、図２を参照して詳細に説明する。ループ
の１サイクル２０１は、複数の加減算の１サイクル２０
２により分割される。例えば１の加算を行うとき、ディ
ジタル制御回路１０２はアップ信号１０５を加減算の１
サイクル２０２の期間だけカウンタまたはシフトレジス
タを用いてアクティブにし、２０３に示すようにループ
の１サイクル２０１に１回加算を行う。例えば３の減算
を行うときは、ディジタル制御回路１０２はダウン信号
１０６を加減算のサイクル２０２の３サイクル期間アク
ティブにし、２０４に示すように加減算のサイクル２０
２ごとに、３回減算を行うことにより実現する。
動作について、図２を参照して詳細に説明する。ループ
の１サイクル２０１は、複数の加減算の１サイクル２０
２により分割される。例えば１の加算を行うとき、ディ
ジタル制御回路１０２はアップ信号１０５を加減算の１
サイクル２０２の期間だけカウンタまたはシフトレジス
タを用いてアクティブにし、２０３に示すようにループ
の１サイクル２０１に１回加算を行う。例えば３の減算
を行うときは、ディジタル制御回路１０２はダウン信号
１０６を加減算のサイクル２０２の３サイクル期間アク
ティブにし、２０４に示すように加減算のサイクル２０
２ごとに、３回減算を行うことにより実現する。
【００１５】次に本発明の第１の実施の形態の効果につ
いて説明する。本発明の第１の実施の形態では、制御ル
ープの１サイクルを複数のサイクルに分割し、ディジタ
ル値に対応する電圧値の加減算を、１ビットに対応する
電圧値の加減算を複数回行うことにより実現することに
より、加算器およびＤ／Ａ変換器は不要になり、集積回
路の面積や電力が削減される。また、加算器の遅延時間
が削除され、動作速度が改善される。
いて説明する。本発明の第１の実施の形態では、制御ル
ープの１サイクルを複数のサイクルに分割し、ディジタ
ル値に対応する電圧値の加減算を、１ビットに対応する
電圧値の加減算を複数回行うことにより実現することに
より、加算器およびＤ／Ａ変換器は不要になり、集積回
路の面積や電力が削減される。また、加算器の遅延時間
が削除され、動作速度が改善される。
【００１６】
【実施例】次に、本発明の第１の実施の形態の具体的な
一実施例を詳細に説明する。図３は、図１のスイッチ型
積分器１０３としてスイッチドキャパシタ積分器が用い
られた例を示した図である。先ず、スイッチドキャパシ
タ積分器はスイッチ３０３と３０６がオン、他のスイッ
チがオフになると、容量素子３０８に基準電圧３０１を
充電する。図１のディジタル制御回路１０２がアップ信
号１０５をアクティブにすると、スイッチドキャパシタ
積分器はスイッチ３０３をオフにスイッチ３０４をオン
にして、容量素子３０８の電荷を容量素子３０９に転送
し、１ビットに対応する電圧の加算を行う。図１のディ
ジタル制御回路１０２がダウン信号１０６をアクティブ
にすると、スイッチドキャパシタ積分器はスイッチ３０
３と３０６をオフにスイッチ３０５と３０７をオンにし
て、容量素子３０８の電荷を容量素子３０９に転送し、
１ビットに対応する電圧の減算を行う。
一実施例を詳細に説明する。図３は、図１のスイッチ型
積分器１０３としてスイッチドキャパシタ積分器が用い
られた例を示した図である。先ず、スイッチドキャパシ
タ積分器はスイッチ３０３と３０６がオン、他のスイッ
チがオフになると、容量素子３０８に基準電圧３０１を
充電する。図１のディジタル制御回路１０２がアップ信
号１０５をアクティブにすると、スイッチドキャパシタ
積分器はスイッチ３０３をオフにスイッチ３０４をオン
にして、容量素子３０８の電荷を容量素子３０９に転送
し、１ビットに対応する電圧の加算を行う。図１のディ
ジタル制御回路１０２がダウン信号１０６をアクティブ
にすると、スイッチドキャパシタ積分器はスイッチ３０
３と３０６をオフにスイッチ３０５と３０７をオンにし
て、容量素子３０８の電荷を容量素子３０９に転送し、
１ビットに対応する電圧の減算を行う。
【００１７】図４は、図１のスイッチ型積分器１０３と
してオフセット付きのオペアンプ４０３が用いられた例
を示す図である。先ず、オペアンプ４０３はサンプルア
ンドホールド回路４０２を用いて出力端子４０１の電圧
をサンプルしホールドする。図１のディジタル制御回路
１０２がアップ信号１０５をアクティブにすると、オフ
セット付きオペアンプ４０３は、４０２によりホールド
された電圧に対して、１ビットに対応する正のオフセッ
ト付けた電圧を出力し、スイッチ４０４をオンにして容
量素子４０５を充電し、１ビットに対応する電圧の加算
を行う。図１のディジタル制御回路１０２がダウン信号
１０６をアクティブにすると、オフセット付きオペアン
プ４０３は、４０２によりホールドされた電圧に対し
て、１ビットに対応する負のオフセット付けた電圧を出
力し、スイッチ４０４をオンにして容量素子４０５を放
電し、１ビットに対応する電圧の減算を行う。
してオフセット付きのオペアンプ４０３が用いられた例
を示す図である。先ず、オペアンプ４０３はサンプルア
ンドホールド回路４０２を用いて出力端子４０１の電圧
をサンプルしホールドする。図１のディジタル制御回路
１０２がアップ信号１０５をアクティブにすると、オフ
セット付きオペアンプ４０３は、４０２によりホールド
された電圧に対して、１ビットに対応する正のオフセッ
ト付けた電圧を出力し、スイッチ４０４をオンにして容
量素子４０５を充電し、１ビットに対応する電圧の加算
を行う。図１のディジタル制御回路１０２がダウン信号
１０６をアクティブにすると、オフセット付きオペアン
プ４０３は、４０２によりホールドされた電圧に対し
て、１ビットに対応する負のオフセット付けた電圧を出
力し、スイッチ４０４をオンにして容量素子４０５を放
電し、１ビットに対応する電圧の減算を行う。
【００１８】図５は、図１のスイッチ型積分器１０３と
して正のオフセット付きのオペアンプ５０３と負のオフ
セット付きオペアンプ５０４が用いられた例を示す図で
ある。先ず、オペアンプ５０３、５０４はサンプルアン
ドホールド回路５０２を用いて出力瑞子５０１の電圧を
サンプルしホールドする。図１のディジタル制御回路１
０２がアップ信号１０５をアクティブにすると、スィッ
チ５０５をオンにしホールドされた電圧に対して１ビッ
トに対応する電圧だけ容量素子５０７を充電し加算を行
う。図１のディジタル制御回路１０２がダウン信号１０
６をアクティブにすると、スィッチ５０６をオンにし、
ホールドされた電圧に対して１ビットに対応する電圧だ
け容量素子５０７を放電し、減算を行う。
して正のオフセット付きのオペアンプ５０３と負のオフ
セット付きオペアンプ５０４が用いられた例を示す図で
ある。先ず、オペアンプ５０３、５０４はサンプルアン
ドホールド回路５０２を用いて出力瑞子５０１の電圧を
サンプルしホールドする。図１のディジタル制御回路１
０２がアップ信号１０５をアクティブにすると、スィッ
チ５０５をオンにしホールドされた電圧に対して１ビッ
トに対応する電圧だけ容量素子５０７を充電し加算を行
う。図１のディジタル制御回路１０２がダウン信号１０
６をアクティブにすると、スィッチ５０６をオンにし、
ホールドされた電圧に対して１ビットに対応する電圧だ
け容量素子５０７を放電し、減算を行う。
【００１９】次に、本発明の第２の実施の形態について
具体的な実施例を、図面を参照して詳細に説明する。第
２の実施の形態では、スイッチ型積分器１０３が電流の
積分回路で実現されている。図６はスイッチドカレント
回路を示している。スイッチドカレント回路では、定電
流源６０２の電流と入力される単位電流６０３または出
力される単位電流６０４の和はｎＭＯＳＦＥＴ６０９と
６１０の電流の和に等しくなる。先ず、スイッチ６０５
はオン、６０６はオフである。図１のディジタル制御回
路１０２がアップ信号１０５をアクティブにすると、ス
イッチ６０５をオフにスィッチ６０６をオンにし、単位
電流６０３を入力すると、ｎＭＯＳＦＥＴ６１０に単位
電流６０３を加算した電流が流れる。次にスイッチ６０
６をオフにスィッチ６０５をオンにして、入力単位電流
６０３をカットすると、ｎＭＯＳＦＥＴ６０９の電流
は、単位電流Ｉだけ減少する。図１のディジタル制御回
路１０２がダウン信号１０６をアクティブにすると、ス
イッチ６０５をオフにスィッチ６０６をオンにし、単位
電流６０４を出力すると、ｎＭＯＳＦＥＴ６１０に単位
電流６０３を減算した電流が流れる。次にスイッチ６０
６をオフにスィッチ６０５をオンにして、入力単位電流
６０３をカットすると、ｎＭＯＳＦＥＴ６０９の電流
は、単位電流Ｉだけ増加する。以上の繰り返しにより、
電流の積分が行われる。
具体的な実施例を、図面を参照して詳細に説明する。第
２の実施の形態では、スイッチ型積分器１０３が電流の
積分回路で実現されている。図６はスイッチドカレント
回路を示している。スイッチドカレント回路では、定電
流源６０２の電流と入力される単位電流６０３または出
力される単位電流６０４の和はｎＭＯＳＦＥＴ６０９と
６１０の電流の和に等しくなる。先ず、スイッチ６０５
はオン、６０６はオフである。図１のディジタル制御回
路１０２がアップ信号１０５をアクティブにすると、ス
イッチ６０５をオフにスィッチ６０６をオンにし、単位
電流６０３を入力すると、ｎＭＯＳＦＥＴ６１０に単位
電流６０３を加算した電流が流れる。次にスイッチ６０
６をオフにスィッチ６０５をオンにして、入力単位電流
６０３をカットすると、ｎＭＯＳＦＥＴ６０９の電流
は、単位電流Ｉだけ減少する。図１のディジタル制御回
路１０２がダウン信号１０６をアクティブにすると、ス
イッチ６０５をオフにスィッチ６０６をオンにし、単位
電流６０４を出力すると、ｎＭＯＳＦＥＴ６１０に単位
電流６０３を減算した電流が流れる。次にスイッチ６０
６をオフにスィッチ６０５をオンにして、入力単位電流
６０３をカットすると、ｎＭＯＳＦＥＴ６０９の電流
は、単位電流Ｉだけ増加する。以上の繰り返しにより、
電流の積分が行われる。
【００２０】図７は、電流の入出力なく単位電流の加減
算を行う回路である。先ず、回路は、スイッチ７０５を
オン、スィッチ７１１をオフとし、ｎＭＯＳＦＥＴ７０
７のゲート電圧を出力電圧７０１と等しくしておく。図
１のディジタル制御回路１０２がアップ信号１０５をア
クティブにすると、スイッチ７０５をオフ、スィッチ７
１１をオンにし、アップ信号７０２をハイレベルにする
と、 ｎＭＯＳＦＥＴ７１３にｎＭＯＳＦＥＴ７０８の
電流が加算された電流が流れる。次に、スイッチ７１１
をオフ、スィッチ７０５をオンにして、ｎＭＯＳＦＥＴ
７０７のゲート電圧を出力電圧７０１と等しくする。図
１のディジタル制御回路１０２がダウン信号１０６をア
クティブにすると、スイッチ７０５をオフ、スィッチ７
１１をオンにし、ダウン信号７０３をハイレベルにする
と、 ｎＭＯＳＦＥＴ７１３にｎＭＯＳＦＥＴ７１２の
電流が減算された電流が流れる。次に、スイッチ７１１
をオフ、スィッチ７０５をオンにして、ｎＭＯＳＦＥＴ
７０７のゲート電圧を出力電圧７０１と等しくする。以
上の繰り返しにより、電流の積分が行われる。
算を行う回路である。先ず、回路は、スイッチ７０５を
オン、スィッチ７１１をオフとし、ｎＭＯＳＦＥＴ７０
７のゲート電圧を出力電圧７０１と等しくしておく。図
１のディジタル制御回路１０２がアップ信号１０５をア
クティブにすると、スイッチ７０５をオフ、スィッチ７
１１をオンにし、アップ信号７０２をハイレベルにする
と、 ｎＭＯＳＦＥＴ７１３にｎＭＯＳＦＥＴ７０８の
電流が加算された電流が流れる。次に、スイッチ７１１
をオフ、スィッチ７０５をオンにして、ｎＭＯＳＦＥＴ
７０７のゲート電圧を出力電圧７０１と等しくする。図
１のディジタル制御回路１０２がダウン信号１０６をア
クティブにすると、スイッチ７０５をオフ、スィッチ７
１１をオンにし、ダウン信号７０３をハイレベルにする
と、 ｎＭＯＳＦＥＴ７１３にｎＭＯＳＦＥＴ７１２の
電流が減算された電流が流れる。次に、スイッチ７１１
をオフ、スィッチ７０５をオンにして、ｎＭＯＳＦＥＴ
７０７のゲート電圧を出力電圧７０１と等しくする。以
上の繰り返しにより、電流の積分が行われる。
【００２１】次に本発明の第２の実施の形態の効果につ
いて説明する。本発明の第２の実施の形態では、制御ル
ープの１サイクルを複数のサイクルに分割し、ディジタ
ル値に対応する電流値の加減算を、１ビットに対応する
電流値の加減算を複数回行うことにより実現することに
より、第１の実施の形態と同様に加算器およびＤ／Ａ変
換器は不要になり、集積回路の面積や電力が削減され
る。また、加算器の遅延時間が削除され、動作速度が改
善される。
いて説明する。本発明の第２の実施の形態では、制御ル
ープの１サイクルを複数のサイクルに分割し、ディジタ
ル値に対応する電流値の加減算を、１ビットに対応する
電流値の加減算を複数回行うことにより実現することに
より、第１の実施の形態と同様に加算器およびＤ／Ａ変
換器は不要になり、集積回路の面積や電力が削減され
る。また、加算器の遅延時間が削除され、動作速度が改
善される。
【００２２】
【発明の効果】第１の効果は、集積回路の面積や電力の
削減である。その理由は、加算器やＤ／Ａ変換器が不要
になるためである。
削減である。その理由は、加算器やＤ／Ａ変換器が不要
になるためである。
【００２３】第２の効果は、遅延時間の削減である。そ
の理由は、加算器の遅延時間が削除されるためである。
の理由は、加算器の遅延時間が削除されるためである。
【図１】本発明のディジタル制御の位相同期ループの構
成例を示す回路図である。
成例を示す回路図である。
【図２】本発明のディジタル制御の位相同期ループで用
いられるＤ／Ａ変換器の出力例である。
いられるＤ／Ａ変換器の出力例である。
【図３】本発明で用いるスイッチドキャパシタ積分器の
例である。
例である。
【図４】本発明で用いるオフセット付きオペアンプを用
いた電圧積分器の例である。
いた電圧積分器の例である。
【図５】本発明で用いるオフセット付きオペアンプを用
いた電圧積分器の別の例である。
いた電圧積分器の別の例である。
【図６】本発明で用いるスイッチドカレント積分器の例
である。
である。
【図７】本発明で用いるスイッチとオペアンプを用いた
電流積分器の例である。
電流積分器の例である。
【図８】従来のディジタル制御の位相同期ループの構成
例を示す回路図である。
例を示す回路図である。
【図９】従来のディジタル制御の位相同期ループで用い
られるＤ／Ａ変換器の例である。
られるＤ／Ａ変換器の例である。
【図１０】従来のディジタル制御の位相同期ループで用
いられるＤ／Ａ変換器の出力例である。
いられるＤ／Ａ変換器の出力例である。
【図１１】従来のディジタル制御の位相同期ループで用
いられるＤ／Ａ変換器の別の例である。
いられるＤ／Ａ変換器の別の例である。
１０１ 量子化比較器 １０２ ディジタル制御回路 １０３ スイッチ型積分器 １０４ 電圧制御発振器等のアナログ制御対象 １０５ アップ信号 １０６ ダウン信号 ２０１ ループの１サイクル ２０２ 加減算の１サイクル ２０３ １の加算の例 ２０４ ３の減算の例 ３０１ 基準電圧 ３０２ 出力端子 ３０３、３０４、３０５、３０６、３０７ スイッチ ３０８、３０９ 容量素子 ３１０ オペアンプ ４０１ 出力端子 ４０２ サンプルアンドホールド回路 ４０３ オペアンプ ４０４ スイッチ ４０５ 容量素子 ５０１ 出力端子 ５０２ サンプルアンドホールド回路 ５０３、５０４ オペアンプ ５０５、５０６ スイッチ ５０７ 容量素子 ６０１ 出力端子 ６０２ 定電流源 ６０３ 電流値Ｉの入力電流 ６０４ 電流値Ｉの出力電流 ６０５、６０６ スイッチ ６０７、６０８ 容量素子 ６０９、６１０ ｎＭＯＳＦＥＴ ７０１ 出力端子 ７０２ 入力信号（アップ） ７０３ 入力信号（ダウン） ７０４ オペアンプ ７０５ スイッチ ７０６ 容量素子 ７０７、７０８ ｎＭＯＳＦＥＴ ７０９、７１０ ｐＭＯＳＦＥＴ ７１２、７１３ ｎＭＯＳＦＥＴ ７１４ 容量素子 ８０１ 量子化比較器 ８０２ ディジタル制御回路 ８０３ 加算器 ８０４ Ｄ／Ａ変換器 ８０５ 電圧制御発振器等のアナログ制御対象 ９０１ ｐＭＯＳＦＥＴ ９０２ 電流源のｎＭＯＳＦＥＴ ９０３ 出力の制御電圧 １００１ ループの１サイクル １００２ ３の減算の例 １１０１ 遅延素子 １１０２ 電流源のｐＭＯＳＦＥＴ １１０３ インバータのｐＭＯＳＦＥＴ １１０４ インバータのｎＭＯＳＦＥＴ １１０５ 電流源のｎＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 G06G 7/184,7/186 H03H 19/00 H03M 1/66
Claims (4)
- 【請求項１】 所定のサイクルで供給されるディジタル
制御値をアナログ制御値に変換し、そのアナログ制御値
によってアナログ回路を制御し、前記供給サイクルの１
サイクル中に、該ディジタル制御値の大きさに応じた回
数だけ、１ビットに対応する電圧値の加減算を行うこと
によって、前期アナログ制御量を発生させるディジタル
制御回路において、 出力端子と接地に接続した容量素子と、前記出力端子を
入力とするサンプルホールド回路と、前記サンプルホー
ルド回路の出力を入力とした正のオフセット電圧付きの
オペアンプと、前記サンプルホールド回路の出力を入力
とした負のオフセット電圧付きのオペアンプと、前記出
力端子と前記正のオフセット電圧付きオペアンプの出力
を接続したの第１のスイッチと、前記出力端子と前記負
のオフセット電圧付きオペアンプの出力を接続した第２
のスイッチから構成され、 前記サンプルホールド回路により前記出力端子の電圧を
保持しておき、 １ビットに対応する電圧値を加算するときは前記第１の
スイッチをオンとし前記正のオフセット付きオペアンプ
が正のオフセット電圧を前記出力端子に出力し、 １ビットに対応する電圧値を減算するときは前記第２の
スイッチをオンとし前記負のオフセット付きオペアンプ
が負のオフセット電圧を前記出力端子に出力することに
より１ビットに対応する電圧値の加減算を行うことを特
徴とするディジタル制御回路。 - 【請求項２】 所定のサイクルで供給されるディジタル
制御値をアナログ制御値に変換し、そのアナログ制御値
によってアナログ回路を制御し、前記供給サイクルの１
サイクル中に、該ディジタル制御値の大きさに応じた回
数だけ、１ビットに対応する電流値の加減算を行うこと
によって、前期アナログ制御量を発生させるするディジ
タル制御回路において、 ゲートに第１の容量素子を接続した第１のｎＭＯＳＦＥ
Ｔと、ゲートに加算制御信号をドレインに前記第１のｎ
ＭＯＳＦＥＴのドレインを接続した第２のｎＭＯＳＦＥ
Ｔと、ゲートとドレインに前記第一のｎＭＯＳＦＥＴの
ドレインを接続した第１のｐＭＯＳＦＥＴと、ゲートに
第２の容量素子を接続した第３のｎＭＯ ＳＦＥＴと、ゲ
ートに減算の制御信号をドレインに前記第２のｎＭＯＳ
ＦＥＴを接続した第４のｎＭＯＳＦＥＴと、ゲートに前
記第１ｐＭＯＳＦＥＴのゲートをドレインに前記第３の
ｎＭＯＳＦＥＴのドレインを接続した第２のｐＭＯＳＦ
ＥＴと、前記第３のｎＭＯＳＦＥＴのゲートとドレイン
を接続した第１のスイッチと、前記第３のｎＭＯＳＦＥ
Ｔのゲート電圧を入力するオペアンプと、前記オペアン
プの出力と前記第１のｎＭＯＳＦＥＴのゲートを接続す
る第２のスイッチから構成される回路により１ビットに
対応する電流値の加減算を行うことを特徴とするディジ
タル制御回路。 - 【請求項３】 １ビットに対応する電圧値の加減算を行
うことが、 スイッチドキャパシタ積分器を用いて行うことを特徴と
する請求項１に記載のディジタル制御回路。 - 【請求項４】 １ビットに対応する電流値の加減算を行
うことが、 スイッチドカレント積分器を用いて行うことを特徴とす
る請求項２に記載のディジタル制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09156982A JP3123466B2 (ja) | 1997-06-13 | 1997-06-13 | ディジタル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09156982A JP3123466B2 (ja) | 1997-06-13 | 1997-06-13 | ディジタル制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH114163A JPH114163A (ja) | 1999-01-06 |
| JP3123466B2 true JP3123466B2 (ja) | 2001-01-09 |
Family
ID=15639592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09156982A Expired - Fee Related JP3123466B2 (ja) | 1997-06-13 | 1997-06-13 | ディジタル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123466B2 (ja) |
-
1997
- 1997-06-13 JP JP09156982A patent/JP3123466B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH114163A (ja) | 1999-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |