JPS60217732A - Ｄ／ａコンバ−タ装置 - Google Patents
Ｄ／ａコンバ−タ装置Info
- Publication number
- JPS60217732A JPS60217732A JP7404684A JP7404684A JPS60217732A JP S60217732 A JPS60217732 A JP S60217732A JP 7404684 A JP7404684 A JP 7404684A JP 7404684 A JP7404684 A JP 7404684A JP S60217732 A JPS60217732 A JP S60217732A
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- JP
- Japan
- Prior art keywords
- input
- signal
- bits
- output
- full adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号処理されたディジタル信号を
アナログ信号に変換するＤ／Ａコンバータ装置に関する
ものである。
アナログ信号に変換するＤ／Ａコンバータ装置に関する
ものである。
従来例の構成とその問題点
民生機器、産業用機器を問わずディジタル信号のもつ特
長である演算機能、記憶機能を利用して機器の制御ある
いは信号処理を行うことが多く行われている。
長である演算機能、記憶機能を利用して機器の制御ある
いは信号処理を行うことが多く行われている。
従来においては、この種の装置に用いられるＤ／Ａコン
バータ装置としてはＲ−２Ｒ抵抗ラダー型のものがよく
知られている。そのよりなＲ−２Ｒ抵抗ラダー型の一例
を第１図に示す。
バータ装置としてはＲ−２Ｒ抵抗ラダー型のものがよく
知られている。そのよりなＲ−２Ｒ抵抗ラダー型の一例
を第１図に示す。
第１図において、１は基準電圧源、Ｒ１−Ｒｎ及び２Ｒ
〜２Ｒは抵抗、８１〜Ｓｎはディジタル化ｎ ｎ＋２ 号によって制御されるスイッチ、６は演算増幅器、５は
帰還抵抗、２は出力端子である。
〜２Ｒは抵抗、８１〜Ｓｎはディジタル化ｎ ｎ＋２ 号によって制御されるスイッチ、６は演算増幅器、５は
帰還抵抗、２は出力端子である。
このＤ／Ａコンバータ装置において、今、ディジタル信
号のデータに従ってスイッチＳ１のみがｂ側に閉じられ
た場合には、出力端子２にはの出力電圧が得られる。
号のデータに従ってスイッチＳ１のみがｂ側に閉じられ
た場合には、出力端子２にはの出力電圧が得られる。
同様に、スイッチＳ２のみがｂ側に閉じられた場合には
、”Ｏ＝２ ＠Σの電圧が出力端子２に得られる。
、”Ｏ＝２ ＠Σの電圧が出力端子２に得られる。
これらのことから、出力電圧ｅ０に対するスイッチ８１
〜Ｓｎの重み付けは％ １％ 、％ 、３Ａ 、 −・
・→−となり、ディジタル信号の重み付けと同様になり
、入力ディジタル信号に相当したアナログ信号出力が端
子２に得られる。
〜Ｓｎの重み付けは％ １％ 、％ 、３Ａ 、 −・
・→−となり、ディジタル信号の重み付けと同様になり
、入力ディジタル信号に相当したアナログ信号出力が端
子２に得られる。
しかし、かかるＲ−２Ｒ抵抗ラダー型のＤ／Ａコンバー
タ装置では、その精度を決定ずける主な要因として各抵
抗の抵抗値精度、各スイッチのオン時の抵抗値のバラツ
キ、基準電圧の精度等があげられ、これを半導体集積回
路素子化する場合には抵抗体の精度をとるためにトリミ
ング等の特殊な工程が必要になったり、Ｒ−２Ｒ抵抗の
抵抗値を得るだめに大きなチップサイズが必要になる等
の基本的な問題が多く、結果的に大規模な構成で非常に
価格の高いものとなっていた。
タ装置では、その精度を決定ずける主な要因として各抵
抗の抵抗値精度、各スイッチのオン時の抵抗値のバラツ
キ、基準電圧の精度等があげられ、これを半導体集積回
路素子化する場合には抵抗体の精度をとるためにトリミ
ング等の特殊な工程が必要になったり、Ｒ−２Ｒ抵抗の
抵抗値を得るだめに大きなチップサイズが必要になる等
の基本的な問題が多く、結果的に大規模な構成で非常に
価格の高いものとなっていた。
発明の目的
本発明は、かかる従来の不都合を解消して、簡単な構成
で半導体集積回路に適したＤ／Ａ コンバタを提供する
ことを目的とするものである。
で半導体集積回路に適したＤ／Ａ コンバタを提供する
ことを目的とするものである。
発明の構成
本発明のＤ／Ａ コンバータ装置は、ｎビットの入力デ
ィジタル信号を全加算器の一方の入力に加え、その全加
算器の他方の入力にはこの全加算器の出力の下位の数ビ
ットをレジスターを介して加え、その下位の数ビットを
除いた上位ビットをカウンターのプリセント入力とし、
そのカウンターのキャリー出力と外部制御信号とにより
フリップフロップを動作させ、この７リソブフロツプの
出力をフィルターに加えてアナログ信号に変換するよう
にしたものであり、簡単な構成で精度の高いＤ／Ａ変換
を行うことができるものである。
ィジタル信号を全加算器の一方の入力に加え、その全加
算器の他方の入力にはこの全加算器の出力の下位の数ビ
ットをレジスターを介して加え、その下位の数ビットを
除いた上位ビットをカウンターのプリセント入力とし、
そのカウンターのキャリー出力と外部制御信号とにより
フリップフロップを動作させ、この７リソブフロツプの
出力をフィルターに加えてアナログ信号に変換するよう
にしたものであり、簡単な構成で精度の高いＤ／Ａ変換
を行うことができるものである。
実施例の説明
以下、本発明の一実施例を第２図に示して説明する。
第２図のＤ／Ａコンバータ装置は、サンプリング周波数
ｆＢＴデータビット長１６ビツトのディジタル信号をビ
ット圧縮した後、ＰＷＭ変換し、低域通過フィルターで
アナログ信号に変換する方式のものである。第２図にお
いて、全加算器１１の一方の入力にはサンプリング周波
数ｆ、ｔデータ長１６ピツトのディジタル入力信号ｘｉ
が印加される。まだ、全加算器１１の他方の入力には
、クロック周波数ｎ−ｆｓ（ｎは整数１ ｆｓ は入力
サンプリング周波数）で動作するレジスタ１２の出力端
子から（Ｑｉ−１”１−１）の信号が印加されている。
ｆＢＴデータビット長１６ビツトのディジタル信号をビ
ット圧縮した後、ＰＷＭ変換し、低域通過フィルターで
アナログ信号に変換する方式のものである。第２図にお
いて、全加算器１１の一方の入力にはサンプリング周波
数ｆ、ｔデータ長１６ピツトのディジタル入力信号ｘｉ
が印加される。まだ、全加算器１１の他方の入力には
、クロック周波数ｎ−ｆｓ（ｎは整数１ ｆｓ は入力
サンプリング周波数）で動作するレジスタ１２の出力端
子から（Ｑｉ−１”１−１）の信号が印加されている。
但し、Ｑｉ−１はＱｌ の１クロツク前のデータ、Ｙｉ
−１はＹｉ の１クロツク前のデータである。
−１はＹｉ の１クロツク前のデータである。
全加算器１１の出力をＱｉ とした時、その出力′・マ
゛ Ｑ、の上位４ビットＹ、はカウンター１３のプリセット
入力に加えられ、残りの下位１２ビツト（Ｑ 、−Ｙ
、 ）をレジスター１２のデータ入力に加えられる。
゛ Ｑ、の上位４ビットＹ、はカウンター１３のプリセット
入力に加えられ、残りの下位１２ビツト（Ｑ 、−Ｙ
、 ）をレジスター１２のデータ入力に加えられる。
この動作を次表に示して説明する。
以 下 余 白
捷ず、カウンター人力Ｙｉ の表現最少数を１とじ入力
ディジタル信号としてアナログ表示で１．２５のデータ
入力されたと仮定する。このとき、全加算器１１の出力
端子には１．２６（１）’＋０（ｑ１＋１−Ｙ、−１）
−１，２６の出力が現われ、カウンタ１３の入力にはＹ
・＝１、レジスター１２の入力にはＱ、−Ｙ、＝１．２
５−１：０．２５が印加される。これは、上記表中の時
間１−１の部分に相当する。そして、レジスター１２の
クロック端子１５から印加されるクロックに応じて、表
中における時間ｉＩｇ−伴イ各ｋＸｌ、Ｑｉ、−Ｙｉ、
、Ｑｌ、Ｙｌ、Ｑｉ−Ｙ、 力変化してゆく。
ディジタル信号としてアナログ表示で１．２５のデータ
入力されたと仮定する。このとき、全加算器１１の出力
端子には１．２６（１）’＋０（ｑ１＋１−Ｙ、−１）
−１，２６の出力が現われ、カウンタ１３の入力にはＹ
・＝１、レジスター１２の入力にはＱ、−Ｙ、＝１．２
５−１：０．２５が印加される。これは、上記表中の時
間１−１の部分に相当する。そして、レジスター１２の
クロック端子１５から印加されるクロックに応じて、表
中における時間ｉＩｇ−伴イ各ｋＸｌ、Ｑｉ、−Ｙｉ、
、Ｑｌ、Ｙｌ、Ｑｉ−Ｙ、 力変化してゆく。
そこで、カウンター１３の入力Ｙｌ を平均化してアナ
ログ変換すると、 となり（但し、Ｎはレジスタのクロック周期）、Ｙ：１
．２５のアナログ出力が得られる。これにより、わずか
４ビツトで入力１６ビツトのデータを表現することが可
能である（ビット圧縮効果）。
ログ変換すると、 となり（但し、Ｎはレジスタのクロック周期）、Ｙ：１
．２５のアナログ出力が得られる。これにより、わずか
４ビツトで入力１６ビツトのデータを表現することが可
能である（ビット圧縮効果）。
カウンター１３のデータを上記の原理に基き平均化しア
ナログ変換するために、カウンター１３のキャリー出力
と外部制御信号ＥＮとにより動作するフリップフロップ
１４により入力ディジタル信号に応じてＰＷＭ変調信号
を得、そのフリップフロップ１４の出力を抵抗１６とコ
ンデンサ１７で構成される低域通過フィルター（積分器
）で平均化して、アナログ信号に変換する〇 尚、第２図の構成における主なタイミングを第３図に示
す。
ナログ変換するために、カウンター１３のキャリー出力
と外部制御信号ＥＮとにより動作するフリップフロップ
１４により入力ディジタル信号に応じてＰＷＭ変調信号
を得、そのフリップフロップ１４の出力を抵抗１６とコ
ンデンサ１７で構成される低域通過フィルター（積分器
）で平均化して、アナログ信号に変換する〇 尚、第２図の構成における主なタイミングを第３図に示
す。
尚、上記の実施例では１６ビツトの入力ディジタル信号
データに対する４ビツトへのビット圧縮を示したが、入
カビソト数、出力ビソト数が変化しても、同様の効果が
得られる。
データに対する４ビツトへのビット圧縮を示したが、入
カビソト数、出力ビソト数が変化しても、同様の効果が
得られる。
発明の効果
このように、本発明に基くＤ／Ａ コンバータ装置は、
非常に簡単な構成で精度の良いＤ／Ａ変換ができ、特に
ディジタル音声信号のアナログ変換等に適している。
非常に簡単な構成で精度の良いＤ／Ａ変換ができ、特に
ディジタル音声信号のアナログ変換等に適している。
第１図は従来例のＲ−２Ｒ抵抗ラダー型のＤ／Ａコンバ
ータ装置の回路図、第２図は本発明一実施例におけるＤ
／Ａ コンバータ装置のブロック図、第３図はそのタイ
ミングチャートである。 １１・・・・・・全加算器、１２・・・・・・レジスタ
、１３・・・・・・カウンター、１４・・・・・・フリ
ップフロップ、１５・・・・・・レジスタークロック端
子、１６・・・・・・抵抗、１７・・・・・・コンデン
サ、１８・・・・・・出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
ータ装置の回路図、第２図は本発明一実施例におけるＤ
／Ａ コンバータ装置のブロック図、第３図はそのタイ
ミングチャートである。 １１・・・・・・全加算器、１２・・・・・・レジスタ
、１３・・・・・・カウンター、１４・・・・・・フリ
ップフロップ、１５・・・・・・レジスタークロック端
子、１６・・・・・・抵抗、１７・・・・・・コンデン
サ、１８・・・・・・出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- ｎピットの入力ディジタル信号を全加算器の一方の入力
に加え、その全加算器の他方の入力には前記全加算器の
出力の下位の数ビットをレジスターを介して加え、前記
下位の数ビットを除いた上位ビットをカウンターのプリ
セット入力とし、前記カウンターのキャリー出力と外部
制御信号とによりフリップフロップを動作させ、前記フ
リップフロップの出力をフィルターに加えてアナログ信
号に変換するようにしたＤ／Ａコンバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7404684A JPS60217732A (ja) | 1984-04-13 | 1984-04-13 | Ｄ／ａコンバ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7404684A JPS60217732A (ja) | 1984-04-13 | 1984-04-13 | Ｄ／ａコンバ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217732A true JPS60217732A (ja) | 1985-10-31 |
Family
ID=13535840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7404684A Pending JPS60217732A (ja) | 1984-04-13 | 1984-04-13 | Ｄ／ａコンバ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217732A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62166621A (ja) * | 1986-01-20 | 1987-07-23 | Matsushita Electric Ind Co Ltd | デジタルアナログ変換器 |
| JPS6427307A (en) * | 1987-02-28 | 1989-01-30 | Alcatel Nv | Circuit device converting digital acoustic signal value into analog acoustic signal value |
| JPH0263221A (ja) * | 1988-08-29 | 1990-03-02 | Yokogawa Electric Corp | ディジタル・アナログ変換器 |
| JPH0360222A (ja) * | 1989-07-28 | 1991-03-15 | Sansui Electric Co Ltd | オーディオ増幅器 |
-
1984
- 1984-04-13 JP JP7404684A patent/JPS60217732A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62166621A (ja) * | 1986-01-20 | 1987-07-23 | Matsushita Electric Ind Co Ltd | デジタルアナログ変換器 |
| JPS6427307A (en) * | 1987-02-28 | 1989-01-30 | Alcatel Nv | Circuit device converting digital acoustic signal value into analog acoustic signal value |
| JPH0263221A (ja) * | 1988-08-29 | 1990-03-02 | Yokogawa Electric Corp | ディジタル・アナログ変換器 |
| JPH0360222A (ja) * | 1989-07-28 | 1991-03-15 | Sansui Electric Co Ltd | オーディオ増幅器 |
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