JPH01120126A - 縦続形ａ／ｄ変換器 - Google Patents
縦続形ａ／ｄ変換器Info
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- JPH01120126A JPH01120126A JP27762687A JP27762687A JPH01120126A JP H01120126 A JPH01120126 A JP H01120126A JP 27762687 A JP27762687 A JP 27762687A JP 27762687 A JP27762687 A JP 27762687A JP H01120126 A JPH01120126 A JP H01120126A
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- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 3
- 101100263704 Arabidopsis thaliana VIN3 gene Proteins 0.000 description 1
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速、低電力のＡ／Ｄ変換器に関し、特に縦続
形Ａ／Ｄ変換器の変換速度を向上させた構成に関するも
のである。
形Ａ／Ｄ変換器の変換速度を向上させた構成に関するも
のである。
従来の技術
高速のＡ／Ｄ変換器としては並列形がすぐれている。こ
の方式は、ｎビットのＡ／Ｄ変換器であれば２ｎ−１個
の比較器を用意し、これに比較すべき基準電圧を印加し
ておき、この基準電圧と入力電圧を比較し、入力電圧の
レベルを検出するものである。この方式では変換速度を
高速にできるが、多数の比較器を必要とするため素子数
が増大すること、かつ電力も素子数に比例して大きくな
る欠点がある。これに対し素子数を削減し電力も小さく
した方法に縦続形がある〔例えば１９８３アイ イーイ
ーイー インターナショナル ソリッド−ステイト サ
ーキット コンフルンスダイジェスト（ＩＥＥＥ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−ｓｔａｔｅ Ｃ
１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ
）Ｐ１７８）。この方式は２倍の利得をもつ増幅器を
Ａ／Ｄ変換器のビット数だけ縦続に接続し、この増幅器
でフルスケールの１／２の大きさの電圧と入力信号電圧
の差を次々に比較して、その大小を判別して各ビットの
出力を順番に得るものである。
の方式は、ｎビットのＡ／Ｄ変換器であれば２ｎ−１個
の比較器を用意し、これに比較すべき基準電圧を印加し
ておき、この基準電圧と入力電圧を比較し、入力電圧の
レベルを検出するものである。この方式では変換速度を
高速にできるが、多数の比較器を必要とするため素子数
が増大すること、かつ電力も素子数に比例して大きくな
る欠点がある。これに対し素子数を削減し電力も小さく
した方法に縦続形がある〔例えば１９８３アイ イーイ
ーイー インターナショナル ソリッド−ステイト サ
ーキット コンフルンスダイジェスト（ＩＥＥＥ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−ｓｔａｔｅ Ｃ
１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ
）Ｐ１７８）。この方式は２倍の利得をもつ増幅器を
Ａ／Ｄ変換器のビット数だけ縦続に接続し、この増幅器
でフルスケールの１／２の大きさの電圧と入力信号電圧
の差を次々に比較して、その大小を判別して各ビットの
出力を順番に得るものである。
必要としないため、並列型と比較して素子数を大幅に削
減できるが、２倍のゲインをもつ増幅器はバランスする
電圧を中心として入出力特性をおシ返した非線形増幅器
とする必要があシ、高速化が難しいこと、おり返し点の
精度が増幅器の特性で決まシ抵抗比だけのトリミングだ
けでは精度が得られない欠点がある。また入力信号がビ
ットの数だけの増幅器を通るので遅延時間が大きくなシ
高速化のさまたげとなる。
減できるが、２倍のゲインをもつ増幅器はバランスする
電圧を中心として入出力特性をおシ返した非線形増幅器
とする必要があシ、高速化が難しいこと、おり返し点の
精度が増幅器の特性で決まシ抵抗比だけのトリミングだ
けでは精度が得られない欠点がある。また入力信号がビ
ットの数だけの増幅器を通るので遅延時間が大きくなシ
高速化のさまたげとなる。
問題点を解決するための手段
本発明は、複数個のサンプルホールド回路と差動増幅器
を縦続に接続し、差動増幅器により各段のサンプルホー
ルド回路の出力と重みづけされた基準電圧の差分を取っ
てクロックに同期して次段のサンプルホールド回路に送
る一方、こｏｐ２ｏディジタル出力信号の極性により次
のクロック周期で次段の重みづけされた基準電圧の極性
を制御してパイプライン的にＡ／Ｄ変換していく手段を
具備した縦続形Ａ／Ｄ変換器である。
を縦続に接続し、差動増幅器により各段のサンプルホー
ルド回路の出力と重みづけされた基準電圧の差分を取っ
てクロックに同期して次段のサンプルホールド回路に送
る一方、こｏｐ２ｏディジタル出力信号の極性により次
のクロック周期で次段の重みづけされた基準電圧の極性
を制御してパイプライン的にＡ／Ｄ変換していく手段を
具備した縦続形Ａ／Ｄ変換器である。
作 用
前記構成により、電圧の大小判断を次のクロック周期ま
でに行うことにより、同一クロック内での判断のための
遅延時間をなくし、高速な縦続形Ａ／Ｄ変換器を実現で
きる。また入力信号を重みづけされた基準電圧の差分を
次段に送る方法のため、従来の並列形Ａ／Ｄ変換器に比
べてシステムの素子数を大幅に削減でき、素子に要求さ
れる精度も、後段はど２倍の割合で下げることができる
。
でに行うことにより、同一クロック内での判断のための
遅延時間をなくし、高速な縦続形Ａ／Ｄ変換器を実現で
きる。また入力信号を重みづけされた基準電圧の差分を
次段に送る方法のため、従来の並列形Ａ／Ｄ変換器に比
べてシステムの素子数を大幅に削減でき、素子に要求さ
れる精度も、後段はど２倍の割合で下げることができる
。
さらに各段間で１クロツク内に動作する回路を削減した
構成としているため、比較的速度の遅いＭＯＳ）ランジ
スタな゛どのデバイスで構成しても、高速のＡ／Ｄ変換
器を実現できる。
構成としているため、比較的速度の遅いＭＯＳ）ランジ
スタな゛どのデバイスで構成しても、高速のＡ／Ｄ変換
器を実現できる。
実施例
第１図に本発明の３ビツトＡ／Ｄ変換器の実施例を示す
。１−１〜１−３はサンプルホールド回路、２−１〜２
−２はオペアンプ、３−１〜３−３はコンパレータ、４
−１〜４−２はラッチ回路、６−１〜６−６は基準電圧
源、６はアナログ電圧入力端子、７−１〜７−３はディ
ジタル信号出力端子である。８−１・、・８−２は基準
電圧源の正負を上位ピットのディジタル値で切換えるス
イッチで１”の場合は１側に、＠ｏ”の場合は２側に切
換える。Ｒ１〜Ｒ６はオペアンプの抵抗ですべて等しい
大きさとする。基準電圧源６の電圧値Ｖ、は８ｖとする
。
。１−１〜１−３はサンプルホールド回路、２−１〜２
−２はオペアンプ、３−１〜３−３はコンパレータ、４
−１〜４−２はラッチ回路、６−１〜６−６は基準電圧
源、６はアナログ電圧入力端子、７−１〜７−３はディ
ジタル信号出力端子である。８−１・、・８−２は基準
電圧源の正負を上位ピットのディジタル値で切換えるス
イッチで１”の場合は１側に、＠ｏ”の場合は２側に切
換える。Ｒ１〜Ｒ６はオペアンプの抵抗ですべて等しい
大きさとする。基準電圧源６の電圧値Ｖ、は８ｖとする
。
今Ｖ Ｉ Ｎ ＝ ３．５ Ｖの入力信号電圧がアナロ
グ電圧入力端子６に入力された場合の動作について説明
する。第２図は第１図の３ピツ）Ａ／Ｄ変換器の動作を
説明するための図で、（１）はシステムクロック、僻）
は１−１と１−３のサンプルホールド回路を駆動するサ
ンプリングパルスでＳの期間がサンプリング期間、Ｈの
期間がホールド期間である。
グ電圧入力端子６に入力された場合の動作について説明
する。第２図は第１図の３ピツ）Ａ／Ｄ変換器の動作を
説明するための図で、（１）はシステムクロック、僻）
は１−１と１−３のサンプルホールド回路を駆動するサ
ンプリングパルスでＳの期間がサンプリング期間、Ｈの
期間がホールド期間である。
ホールドに換る瞬間の値がホールドされる。（３）は１
−２のサンプルホールド回路のサンプリングパルスで、
＠）のパルスとは位相が１８０度遅らせて６Ｄ、サンプ
ルホールドが交互におこなわれる。
−２のサンプルホールド回路のサンプリングパルスで、
＠）のパルスとは位相が１８０度遅らせて６Ｄ、サンプ
ルホールドが交互におこなわれる。
アナログ入力電圧Ｖ Ｉ Ｎ ＝ ３．５ Ｖは１−１
のサンプルホールド回路でＴ、の期間サンプリングされ
、この値ｖＩＮはＴ２の期間ホールドされる。
のサンプルホールド回路でＴ、の期間サンプリングされ
、この値ｖＩＮはＴ２の期間ホールドされる。
このホールドされた電圧ｖＩＮ１はサンプルホールド回
路１−１に接続されたオペアンプ２−１で基準電圧源５
−１の基準電圧−１／２ｖＦ＝４ｖと加算されその差ｖ
ＩＮ２が出力される。このオペアンプの利得は抵抗Ｒ１
，Ｒ２，Ｒ３をすべて等しくしであるので１である。
路１−１に接続されたオペアンプ２−１で基準電圧源５
−１の基準電圧−１／２ｖＦ＝４ｖと加算されその差ｖ
ＩＮ２が出力される。このオペアンプの利得は抵抗Ｒ１
，Ｒ２，Ｒ３をすべて等しくしであるので１である。
ＶＩＮ２＝ｖＩＨ４１／！２Ｖｙ＝３−５Ｖ−４Ｖ＝−
０，５Ｖ・・・・・・・・・（１） さらにこの電圧ｖＩＮ２ はコンパレータ３−１に入
力される。この場合はｖＩＮ２＜Ｏであるのでコンパレ
ータ出力は“０゛となり、クラ、子回路４−１にストア
される。従ってディジタル出力端子７−１に出力される
データＤＭＳＢはＩｏ”となる。
０，５Ｖ・・・・・・・・・（１） さらにこの電圧ｖＩＮ２ はコンパレータ３−１に入
力される。この場合はｖＩＮ２＜Ｏであるのでコンパレ
ータ出力は“０゛となり、クラ、子回路４−１にストア
される。従ってディジタル出力端子７−１に出力される
データＤＭＳＢはＩｏ”となる。
一方オペアンプ２−１の出力ｖＩＮ２ は、サンプルホ
ールド回路１−２に期間Ｔ３になる瞬間にホールドされ
る。同時にスイッチ８−１はディジタル出力ＤＭＳＢ＝
“０”になるので＠）側に切換シ。
ールド回路１−２に期間Ｔ３になる瞬間にホールドされ
る。同時にスイッチ８−１はディジタル出力ＤＭＳＢ＝
“０”になるので＠）側に切換シ。
１ ／４ Ｖ Ｆ ＝ ２ Ｖが出力される。サンプル
ホールド回路１−２の出力ｖｘＮ２＝−〇、６ｖは、こ
の出力に接続されているオペアンプ２−２で基準電圧１
／４ Ｖｙと加算されその差ｖＩＮ３が出力さる。こ
の場合のオペアンプ利得も１である。
ホールド回路１−２の出力ｖｘＮ２＝−〇、６ｖは、こ
の出力に接続されているオペアンプ２−２で基準電圧１
／４ Ｖｙと加算されその差ｖＩＮ３が出力さる。こ
の場合のオペアンプ利得も１である。
ＶＩＮ３ ＝ ＶＩＮ２ ＋ １ ／４ Ｖ ｙ ＝
Ｏ，ｅｓＶ ＋ ２Ｖ ＝ １．５ Ｖ・・・・・・・
・・＠） さらにこの電圧ｖＩＮ３はコンパレータ３−２に入力さ
れる。この場合はｖ工Ｎ３〉ｏであるのでコンパレータ
出力は１”となシ、ラッチ回路４−２には１″がストア
される。従ってディジタル出力端子７−２に出力される
データＤ２は＠１”となる。
Ｏ，ｅｓＶ ＋ ２Ｖ ＝ １．５ Ｖ・・・・・・・
・・＠） さらにこの電圧ｖＩＮ３はコンパレータ３−２に入力さ
れる。この場合はｖ工Ｎ３〉ｏであるのでコンパレータ
出力は１”となシ、ラッチ回路４−２には１″がストア
される。従ってディジタル出力端子７−２に出力される
データＤ２は＠１”となる。
一方オペアンプ２−２の出力ｖＩＮ３は、期間Ｔ４にな
る瞬間にサンプルホールド回路１−３にホールドされる
。スイッチ８−２はディジタル出力Ｄ２ ＝ ” １
” ナノｆ（１）ＩＩ（Ｄｔ ｔとすＦ） １／８
ＶＦ ＝１ｖが出力される。これらｖＩＮ３と１／８Ｖ
ｙはコンパレータ３−３で比較されｖ工Ｎ３が大きいの
でコンパレータ出力は１”となる。
る瞬間にサンプルホールド回路１−３にホールドされる
。スイッチ８−２はディジタル出力Ｄ２ ＝ ” １
” ナノｆ（１）ＩＩ（Ｄｔ ｔとすＦ） １／８
ＶＦ ＝１ｖが出力される。これらｖＩＮ３と１／８Ｖ
ｙはコンパレータ３−３で比較されｖ工Ｎ３が大きいの
でコンパレータ出力は１”となる。
ＶＺＮ３１７８ｖＦ＝１．５ １．Ｏ＝０．５Ｖ）０・
・・・・・・・−０） 以上の動作で入力されたアナログ信号はディジタル信号
に変換される。すなわち前段の上位の結果で、次のクロ
ック周期で次段の基準電圧を切替えるため、判断に要す
る時間が不要とな勺高速比が可能となる。この様な縦続
形Ａ／Ｄ変換器において入力電圧と基準電圧の差分を出
力する方法は基準電圧としてＤ／Ａ変換器を必要としな
いのでシステムが簡単になる。入力アナログ電圧をその
ままの形でバイプライン的に次段に送る方法でも高速化
は可能であるがパイプラインの各段にＤ／Ａ変換器を必
要とし、かつそのＤ／Ａ変換器の内容をすべて次段に送
る必要があるためシステム構成が非常に複雑となる。
・・・・・・・−０） 以上の動作で入力されたアナログ信号はディジタル信号
に変換される。すなわち前段の上位の結果で、次のクロ
ック周期で次段の基準電圧を切替えるため、判断に要す
る時間が不要とな勺高速比が可能となる。この様な縦続
形Ａ／Ｄ変換器において入力電圧と基準電圧の差分を出
力する方法は基準電圧としてＤ／Ａ変換器を必要としな
いのでシステムが簡単になる。入力アナログ電圧をその
ままの形でバイプライン的に次段に送る方法でも高速化
は可能であるがパイプラインの各段にＤ／Ａ変換器を必
要とし、かつそのＤ／Ａ変換器の内容をすべて次段に送
る必要があるためシステム構成が非常に複雑となる。
以上の実施例ではコンパレータが比較する電圧は接地電
圧とオペアンプの差分出力の電圧なので比較精度は高い
が、オペアンプの差分動作時に誤差が入る。この誤差を
少なくするにはオペアンプ前の電圧を比較する方法があ
る。この実施例を第３図に示す。第１図と同一のブロッ
ク等については同一の番号で示す。コンパレータ３−１
．３−２の入力をサンプルホールド回路のすぐあとにし
ているためコンパレータの他方の入力は基準電圧となる
。このためコンパレータ３−１の入力電圧源は基準電源
５−１の逆極性となシ大きさは１／２ＶＦである。コン
パレータ３−２も同様で、このため第１図のスイッチ８
−１はスイッチ８−３の形に変更となる。
圧とオペアンプの差分出力の電圧なので比較精度は高い
が、オペアンプの差分動作時に誤差が入る。この誤差を
少なくするにはオペアンプ前の電圧を比較する方法があ
る。この実施例を第３図に示す。第１図と同一のブロッ
ク等については同一の番号で示す。コンパレータ３−１
．３−２の入力をサンプルホールド回路のすぐあとにし
ているためコンパレータの他方の入力は基準電圧となる
。このためコンパレータ３−１の入力電圧源は基準電源
５−１の逆極性となシ大きさは１／２ＶＦである。コン
パレータ３−２も同様で、このため第１図のスイッチ８
−１はスイッチ８−３の形に変更となる。
以上の構成で、基本的には第１図の動作と等しい。ただ
しコンパレータの入力がオペアンプの前からの信号とし
ているため誤差が１ビツト分だけ改善される。またこれ
らのＡ／Ｄ変換器ではパイプライン方式なので、デジタ
ル信号が出そろうのは３クロツク後である。従って上位
のピットの出力にシフトレジスタを付加してタイミング
をそろえる必要があることは言うまでもない。
しコンパレータの入力がオペアンプの前からの信号とし
ているため誤差が１ビツト分だけ改善される。またこれ
らのＡ／Ｄ変換器ではパイプライン方式なので、デジタ
ル信号が出そろうのは３クロツク後である。従って上位
のピットの出力にシフトレジスタを付加してタイミング
をそろえる必要があることは言うまでもない。
発明の効果
本実施例では３ビツトのＡ／Ｄ変換器について説明した
が、１０ビット前後の高精度のＡ／Ｄ変換器についてよ
シ効果を発揮できる。すなわち並列形のＡ／Ｄ変換器に
比べて素子数を大幅に削減することができる。
が、１０ビット前後の高精度のＡ／Ｄ変換器についてよ
シ効果を発揮できる。すなわち並列形のＡ／Ｄ変換器に
比べて素子数を大幅に削減することができる。
Ａ／Ｄ変換すべき信号はＡ／Ｄ変換器に入力してから、
直ちに出力される必要はなく、遅延時間はあるものの連
続して高速に出力されればよい場合が多く、本発明はＭ
ＯＳ （Ｍｅｔａｌ ＯｚｓｉｄｅＳｅｍｉｃｏｎｄｕ
ｃｔｏｒ ） ）ランジスタなどの比較的スピードの遅
いデバイスを使っても高速のＡ／Ｄ変換器を構成するこ
とができる。
直ちに出力される必要はなく、遅延時間はあるものの連
続して高速に出力されればよい場合が多く、本発明はＭ
ＯＳ （Ｍｅｔａｌ ＯｚｓｉｄｅＳｅｍｉｃｏｎｄｕ
ｃｔｏｒ ） ）ランジスタなどの比較的スピードの遅
いデバイスを使っても高速のＡ／Ｄ変換器を構成するこ
とができる。
第１図は本発明の縦続形Ａ／Ｄ変換器の一実施例のブロ
ック図、第２図は本発明のＡ／Ｄ変換器の動作を説明す
るためのクロックタイミング図、第３図は本発明の縦続
形Ａ／Ｄ変換器の他の実施例のブロック図である。 １−１〜１−３・・・・・・サンプルホールド回路、２
−１′、２−２・・・・・オペアンプ、３−１〜３−３
・・・・・・コンパレータ、４−１．４−２・・・・・
・ラッチ回路、６−１〜６−６・・・・・・基準電圧源
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 Ｔ 了２ Ｔ ４ ６
ック図、第２図は本発明のＡ／Ｄ変換器の動作を説明す
るためのクロックタイミング図、第３図は本発明の縦続
形Ａ／Ｄ変換器の他の実施例のブロック図である。 １−１〜１−３・・・・・・サンプルホールド回路、２
−１′、２−２・・・・・オペアンプ、３−１〜３−３
・・・・・・コンパレータ、４−１．４−２・・・・・
・ラッチ回路、６−１〜６−６・・・・・・基準電圧源
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 Ｔ 了２ Ｔ ４ ６
Claims (1)
- 複数個のサンプルホールド回路と、増幅器を縦続に接続
したＡ／Ｄ変換器であって、各段の前記サンプルホール
ド回路の出力と重みづけされた基準電圧の差分をクロッ
クに同期して次段のサンプルホールド回路に送る一方、
ディジタル出力信号の極性により次のクロック周期で次
段の基準電圧の極性を制御する手段を具備したことを特
徴とする縦続形Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27762687A JPH01120126A (ja) | 1987-11-02 | 1987-11-02 | 縦続形ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27762687A JPH01120126A (ja) | 1987-11-02 | 1987-11-02 | 縦続形ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120126A true JPH01120126A (ja) | 1989-05-12 |
Family
ID=17586047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27762687A Pending JPH01120126A (ja) | 1987-11-02 | 1987-11-02 | 縦続形ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120126A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04371025A (ja) * | 1991-06-19 | 1992-12-24 | Nec Corp | Ａ／ｄ変換回路 |
-
1987
- 1987-11-02 JP JP27762687A patent/JPH01120126A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04371025A (ja) * | 1991-06-19 | 1992-12-24 | Nec Corp | Ａ／ｄ変換回路 |
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