WO2011090155A1 - A/d変換回路 - Google Patents

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WO2011090155A1
WO2011090155A1 PCT/JP2011/051069 JP2011051069W WO2011090155A1 WO 2011090155 A1 WO2011090155 A1 WO 2011090155A1 JP 2011051069 W JP2011051069 W JP 2011051069W WO 2011090155 A1 WO2011090155 A1 WO 2011090155A1
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WO
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differential
input
terminal
signal
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PCT/JP2011/051069
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Inventor
栄実 野口
Original Assignee
日本電気株式会社
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/34Analogue value compared with reference values
    • H03M1/38Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/44Sequential comparisons in series-connected stages with change in value of analogue signal
    • H03M1/445Sequential comparisons in series-connected stages with change in value of analogue signal the stages being of the folding type
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/20Increasing resolution using an n bit system to obtain n + m bits
    • H03M1/202Increasing resolution using an n bit system to obtain n + m bits by interpolation
    • H03M1/203Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit
    • H03M1/204Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit in which one or more virtual intermediate reference signals are generated between adjacent original reference signals, e.g. by connecting pre-amplifier outputs to multiple comparators
    • HELECTRICITY
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    • H03M1/38Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/44Sequential comparisons in series-connected stages with change in value of analogue signal

Definitions

  • the present invention is based on the priority claim of Japanese Patent Application No. 2010-012100 (filed on Jan. 22, 2010), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to an A / D conversion circuit that converts an analog signal into a digital signal.
  • Flash-type 1-bit A / D converter (comprising a small number of amplifier circuits, comparators, and selectors) as an A / D conversion circuit that realizes A / D conversion with a small circuit configuration and high speed and low power.
  • a circuit configuration is known in which a plurality of stages are connected to obtain desired accuracy and resolution (number of bits) (see, for example, Non-Patent Document 1).
  • FIG. 9 is a diagram for explaining a related technique described in Non-Patent Document 1.
  • FIG. 9 shows an entire circuit in which a flash type 1-bit A / D converter 10 ′ including differential amplifier circuits 11 to 13, a comparator 14, and a selector 15 is connected in multiple stages (N stages). The configuration (first three stages) is shown.
  • FIG. 9 is created by the present inventor in order to explain the related technology.
  • FIG. 10 is a diagram for explaining the configuration of the 1-bit A / D converter 10 ′ (the configuration of each stage is the same) in FIG. 9.
  • FIG. 10 shows the configuration of the first stage.
  • FIG. 11A and 11B show direct current (DC) transfer characteristics with respect to input voltages of outputs Va, Vb, and Vc of the amplifier circuits 11, 12, and 13 of the 1-bit A / D converter 10 ′ of FIG.
  • FIG. 11C is a diagram for explaining the DC transfer characteristics of the outputs Voa and Vob of the selector 15.
  • FIG. 11C is a diagram for explaining the input / output characteristics of the input voltage versus the output voltage) and the output ADOUT of the comparator.
  • the horizontal axis (X axis) is the input voltage
  • the vertical axis (Y axis) is the output voltage.
  • FIG. 11D and FIG. 11E are diagrams showing how the selector 15 is selected.
  • FIG. 10 and FIG. 11 are both created by the inventor in order to explain the related technology.
  • a second preamplifier circuit 22 for differentially inputting and amplifying the reference voltage B (the voltage of the tap B of the ladder resistor) is disposed in front of the first-stage 1-bit A / D converter 10 ′. ing.
  • the first stage 1-bit A / D converter 10 A first amplifier circuit 11 that differentially inputs and differentially amplifies the differential output Via of the first preamplifier circuit 21; A second amplifier circuit 12 that differentially inputs and differentially amplifies the differential output Vib of the second preamplifier circuit 22; A third amplifier circuit 13 (also referred to as an “amplification circuit for interpolation”) that performs differential amplification by differentially inputting the normal input of the first amplifier circuit 11 and the inverted input of the second amplifier circuit 12; A comparator 14 that differentially inputs the differential output Vc of the third amplifier circuit 13 and outputs a comparison result as a binary logic signal (digital signal); Three differential outputs, that is, the differential output Va of the first amplifier circuit 11, the differential output Vb of the second amplifier circuit 12, and the differential output Vc of the third amplifier circuit 13, are first to Two of the three differential outputs (Va, Vb, Vc) are input according to the output ADOUT of the comparator 14 that is input to the third differential input terminal and is the 1-bit
  • the first and second preamplifier circuits 21 and 22 have the same configuration.
  • the first amplifier circuit 11 differentially inputs and differentially amplifies the differential signal Via (V CM1I + Via / 2, V CM1I ⁇ Via / 2) from the first preamplifier circuit 21.
  • V CM1I and V CM1O are the midpoint voltages (common mode voltages) of the differential input signal and differential output signal in the first amplifier circuit 11.
  • the second amplifier circuit 12 differentially inputs and differentially amplifies the differential signal Vib (differential signal VCM2I + Vib / 2, VCM2I ⁇ Vib / 2) from the second preamplifier circuit 22,
  • the second differential signals V CM2O + Vb / 2 and V CM2O ⁇ Vb / 2 (differential voltage Vb) are output.
  • V CM2I and V CM2O are the midpoint voltages (common mode voltages) of the differential input signal and differential output signal in the second amplifier circuit 12.
  • the third amplifier circuit 13 And Vb are interpolated (internally divided at an internal ratio of 1: 1), and are therefore referred to as “interpolation amplifier circuits.” In the example shown in FIG. 11, 12, and 13 have the same configuration.
  • the first-stage 1-bit A / D converter 10 ′ is shown. However, in each 1-bit A / D converter 10 ′ after the second stage, as shown in FIG.
  • the amplifying circuit 11 and the second amplifying circuit 12 include first and second differential outputs Voa from the first and second differential output terminals of the selector 15 of the preceding 1-bit A / D converter 10 ′. Each Vob is differentially input.
  • the comparator 14 differentially inputs the differential signal from the third amplifier circuit 13 and outputs High / Low as an output ADOUT that is a logical value signal according to the positive or negative of the difference voltage Vc.
  • the selector 15 selects the differential output Vc of the third amplifier circuit 13 and the differential output Vb of the second amplifier circuit 12, and the first difference is selected.
  • the dynamic output Voa and the second differential output Vob are output (FIG. 11D).
  • the selector 15 selects the differential output Va of the first amplifying circuit 11 and the differential output Vc of the third amplifying circuit 13 when the output ADOUT of the comparator 14 is High, respectively,
  • the output Voa and the second differential output Vob are output (FIG. 11E).
  • the first and second differential output voltages Va and Vb of the first and second amplifier circuits 11 and 12 have DC transfer characteristics having different zero-cross points A and B (
  • the differential output voltage Vc of the third amplifier circuit 13 has a DC transfer characteristic (shown by a solid line) having a zero cross at an intermediate point C between points A and B.
  • the comparator 14 determines whether the differential output voltage Vc of the third amplifier circuit 13 is positive or negative, and the input voltage to the 1-bit A / D converter 10' In addition, two levels (sections) ([AC] and [CB]) are identified.
  • the selector 15 selects Vc and Vb or Va and Vc from among the three differential output voltages Va, Vb, and Vc according to the value of the output ADOUT of the comparator 14 to select the first.
  • a DC transfer characteristic DC transfer characteristic of the output voltage with respect to the input voltage
  • the first differential output Voa (the alternate long and short dash line) of the selector 15 outputs Vc in FIG. 11A when the input voltage is equal to or lower than the midpoint C of the section between A and B. It becomes 0 at C (zero cross point).
  • the first differential output Voa of the selector 15 swings from 0 to a negative value at the point C and becomes discontinuous at the point C.
  • the second differential output Vob (broken line) of the selector 15 is Vb in FIG.
  • Vc in FIG. 11A from the voltage value lower than the point C where the input voltage is lower than the middle point of the section between A and B to point C.
  • FIGS. 12B and 12C show the DC transfer characteristics of the first-stage 1-bit A / D converter 10 ′ in FIG. 12A (input voltage and output voltages Va1, Vb1, and Vc1 of the amplifier circuits 11, 12, and 13). And the signal waveform of the output ADOUT1 of the comparator 14 of the first-bit 1-bit A / D converter 10 ′.
  • FIGS. 12B and 12C correspond to FIGS. 11A and 11B.
  • the output ADOUT1 of the comparator 14 to which Vc1 is input is Low when Vc1 ⁇ 0, and High when Vc1> 0.
  • ADOUT1 is Low when the input voltage is below point C (Vc1 ⁇ 0), and is High when the input voltage is above point C (Vc1 ⁇ 0).
  • FIG. 12D and 12E show the DC transfer characteristics (input voltage and output voltages Va2, Vb2, and Vc2) of the second-stage 1-bit A / D converter 10 ′ in FIG. It is a figure which shows the signal waveform of output ADOUT2 of the comparator 14 of 1-bit A / D converter 10 'of eyes.
  • FIG. 12D corresponds to FIG.
  • the output ADOUT2 of the comparator 14 to which Vc2 is input is Low when Vc2 ⁇ 0, and High when Vc2> 0.
  • ADOUT2 is Low when the input voltage is below the point E between the point B and the point C, the input voltage is High between the point E and the point C, and between the point D and the point C between the points C and A. Becomes Low and becomes High in the range above the point D.
  • FIGS. 12F and 12G show the DC transfer characteristics (input voltage and output voltages Va3, Vb3, and Vc3) of the 1-bit A / D converter 10 ′ in the third stage of FIG. It is a figure which shows the signal waveform of output ADOUT3 of the comparator 14 of 1-bit A / D converter 10 'of eyes.
  • the output ADOUT3 of the comparator 14 to which Vc3 is input is Low when Vc3 ⁇ 0, and High when Vc3> 0.
  • ADOUT3 is Low when the input voltage is in the range below the midpoint between point B and point D, the input voltage is high between the midpoint between point B and point E, and point E, and the midpoint between point E and C and point E Between the middle point between point E and C and point C, and the input voltage is low between the middle point and point C between point C and point D (the middle point between A and C). High between the midpoint of point C and point D and point D, Low between point E (midpoint of B and C) and midpoint between point A and point D, and more than midpoint between points D and A High.
  • the DC of the output differential voltage Vcn (n 1, 2, 3,..., N) of the 1-bit A / D converter 10 ′ at each stage.
  • the zero cross point of the transfer characteristic is a characteristic that equally divides the AB section by 2 n (2 to the power of n).
  • Vc1 has one zero-cross point at point C, and divides the input voltage AB section into two equal parts.
  • FIG. 13 shows the relationship between ADOUT1 to ADOUT3 and the input voltage.
  • ADOUT1 corresponds to MSB (Most Significant Bit)
  • ADOUTN corresponds to LSB (Least Significant Bit).
  • the output ADOUT1 of the first-stage 1-bit A / D converter 10 ′ is MSB
  • the 1-bit of the N-th stage An N-bit A / D conversion circuit in which the output ADOUTN of the A / D converter 10 ′ is LSB can be configured.
  • Japanese Patent Application Laid-Open No. 2004-133867 discloses a pipeline having a sample hold circuit that samples and holds a previous stage signal, a comparator that compares an output of the sample hold circuit with a comparison reference signal, and a subtracter that subtracts a subtract signal from the output of the sample hold circuit.
  • An A / D converter having a configuration in which cells are cascaded in a plurality of stages is disclosed.
  • Patent Document 2 an input signal is folded at a folding stage, and the folded signal has four upward edges and four downward edges, and the amplitude range of the folded signal is the amplitude range of the original input signal.
  • the DC transfer characteristics of the 1-bit A / D converter 10 in each stage has a discontinuous characteristic having a shape like a sawtooth wave with respect to the input voltage. For example, when the input voltage exceeds the point C in the direction from the point B to the point A, in FIG. 11C, Voa indicated by the alternate long and short dash line changes discontinuously from 0 to a negative value at the point C, and Vob indicated by the broken line is , The point C changes discontinuously from a positive value to zero.
  • FIG. 12D is a diagram showing characteristics with respect to input voltages of the output voltages Va2, Vb2, and Vc2 of the first to third amplifier circuits 11, 12, and 13 in the second-stage 1-bit A / D converter 10 ′. is there.
  • Va2 indicated by the alternate long and short dash line reaches 0 from the negative value to the point C, changes to a negative value discontinuously at the point C, and then increases again.
  • Zero cross at. Vb2 indicated by a broken line rises by zero crossing at a point B, rises again after changing discontinuously from a positive value to 0 at a point C.
  • Vc2 indicated by a solid line rises by zero crossing at a point E, rises after discontinuously changing from a positive value to a negative value at a point C, and rises to zero crossing at a point D.
  • FIG. 12 (F) is a diagram showing characteristics with respect to the input voltages of the output voltages Va3, Vb3, and Vc3 of the first to third amplifier circuits 11, 12, and 13 in the third-stage 1-bit A / D converter 10 ′. is there.
  • Vc3 indicated by a solid line is zero-crossed at an intermediate point between B and E, rises again after discontinuously changing from a positive value to a negative value, is zero-crossed at a midpoint between points E and C, and is positively negative from a positive value at point C. It rises again after being discontinuously changed, then crosses zero at the midpoint of points C and D, rises again after changing discontinuously from positive to negative at point D, and crosses zero at the midpoint of points D and A is doing.
  • FIG. 12 (F) when the input voltage fluctuates in a minute range on both sides (+ side and ⁇ side) between points C, D, and E, Vc3 goes back and forth between a positive value and a negative value.
  • ADOUT3 which is an LSB, fluctuates between High and Low, resulting in unstable operation.
  • FIG. 12D when the input voltage fluctuates in a minute range on both sides (+ side and ⁇ side) with point C in between, Vc2 goes back and forth between a positive value and a negative value. Will flutter between High and Low.
  • ADOUT1 which is the MSB
  • ADOUT2 ADOUT3 all output values different from the original values.
  • a / D conversion is performed at high speed for an AC signal with a high frequency input voltage or a transient signal such as a single pulse, there is a problem similar to the above due to the discontinuity of the DC transfer characteristics. Arise.
  • the present invention was devised in view of the above problems, and an object of the present invention is to provide an A / D conversion circuit that avoids an unstable operation caused by discontinuity in DC transfer characteristics.
  • N-stage cascade connection of 1-bit A / D converters for analog-to-digital conversion of input voltage to 1 bit, and input input to the first stage
  • An A / D conversion circuit that amplifies and outputs a voltage, sequentially transmits the voltage to the next stage, performs A / D conversion at each stage, and performs N-bit A / D conversion as a whole.
  • the D converter is provided with an A / D conversion circuit having a DC transfer characteristic that is folded back at the center voltage of the input voltage to be converted from analog to digital.
  • the 1-bit A / D converter includes first and second amplifier circuits that respectively input first and second input signals as input analog voltages to the 1-bit A / D converter; A third amplifying circuit for inputting an intermediate value between the first input signal and the second input signal; a comparator for inputting an output of the third amplifying circuit and outputting a binary signal according to positive or negative; Using the output of the comparator as a selection control signal, the output of the third amplifier circuit and the output of one of the first and second amplifier circuits among the three outputs of the first to third amplifier circuits.
  • the first and second output signals are input as first and second input signals to the 1-bit A / D converter in the next stage, and the selector includes the first input signal and the second input signal.
  • the polarity of one of the two outputs of the selected first or second set is inverted so that the direct current transfer characteristics of the 1-bit A / D converter are symmetrically folded around the intermediate value of the input signal Output the signal.
  • a semiconductor device on which the A / D conversion circuit is mounted is provided.
  • FIG. 1 It is a figure which shows the structure of the 1st Example of this invention. It is a figure which shows the structure of the 1-bit A / D converter of the 1st Example of this invention.
  • (A) to (C) are diagrams for explaining the DC transfer characteristics and the comparator output ADOUT of the 1-bit A / D converter according to the first embodiment of the present invention, and (D) and (E) are for explaining the selector circuit. It is a figure to do.
  • (A) is a diagram showing a configuration of an A / D conversion circuit according to the first embodiment of the present invention
  • (B) to (G) are diagrams showing DC transfer characteristics and comparator outputs at each stage.
  • FIG. 10 is a diagram for explaining the 1-bit A / D converter of FIG. 9.
  • (A) to (C) are diagrams for explaining the DC transfer characteristics of the 1-bit A / D converter of FIG. 10, and
  • (D) and (E) are diagrams for explaining the operation of the selector.
  • (A) is a diagram showing the configuration of the A / D conversion circuit of FIG. 9, and (B) to (G) are diagrams showing DC transfer characteristics and comparator outputs at each stage. It is a figure explaining the A / D conversion output of the A / D conversion circuit of FIG.
  • N-stage (where N is a predetermined positive integer of 2 or more) cascade connection of 1-bit A / D converters for analog-to-digital conversion of input voltage to 1-bit, the first stage An A / D conversion circuit that amplifies and outputs the input voltage input to the first stage, transmits it to the next stage in sequence, performs A / D conversion at each stage, and performs N-bit A / D conversion as a whole,
  • the 1-bit A / D converter has a DC transfer characteristic that is folded back at the center voltage of the input voltage to be converted from analog to digital.
  • the 1-bit A / D converter receives first and second input signals as input analog voltages to the 1-bit A / D converter, respectively.
  • the selector (16) is selected so that the direct-current transfer characteristic of the 1-bit A / D converter is symmetrically folded with the intermediate value between the first input signal and the second input signal as a boundary.
  • a signal obtained by inverting the polarity of one of the two outputs of the first or second set is output.
  • the first and second output signals (Voa, Vob) output from the selector (16) are input as the first and second input signals of the 1-bit A / D converter in the next stage.
  • the selector (16) outputs the outputs of the third and second amplifier circuits (13, 12), respectively, when the output of the comparator is a first value.
  • the output of the comparator is a second value selected as the first and second output signals
  • the signals obtained by inverting the polarities of the outputs of the third and first amplifier circuits (13, 11) are respectively The first and second output signals are selected.
  • the first and second output signals of the 1-bit A / D converter are configured such that the input voltage is lower than the center voltage in the vicinity of the center voltage of the input voltage.
  • the output (Vc1) of the third amplifier circuit (13) is not changed between the time and the high.
  • the output of the comparator (14) to be input may be configured to have the same value without changing the value at the center voltage of the input voltage.
  • the selector is composed of a MOS transfer gate.
  • the selector includes first to third input terminals for inputting outputs (Va, Vb, Vc) of the first to third amplifier circuits, respectively, and the first And first and second output terminals for outputting a second output signal, and first and second transfer terminals inserted between the first and second input terminals and the second output terminal, respectively.
  • a third switch (1617, 1618) and a fourth switch (1613, 1614) each including a transfer gate, and the first switch and the second switch are the selection control signal and the second switch, respectively.
  • the conduction / non-conduction is complementarily controlled by the inverted signal of the selection control signal, and the third and fourth switches are complementarily turned on / off by the selection control signal and the inverted signal of the selection control signal, respectively.
  • the selection control signal is a first value
  • the second and fourth switches are turned on, the first and third switches are turned off, and the third and second switches
  • the outputs (Vb, Vc) of the amplifier circuit are output as the first and second output signals from the first and second output terminals, respectively
  • the selection control signal is a second value
  • the first And the third switch are turned on, the second and fourth switches are turned off, and the signal obtained by inverting the polarity of the output (Vb) of the third amplifier circuit and the output (Va) of the first amplifier circuit From the first and second output terminals.
  • the first it may be configured to output as the second output signal.
  • the selector includes a differential circuit including a plurality of differential pairs stacked vertically between power supplies, and the conduction / non-conduction of the current path of the differential pair is determined by the selection circuit. It is good also as a structure switched by a selection control signal.
  • the selector is connected to a current source (I1) connected to a first power supply (GND), a source coupled in common, and the output of the comparator.
  • a first differential pair transistor (MN5, MN6) that inputs a selection control signal and its complementary signal to the gate, and a source connected in common to the first output of the first differential pair transistor,
  • a second differential pair transistor (MN1, MN2) that inputs an input signal and its complementary signal to the gate, and a source connected in common to the second output of the first differential pair transistor, the second input
  • a third differential pair transistor (MN3, MN4) that inputs a signal and its complementary signal to the gate, and the first output of the differential output of the second and third differential pair transistors is the first Resistor element (R1) Are connected to the second power supply (VDD) and output to one of the differential output terminals, and the second output of the differential output of the second and third differential pair transistors is the second resistance element ( The circuit may be connected to the second power supply via R2) and output
  • the track and hold operations are controlled by a clock signal between the output of the preceding 1-bit A / D converter and the input of the succeeding 1-bit A / D converter.
  • a track hold (T / H) circuit may be provided, and the 1-bit A / D converters of each stage cascade-connected in a plurality of stages may be pipelined.
  • a multi-stage cascaded 1-bit A / D converter includes first to third differential amplifier circuits (11, 11). 12, 13), a differential output signal of the third differential amplifier circuit, a comparator (14) for outputting a binary signal based on the value of the differential output signal, and the first to A selector (16) having first to third differential input terminals for differentially inputting differential output signals of the third differential amplifier circuit; and a first differential output terminal and a second differential output terminal.
  • the selector (16) switches the normal terminal and the inverting terminal of the third differential input terminal to the normal terminal of the first differential output terminal.
  • a non-inverting terminal of the second differential input terminal connected to a non-inverting terminal and an inverting terminal of the second differential output terminal, respectively, and an output of the comparator.
  • the inverting terminal and the normal terminal of the third differential input terminal are respectively connected to the normal terminal and the inverting terminal of the first differential output terminal, and the first difference
  • the inverting terminal and the normal terminal of the dynamic input terminal are connected to the normal terminal and the inverting terminal of the second differential output terminal, respectively.
  • the first and second differential amplifying circuits (11, 12) of the 1-bit A / D converter at the subsequent stage are connected to the first and second of the selector of the immediately preceding 1-bit A / D converter.
  • the differential signals from the differential output terminals are respectively input, and the third differential amplifier circuit (13) of the 1-bit A / D converter in the subsequent stage is connected to the 1-bit A / D converter immediately before.
  • the signal of the normal terminal of the first differential output terminal of the selector and the signal of the inverting terminal of the second differential output terminal of the selector of the previous 1-bit A / D converter are differentially input.
  • the first and second differential amplifier circuits (11, 12) of the first-stage 1-bit A / D converter are the differential outputs of the first and second pre-differential amplifier circuits (21, 22).
  • the differential output signals from the terminals are respectively input differentially, and the third differential amplifier circuit (13) of the first-bit 1-bit A / D converter is connected to the first pre-differential amplifier circuit (21). ) And the signal at the non-inverting terminal of the differential output terminal of the second pre-differential amplifier circuit (22).
  • the first pre-differential amplifier circuit (21) differentially inputs an input signal and a first reference signal
  • the second pre-differential amplifier circuit (22) is configured to input the input signal and the first reference signal.
  • a first reference signal and a second reference signal having a different potential are differentially input.
  • the output signals of the plurality of comparators of the plurality of stages of 1-bit A / D converters are taken as A / D conversion results.
  • the first and second differential output terminals of the selector of the preceding 1-bit A / D converter are respectively input and held.
  • the first and second track hold circuits (31, 32) for transmitting to the 1-bit A / D converter in the next stage may be provided.
  • the selector includes a normal terminal and an inverting terminal (1601, 1602) of the first differential input terminal, and an inverting terminal and a positive terminal of the second differential output terminal.
  • First and second pass transistors (1611, 1612) inserted between the transfer terminals (1610, 1609) and controlled to be conductive and non-conductive in common by the output signal of the comparator;
  • the second differential input terminal is inserted between the normal rotation terminal and the inverting terminal (1605, 1606), and the second differential output terminal normal rotation terminal and the inverting terminal (1609, 1610).
  • Third and fourth pass transistors (1615, 1616) whose conduction and non-conduction are controlled in common by an inverted signal of the output signal of the comparator;
  • Fifth and sixth pass transistors (1613, 1614) whose conduction and non-conduction are controlled in common by an inverted signal of the output signal of the comparator;
  • the non-inverting terminal and the inverting terminal (1603, 1604) of the third differential input terminal, and the inverting terminal and the non-inverting terminal (1608, 1607) of the first differential output terminal, respectively It may be configured to include seventh and eighth pass transistors (1617, 1618) whose conduction and non-conduction are controlled in common by the output signal of the comparator.
  • an A / D conversion circuit that eliminates the characteristics (step difference) and enables stable operation at high speed is realized.
  • an A / D conversion circuit capable of high-speed and stable operation can be obtained by configuring the selector (16) using a transfer gate including a MOS transistor. It is suitable to be mounted on a CMOS semiconductor device or the like that is highly integrated and markedly increased in speed.
  • the selector (16) can be operated at high speed and stably by using a CML (Current Mode Logic) type selector configured by switching the current sources of the two differential amplifier circuits.
  • a / D conversion circuit can be obtained.
  • a track / hold (T / H) circuit is inserted between the stages of each A / D conversion circuit, and each stage is sequentially pipelined in synchronization with the input clock signal.
  • T / H track / hold
  • FIG. 1 is a diagram showing the configuration of the first exemplary embodiment of the present invention.
  • FIG. 2 is a diagram showing a configuration of the first stage of the 1-bit A / D converter of FIG.
  • the selector 16 of the 1-bit A / D converter 10 is different from the selector 15 of the 1-bit A / D converter 10 ′ shown in FIG. 10, and the other configuration is the same. Similar to FIG.
  • the first-bit 1-bit A / D converter 10 includes a first amplifier circuit 11 that differentially inputs and differentially amplifies the differential output Via of the first preamplifier circuit 21;
  • the second amplifier circuit 12 that differentially amplifies the differential output Vib of the preamplifier circuit 22 and the input signal to the normal input terminal of the first amplifier circuit 11 and the second amplifier
  • a third amplifier circuit 13 (also referred to as “interpolating amplifier circuit”) that differentially amplifies an input signal to an inverting input terminal (input terminal with a circle) of the circuit 12;
  • a differential output of the differential output Vc of the amplifier circuit 13 and a comparison result as a binary logic signal (digital signal), a differential output Va of the first amplifier circuit 11, and a second amplifier circuit 12 differential outputs Vb and the differential output Vc of the third amplifier circuit 13 are converted into the first differential output Vb.
  • Vc and Vb or -Vc (a signal obtained by inverting the polarity of Vc) and -Va (a signal obtained by inverting the polarity of Va)
  • a selector 16 for outputting from the first and second differential output terminals.
  • the first and second preamplifier circuits 21 and 22 have the same configuration.
  • the first amplifier circuit 11 differentially inputs and differentially amplifies the differential signal Via (V CM1I + Via / 2, V CM1I ⁇ Via / 2) from the first preamplifier circuit 21.
  • V CM1I and V CM1O are the midpoint voltages (common mode voltages) of the differential input signal and differential output signal in the first amplifier circuit 11, respectively.
  • the second amplifier circuit 12 differentially inputs and differentially amplifies the differential signal Vib (differential signal V CM2I + Vib / 2, V CM2I ⁇ Vib / 2) from the second preamplifier circuit 22. 2 differential signals V CM2O + Vb / 2 and V CM2O ⁇ Vb / 2 (difference voltage Vb) are output.
  • V CM2I and V CM2O are midpoint voltages (common mode voltages) of the differential input signal and differential output signal in the second amplifier circuit 12, respectively.
  • the third amplifier circuit 13 outputs an intermediate voltage obtained by interpolating Va and Vb (internal division with an internal ratio of 1: 1).
  • the first, second and third amplifier circuits 11 are called circuits. , 12 and 13 have the same configuration.
  • the first amplifier circuit 11 and the second amplifier circuit 12 include first and second differential outputs Voa from the first and second differential output terminals of the selector 16 of the preceding 1-bit A / D converter 10, respectively. Each Vob is differentially input.
  • the comparator 14 outputs High / Low as the output ADOUT that is a logical value signal according to the positive or negative of the difference voltage Vc of the differential signal from the third amplifier circuit 13.
  • the selector 16 includes first, second, and third differential inputs that receive the differential outputs Va, Vb, and Vc of the first, second, and third amplifier circuits 11, 12, and 13, and the first and second differential inputs.
  • the output ADOUT of the comparator 14 has a first logic value (for example, High)
  • the third differential input is connected straight to the first differential output
  • the second differential output Voa and Vob are provided.
  • the differential input is connected straight to the second differential output and the output ADOUT of the comparator 14 is a second logic value (eg, Low)
  • the first differential input is cross-connected to the second differential output. , Cross connect the third differential input to the first differential output.
  • FIG. 3A is an input / output transfer characteristic in the first embodiment of the present invention
  • FIG. 3B is an outline of an output ADOUT of a comparator (comparator).
  • 3 (A) and 3 (B) are the same as FIGS. 11 (A) and 11 (B).
  • 3D and 3E are diagrams for explaining the operation of the selector 16 in FIG.
  • the output ADOUT of the comparator 14 changes from Low to High at the point C where the output voltage Vc of the third amplifier circuit 13 in FIG. 2 changes from negative to positive.
  • the selector 16 outputs Vc and Vb as first and second differential outputs Voa and Vob, similarly to the selector 15 of FIG. 11D. Is done.
  • ADOUT High
  • the selector 16 cross-connects Vc to Voa and cross-connects Va to Vob.
  • the non-inverted signal of the differential output Vc of the third amplifier circuit 13 is the inverted signal of the first differential output Voa of the selector 16, and the inverted signal of the differential output Vc of the third amplifier circuit 13 is the selector.
  • the first differential output Voa is cross-connected so as to be output as a normal rotation signal
  • the normal output signal of the differential output Va of the first amplifier circuit 11 is connected to the second differential output Vob of the selector 16.
  • the X-axis is an input voltage
  • the Y-axis is an output voltage (selector outputs Voa and Vob).
  • the DC transfer characteristic with respect to the input voltage of the first differential output Voa of the selector 16 is axisymmetric about the Y axis passing through the point C (the midpoint C of A and B is a mountain shape (triangular waveform)).
  • the 1-bit A / D converter 10 having such folded DC transfer characteristics can be configured as an N-bit A / D conversion circuit as a whole by performing N-stage cascade connection.
  • the output voltage of each stage has a triangular wave-like DC transfer characteristic without discontinuities.
  • FIG. 4D shows the input voltages of the differential outputs Va2, Vb2, and Vc2 of the first to third amplifier circuits 11, 12, and 13 of the second-stage 1-bit A / D converter 10 of FIG. 4A. It is a figure which shows the DC transfer characteristic with respect to. Va2 and Vb2 in FIG. 4D correspond to Voa and Vob in FIG. 3C, and their characteristics are symmetrical at the point C to the left and right. Vc2 in FIG. 4D is an intermediate value between Va2 and Vb2, and its characteristics are symmetrical at the point C.
  • FIG. 4F shows the input voltages of the differential outputs Va3, Vb3, and Vc3 of the first to third amplifier circuits 11, 12, and 13 of the third-stage 1-bit A / D converter 10 of FIG. It is a figure which shows the DC transfer characteristic with respect to. Va3 and Vb3 in FIG. 4F correspond to Voa2 and Vob2 in FIG.
  • Va3 is -In the voltage range (section) where the input voltage is B and C, the line is symmetrical about the Y axis passing through its midpoint E (point E is the peak of the mountain) -In the voltage range (section) where the input voltage is E and D, the line is symmetrical about the Y axis passing through its midpoint C (point C is the valley bottom), -In the voltage range (section) where the input voltage is C and A, the line is symmetrical about the Y axis passing through the midpoint D (point D is the peak of the mountain).
  • Vb3 is In the voltage range (section) where the input voltage is B and C, the line is symmetrical about the Y axis passing through its midpoint E (point E is the peak of the mountain) -In the voltage range (section) where the input voltage is E and D, the line is symmetrical about the Y axis passing through its midpoint C (point C is the valley bottom), In the voltage section where the input voltage is C and A, the line is symmetrical about the Y axis passing through the middle point D (the point D is the peak of the mountain).
  • the differential output Vc3 of the third amplification circuit 13 of the third-stage 1-bit A / D converter 10 is an intermediate value between Va3 and Vb3.
  • the line In the voltage range (section) where the input voltage is B and C, the line is symmetrical about the Y axis passing through its midpoint E (point E is the peak of the mountain) -In the voltage range (section) where the input voltage is E and D, the line is symmetrical about the Y axis passing through its midpoint C (point C is the valley bottom), -In the voltage range (section) where the input voltage is C and A, the line is symmetrical about the Y axis passing through the midpoint D (point D is the peak of the mountain).
  • the zero cross point has a characteristic that equally divides the AB section by 2 to the Nth power.
  • ADOUT1, ADOUT2, ADOUT3 can obtain a gray code output in which a plurality of bits are not switched at the same time (only one bit is changed), and can perform a stable operation even if it is operated at high speed.
  • the digital code may be converted from the gray code into a normal binary code.
  • FIG. 6 is a diagram illustrating a configuration of the selector 16 according to the present embodiment described with reference to FIGS. 1 and 2.
  • the selector 16 NMOS transistors 1611 and 1612 connected between a normal rotation terminal 1601 and an inversion terminal 1602 for differentially inputting Va, and an inversion terminal 1610 and a normal rotation terminal 1609 for differentially outputting Vob, NMOS transistors 1613 and 1618 respectively connected between a normal rotation terminal 1603 for differentially inputting Vc, a normal rotation terminal 1607 for differentially outputting Voa, and an inverting terminal 1608;
  • NMOS transistors 1617 and 1614 respectively connected between an inverting terminal 1604 for differentially inputting Vc, a normal terminal 1607 for differentially outputting Voa, and an inverting terminal 1608;
  • a normal rotation terminal 1605 and an inverting terminal 1606 for differentially inputting Vb; and nMOS transistors 1615 and 1616 respectively connected between a normal rotation terminal 1609 and a inverting terminal 1610
  • folding of the DC transfer characteristic can be realized by combining a simple transfer gate (pass transistor) with MOS transistors.
  • a simple transfer gate pass transistor
  • MOS transistor transfer gate a selector circuit can be realized with a very small area without requiring extra power, and thus an A / D conversion circuit advantageous for low power miniaturization can be realized.
  • FIG. 7 is a diagram showing another configuration of the selector 15 of the present embodiment described with reference to FIGS. 1 and 2.
  • the folding of the DC transfer characteristic can also be realized by a configuration in which the signal is selected by switching the current source of the differential amplifier circuit. In this case, increase in power and area is indispensable, but the driving ability of the next stage is increased and high-speed operation can be expected as compared with the case of a simple transfer gate composed of MOS transistors.
  • nMOS transistors NM5 and NM6 whose sources connected in common are connected to a constant current source I1, and whose gates receive ADOUT and its inverted signal, NMOS transistors MN1 and MN2 whose sources are connected to the drain of the nMOS transistor NM5 via resistors R3 and R4, and IN1 and its inverted signal IN1B are input to the gate; NMOS transistors MN3 and MN4 whose sources are connected to the drain of the nMOS transistor NM6 via resistors R5 and R6, and IN2 and its inverted signal IN2B are input to the gate; a resistor R1 connected between the commonly connected drains of the nMOS transistors MN1 and MN3 and the power supply VDD; a resistor R2 connected between the commonly connected drains of the nMOS transistors MN2 and MN4 and the power supply VDD; It has.
  • the differential circuit (differential switch) in FIG. 7 is replaced with the transistors 1611, 1612, 1615, and 1616 in FIG. 6, IN1 and IN1B in FIG. 7 are connected to terminals 1601 and 1602, and Va is differentially input. , IN2 are connected to terminals 1605 and 1606, Vb is differentially input, and OUT and OUTB are connected to terminals 1609 and 1610, and Vob is output. Further, the differential circuit in FIG. 7 is replaced with the transistors 1613, 1614, 1617, and 1618 in FIG. 6, and IN1 and IN1B in FIG. 7 are connected to terminals 1604 and 1603, and Vc is differentially input, and IN2B and IN2 are input. Vc is differentially input by connecting to terminals 1603 and 1604, and Voa is output by connecting OUT and OUTB to terminals 1607 and 1608.
  • FIG. 8 is a diagram showing the configuration of the second embodiment of the present invention.
  • the first and second track hold circuits (T / H circuits) are connected between the stages of the cascade-connected 1-bit A / D converters 10 shown in FIG. ) 31 and 32 are provided to synchronize with a clock signal (for example, an external clock signal), and each stage is sequentially pipelined.
  • a clock signal for example, an external clock signal
  • the first track hold circuit (T / H circuit) 31 having a dynamic input and a differential output is provided, and the second differential output terminal of the selector 16 of the first-stage 1-bit A / D converter 10 and the first-stage 1-bit A
  • a second track hold circuit (T / H circuit) 32 having a differential input and a differential output is provided between the differential input terminals of the second amplifier circuit 12 of the / D converter 10.
  • 2 track hold circuits (T / H circuits) 31 and 32 are controlled by a common clock signal (external clock).
  • the first and second track hold circuits (T / H circuits) 31 and 32 between the other stages such as the first stage, the second stage, the second stage, and the third stage have the same connection configuration.
  • a common clock signal is supplied to the track hold circuit (T / H circuit) between all stages.
  • the track hold circuits 31 and 32 track and hold the input signal even for a high-frequency input signal, a more stable clock-synchronized A / D conversion circuit can be realized.
  • the track hold circuits (T / H circuits) 31 and 32 have the same configuration. Although the internal configuration of the track hold circuits (T / H circuits) 31 and 32 is not shown in FIG. 8, a known circuit or the like can be used. As is well known, a track hold circuit is composed of a switch connected between an input and an output, and a capacitor (capacitor for sampling) connected between a connection point between the switch and the output and the ground (GND).
  • the sampling time For example, in a sample and hold circuit that turns on and outputs the input voltage as it is when the clock signal is High, turns off the switch when the clock signal is Low, and holds and outputs the input voltage when turned off, the sampling time For example, a configuration may be adopted in which tracking is performed until the difference between the input voltage and the output voltage becomes LSB / 2. By doing so, sampling measurement of a single shot signal is also possible.
  • the track hold circuit may have a configuration in which the on-time (sampling time) of the sample hold circuit switch is short, the sampling capacity is small, and the bandwidth is widened (however, the sampling capacity may be reduced). If it is small, noise during hold may be a problem).
  • the discontinuity of the DC transfer characteristic which is a problem in the related art, is eliminated, and a stable operation is possible.
  • This is particularly effective for high-speed operations with severe timing.
  • the digital output code output as a result is a gray code output. This is effective for stable and high-speed operation of a digital logic CMOS logic circuit.
  • the A / D conversion device described in the above embodiment is preferably mounted on, for example, a CMOS analog / digital mixed semiconductor device or the like, but the A / D conversion device alone may be manufactured as an individual semiconductor device.
  • the disclosures of the above-mentioned patent documents and non-patent documents are incorporated herein by reference.
  • the embodiment can be changed and adjusted based on the basic technical concept.
  • Various combinations and selections of various disclosed elements are possible within the scope of the claims of the present invention. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea.

Abstract

直流伝達特性の不連続性からくる不安定な動作を回避するA/D変換回路と方法を提供する。カスケード接続される1ビットA/D変換器(10)は、第1、第2の増幅回路(11、12)と、第1、第2の増幅回路の出力の補間値(中間値)を出力する第3の増幅回路(13)と、第3の増幅回路の出力の正負によって値の定まる2値信号を出力するコンパレータ(14)と、第1乃至第3の増幅回路(11~13)の3つの出力(Va、Vb、Vc)のうちコンパレータ(14)の値に基づき、2つの出力を選択するセレクタ(16)を備える。セレクタ(16)の論理は、該2つの出力の直流伝達特性が折り返し状になるように構成されている。

Description

A/D変換回路
[関連出願についての記載]
 本発明は、日本国特許出願:特願2010-012100号(2010年1月22日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
 本発明は、アナログ信号をデジタル信号に変換するA/D変換回路に関する。
 近年、デジタル技術の発達は目覚しく、アナログ信号からデジタル信号への変換を行うA/D変換装置に対して高速化、低電力化、小型化の要求がますます高まってきている。回路構成が小規模であり、高速、且つ、低電力なA/D変換を実現するA/D変換回路として、フラッシュ型の1bit A/D変換器(少数の増幅回路、コンパレータ、セレクタを備える)を複数段接続して、所望の精度・分解能(ビット数)を得る回路構成が知られている(例えば非特許文献1参照)。
 図9は、非特許文献1に記載された関連技術を説明するための図である。図9には、差動の増幅回路11~13、コンパレータ14、セレクタ15を備えたフラッシュ型の1bit A/D変換器10’を複数段(N段)従属接続(カスケード接続)した回路の全体構成(はじめの3段)が示されている。なお、図9は、当該関連技術を説明するために、本発明者が作成したものである。
 図10は、図9の1bit A/D変換器10’(各段の構成は同一)の構成を説明するための図である。図10には、初段の構成が示されている。
 図11(A)、図11(B)は、図10の1bit A/D変換器10’の増幅回路11、12、13の出力Va、Vb、Vcの入力電圧に対する直流(DC)伝達特性(入力電圧対出力電圧の入出力特性)と、コンパレータの出力ADOUTを説明するための図である、図11(C)は、セレクタ15の出力Voa、VobのDC伝達特性を説明する図である。図11(A)、図11(C)において横軸(X軸)は入力電圧、縦軸(Y軸)は出力電圧である。図11(D)、図11(E)は、セレクタ15の選択の様子を示す図である。図10、図11は、いずれも、当該関連技術を説明するために、本発明者が作成したものである。
 図10を参照すると、入力信号電圧Vinと、参照電圧A(ラダー抵抗のタップAの電圧)とを差動入力して差動増幅する第1の前置増幅回路21と、入力信号電圧Vinと参照電圧B(ラダー抵抗のタップBの電圧)とを差動入力して差動増幅する第2の前置増幅回路22とが、初段の1bit A/D変換器10'の前段に配設されている。
 初段の1bit A/D変換器10'は、
・ 第1の前置増幅回路21の差動出力Viaを差動入力して差動増幅する第1の増幅回路11と、
・ 第2の前置増幅回路22の差動出力Vibを差動入力して差動増幅する第2の増幅回路12と、
・ 第1の増幅回路11の正転入力と第2の増幅回路12の反転入力とを差動入力して差動増幅する第3の増幅回路13(「補間用増幅回路」ともいう)と、
・ 第3の増幅回路13の差動出力Vcを差動入力し比較結果を2値論理信号(デジタル信号)として出力するコンパレータ14と、
・ 第1の増幅回路11の差動出力Vaと、第2の増幅回路12の差動出力Vbと、第3の増幅回路13の差動出力Vcとの3つの差動出力を、第1乃至第3の差動入力端子にそれぞれ入力し、1bit A/D変換結果であるコンパレータ14の出力ADOUTに応じて、3つの差動出力(Va、Vb、Vc)の中から、2つ(図11(D)、(E)に示すように、例えばVcとVb、又はVaとVc)を選択して、第1、第2の差動出力端子から出力するセレクタ15と、
 を備えている。
 第1の前置増幅回路21は、入力電圧VinとタップAの電圧VAの中点電圧VCMAをVCMA=(Vin+VA)/2として、正転入力端子にVin=VCMA+(Vin-VA )/2、反転入力端子(○の付いた入力端子)にVA=VCMA-(Vin-VA)/2を差動入力し、正転出力端子からVCMAO+Via/2(VCMAOは差動出力の中点電位)、反転出力端子(○の付いた出力端子)からVCMAO-Via/2を差動出力する。この差動出力の差電圧は、(VCMAO+Via/2)-(VCMAO-Via/2)=Viaとなる。
 第2の前置増幅回路22は、入力電圧VinとタップBの電圧VBの中点電圧VCMB=(Vin+VB)/2として、正転入力端子にVin=VCMB+(Vin-VB)/2、反転入力端子(○の付いた入力端子)にVB=VCMB-(Vin-VB)/2を差動入力し、正転出力端子からVCMBO+Vib/2(VCMBOは差動出力の中点電位)、反転出力端子(○の付いた出力端子)からVCMBO-Vib/2を差動出力する。この差動出力の差電圧は、(VCMBO+Vib/2)-(VCMABO-Vib/2)=Vibとなる。第1、第の前置増幅回路21、22は同一構成とされる。
 第1の増幅回路11は、第1の前置増幅回路21からの差動信号Via(VCM1I+Via/2、VCM1I-Via/2)を差動入力して差動増幅し、第1の差動信号VCM1O+Va/2、VCM1O-Va/2を出力し、第1の差動信号の差電圧は、(VCM1O+Va/2)-(VCM1O-Va/2)=Vaとなる。ただし、VCM1I、VCM1Oは第1の増幅回路11における差動入力信号、差動出力信号の中点電圧(コモンモード電圧)である。
 第2の増幅回路12は、第2の前置増幅回路22からの差動信号Vib(差動信号VCM2I+Vib/2、VCM2I-Vib/2)を差動入力して差動増幅し、第2の差動信号VCM2O+Vb/2、VCM2O-Vb/2(差電圧Vb)を出力する。第2の差動信号の差電圧は(VCM2O+Vb/2)-(VCM2O-Vb/2)=Vbとなる。ただし、VCM2I、VCM2Oは第2の増幅回路12における差動入力信号、差動出力信号の中点電圧(コモンモード電圧)である。
 第3の増幅回路13は、第1の増幅回路11からの正転出力VCM1O+Via/2、第2の増幅回路12からの反転出力VCM2O-Vib/2(=差電圧(Via+Vib)/2を差動入力して差動増幅し、差動信号VCM3O+Va/2、VCM3O-Vb/2を出力する。差動出力の差電圧は、(VCM3O+Va/2)-(VCM3O-Vb/2)=(Va+Vb)/2となる。ただし、VCM3Oは第3の増幅回路13における差動出力信号の中点電圧(コモンモード電圧)である。第3の増幅回路13は、VaとVbを補間(内分比1:1で内分)した中間電圧を出力するため、「補間用増幅回路」と呼ばれる。図10に示す例では、第1、第2、第3の増幅回路11、12、13は互いに同一構成とされる。
 なお、図10には、初段の1bit A/D変換器10’が示されているが、2段目以降の各1bit A/D変換器10’においては、図9に示すように、第1の増幅回路11と第2の増幅回路12は、前段の1bit A/D変換器10’のセレクタ15の第1、第2の差動出力端子からの第1、第2の差動出力Voa、Vobをそれぞれ差動入力する。
 コンパレータ14は、第3の増幅回路13からの差動信号を差動入力しその差電圧Vcの正負に応じて、論理値信号である出力ADOUTとしてHigh/Lowを出力する。
 セレクタ15は、例えばコンパレータ14の出力ADOUTがLowのときは、第3の増幅回路13の差動出力Vcと、第2の増幅回路12の差動出力Vbとを選択し、それぞれ第1の差動出力Voaと第2の差動出力Vobとして出力する(図11(D))。
 セレクタ15は、コンパレータ14の出力ADOUTがHighのときは、第1の増幅回路11の差動出力Vaと、第3の増幅回路13の差動出力Vcとを選択し、それぞれ第1の差動出力Voaと第2の差動出力Vobとして出力する(図11(E))。
 図11(A)に示すように、第1、第2の増幅回路11、12の第1、第2の差動出力電圧Va、Vbは、それぞれ異なるゼロクロス点A、Bを持つDC伝達特性(一点鎖線と破線で示す)を有し、第3の増幅回路13の差動出力電圧Vcは点A、Bの中間点Cにゼロクロスを持ったDC伝達特性(実線で示す)を有する。なお、図11(A)に示すように、第3の増幅回路13はVcとしてVa、Vbの補間値(この例では、VaとVbの中間値Vc=(Va+Vb)/2)を出力する。
 1bit A/D変換器10'において、第3の増幅回路13の差動出力電圧Vcの正負をコンパレータ14によって判断して、1bit A/D変換器10'への入力電圧を中点Cを境に,2つのレベル(区間)([A-C]、[C-B])に識別する。
 前述したように、セレクタ15は、コンパレータ14の出力ADOUTの値に応じて、3つの差動出力電圧Va、Vb、Vcの中から、VcとVb、又は、VaとVcを選択して第1、第2の差動出力Voa、Vobとして出力することにより、図11(C)に示すようなDC伝達特性(入力電圧に対する出力電圧の直流伝達特性)が得られる。
 図11(C)において、セレクタ15の第1の差動出力Voa(一点鎖線)は、入力電圧がAとBの区間の中点C以下では、図11(A)のVcを出力し、点C(ゼロクロス点)では0となる。入力電圧が点Cの電圧よりも大となると、図11(A)のVcは正となり、ADOUT=Highとなるため、セレクタ15の第1の差動出力Voaとして、図11(A)のVaが出力される。セレクタ15の第1の差動出力Voaは、点Cで0から負値に振れ、点Cで不連続となる。また、セレクタ15の第2の差動出力Vob(破線)は、入力電圧がAとBの区間の中点である点Cよりも低い電圧値から点Cまでは、図11(A)のVbを出力し、入力電圧が点Cの電圧よりも大となると、図11(A)のVcは正となり、ADOUT=Highとなる。このため、セレクタ15の第2の差動出力Vobには、図11(A)のVcが出力され、Vobは、点Cで正値から0に振れ、点Cで不連続となる。
 図10、図11を参照して説明した1bit A/D変換器10’を単位回路として、図9に示すように、1bit A/D変換器をN段カスケード接続することにより、NビットのA/D変換回路を構成し、図12(B)~(G)に示すような、差動出力信号Van、Vbn、Vcn(n=1、2、3、…、N)と、Nビット・デジタル信号ADOUTn(n=1、2、3、…、N)を得ることができる。
 図12(B)、(C)は、図12(A)の初段の1bit A/D変換器10’のDC伝達特性(入力電圧と増幅回路11、12、13の出力電圧Va1、Vb1、Vc1の関係)と、初段の1bit A/D変換器10’のコンパレータ14の出力ADOUT1の信号波形を示す図である。図12(B)、(C)は、図11(A)、(B)に対応している。Vc1を入力するコンパレータ14の出力ADOUT1は、Vc1≦0のときLow、Vc1>0のときHighである。ADOUT1は、入力電圧が点C以下(Vc1≦0)でLow、入力電圧が点C以上(Vc1≧0)でHighとなる。
 図12(D)、(E)は、図12(A)の2段目の1bit A/D変換器10’のDC伝達特性(入力電圧と、出力電圧Va2、Vb2、Vc2)と、2段目の1bit A/D変換器10’のコンパレータ14の出力ADOUT2の信号波形を示す図である。図12(D)は、図11(C)に対応している。Vc2を入力するコンパレータ14の出力ADOUT2は、Vc2≦0のときLow、Vc2>0のときHighである。ADOUT2は、入力電圧が点Bと点Cの中間の点E以下の範囲でLow、入力電圧が、点Eと点Cの間でHigh、点CとAの中間の点Dと点Cの間でLow、点D以上の範囲でHighとなる。
 図12(F)、(G)は、図12(A)の3段目の1bit A/D変換器10’のDC伝達特性(入力電圧と、出力電圧Va3、Vb3、Vc3)と、3段目の1bit A/D変換器10’のコンパレータ14の出力ADOUT3の信号波形を示す図である。Vc3を入力するコンパレータ14の出力ADOUT3は、Vc3≦0のときLow、Vc3>0のときHighである。ADOUT3は、入力電圧が点Bと点Dの中間点以下の範囲でLow、入力電圧が、点Bと点Eの中間点と点Eの間でHigh、点EとCの中間点と点Eの間でLow、点EとCの中間点と点Cの間でHigh、入力電圧が点Cと点D(AとCの中点)の中点と点Cの範囲でLow、入力電圧が点Cと点Dの中点と点Dの間でHigh、点E(BとCの中点)とAの中間点と点Dの間でLow、点DとAの中間点以上の範囲でHighとなる。
 図12(B)、(D)、(F)に示すように、各段の1bit A/D変換器10’の出力差動電圧Vcn(n=1、2、3、…、N)のDC伝達特性のゼロクロス点は、A-B区間を2(2のn乗)で等分するような特性となる。
 例えば図12(B)に示すように、Vc1はゼロクロス点が点Cで1つあり、入力電圧A-B区間を2等分する。Vc2は、図12(D)に示すように、ゼロクロス点がE、C、Dの3点あり、入力電圧A-B区間を2=4等分する。Vc3は、図12(F)に示すように、ゼロクロス点がBとEの中点、E、EとCの中点、C、CとDの中点、D、DとAの中点の計7点あり、入力電圧A-B区間を2=8等分する。
 各段の1bit A/D変換器10’のコンパレータ14の出力であるADOUTn(n=1、2、…、N)をNビットのデジタル信号とすると、図13に示すような、Nビットのバイナリコードが得られる。図13では、ADOUT1~3と入力電圧の関係が示されている。ADOUT1がMSB(Most Significant Bit)、ADOUTNがLSB(Least Significant Bit)に対応する。
 N=3とし、入力電圧A-B区間を2=8等分する場合の3ビットデジタル信号ADOUT1、ADOUT2、ADOUT3のコードについて以下に説明する。D=(A+C)/2,E=(B+C)/2として、
(1)入力電圧Vinが(A+D)/2以上の場合、(ADOUT1、ADOUT2、ADOUT3)=(1、1、1)、
(2)入力電圧Vinが電圧区間[D、(A+D)/2]の場合、(ADOUT1、ADOUT2、ADOUT3)=(1、1、0)、
(3)入力電圧Vinが電圧区間[(C+D)/2、D]の場合(ADOUT1、ADOUT2、ADOUT3)=(1、0、1)、
(4)入力電圧Vinが電圧区間[C、(C+D)/2]の場合、(ADOUT1、ADOUT2、ADOUT3)=(1、0、0)、
(5)入力電圧Vinが電圧区間[(E+C)/2、C]の場合、(ADOUT1、ADOUT2、ADOUT3)=(0、1、1)、
(6)入力電圧Vinが電圧区間[E、(E+C)/2]の場合、(ADOUT1、ADOUT2、ADOUT3)=(0、1、0)、
(7)入力電圧Vinが電圧区間[(B+C)/2、E]の場合、(ADOUT1、ADOUT2、ADOUT3)=(0、0、1)、
(8)入力電圧Vinが(B+C)以下の場合、(ADOUT1、ADOUT2、ADOUT3)=(0、0、0)
となる。
 このように、1bit A/D変換器10’を複数段(N段)従属(カスケード)接続することにより、初段の1bit A/D変換器10’の出力ADOUT1をMSBとし、N段目の1bit A/D変換器10’の出力ADOUTNをLSBとするNビットのA/D変換回路を構成することができる。
 本願出願人によって為された先行技術文献調査で以下の特許文献1、2がサーチされたので説明しておく。特許文献1には、前段の信号をサンプルホールドするサンプルホールド回路、サンプルホールド回路の出力と比較参照信号を比較する比較器、サンプルホールド回路の出力から減算信号を減算する減算器を備えたパイプラインセルを複数段カスケード接続した構成のA/D変換器が開示されている。また、特許文献2には、入力信号を折り返し段にて折り返し、折り返した信号が4つの上向き縁と、4つの下向き縁を有し、折り返し信号の振幅範囲はもとの入力信号の振幅範囲の1/8に低減した折り返しアーキテクチャのA/D変換器が開示されている。フラッシュ型A/D変換器では256個の比較器が必要とされているが、折り返しアーキテクチャでは、比較器は32個に減少する。なお、特許文献1、2には、図9乃至図12を参照して説明したA/D変換回路の課題の認識(以下で説明される)、該課題を解決するための手段はいっさい開示も示唆もされていない。
特開平08-195678号公報 特表平09-502856号公報
Yun-Ti Wang and Behzad Razavi、"An 8-Bit 150-MHz CMOS A/D Converter"、 IEEE JOURNAL OF SOLID-STATE CIRCUITS、 VOL. 35、 NO. 3、 MARCH 2000
 以下に関連技術の分析を与える。
 図9に示したA/D変換回路においては、図11(C)、図12(D)、図12(F)に示すように、各段の1bit A/D変換器10のDC伝達特性(入出力特性)は、入力電圧に対してノコギリ波のような形状をもった不連続な特性を有している。例えば入力電圧が点Bから点Aの方向に点Cを越える場合、図11(C)において、一点鎖線で示すVoaは点Cで0から負値に不連続に変化し、破線で示すVobは、点Cで正値から0に不連続に変化している。
 図12(D)は、2段目の1bit A/D変換器10’における第1乃至第3の増幅回路11、12、13の出力電圧Va2、Vb2、Vc2の入力電圧に対する特性を示す図である。入力電圧が点Bから点Aの方向に点Cを越える場合、一点鎖線で示すVa2は、負値から点Cで0に達し点Cで負値に不連続に変化したのち再び上昇し点Aでゼロクロスする。破線で示すVb2は、点Bでゼロクロスして上昇し点Cで正値から0に不連続に変化したのち再び上昇する。実線で示すVc2は、点Eでゼロクロスして上昇し点Cで正値から負値に不連続に変化したのち上昇し点Dでゼロクロスする。
 図12(F)は、3段目の1bit A/D変換器10’における第1乃至第3の増幅回路11、12、13の出力電圧Va3、Vb3、Vc3の入力電圧に対する特性を示す図である。入力電圧が点Bから点Aの方向に点Cを越える場合、一点鎖線で示すVa3は点E(=(B+C)/2)で0から負値に不連続に変化したのち再び上昇して点Cで0に達し、点Cで0から負値に不連続に変化したのち再び上昇し点D(=(C+A)/2)で0に達し、点Dで0から負値に不連続に変化したのち再び上昇し、点Aでゼロクロスする。破線で示すVb3は点Bでゼロクロスして上昇し、点Eで正値から0に不連続に変化したのち再び上昇し、点Cで正値から0に不連続に変化したのち再び上昇し、点Dで正値から0に不連続に変化したのち再び上昇する。実線で示すVc3はBとEの中間点でゼロクロスして正値から負値に不連続に変化したのち再び上昇し、点Eと点Cの中点でゼロクロスし点Cで正値から負値に不連続に変化したのち再び上昇し、点Cと点Dの中点でゼロクロスし点Dで正値から負値に不連続に変化したのち再び上昇し点Dと点Aの中点でゼロクロスしている。
 上記したように、DC伝達特性(入力電圧に対する出力電圧の特性)に不連続点(高振幅の段差)が存在する場合、例えば不連続点付近で入力電圧がばたつくと、1bit A/D変換器10の出力信号が大きく変動することになり、動作が不安定となる。
 具体的にみてみると、例えば図12(F)において、入力電圧が点C、D、Eのいずれかの点を間にして、その両側(+側と-側)の微小範囲でばたつくと、Vc3は正値と負値を行き来し、その結果、LSBであるADOUT3はHigh、Low間でばたつくことになり、不安定な動作となる。同様に、図12(D)において、入力電圧が点Cを間にしてその両側(+側と-側)の微小範囲でばたつくと、Vc2は正値と負値を行き来し、その結果、ADOUT2はHigh、Low間でばたつくことになる。さらに、入力電圧が点Cを間にしてその両側(+側と-側)の微小範囲でばたつくと、Vc1も正値と負値を行き来し、その結果、MSBであるADOUT1はHigh、Low間でばたつき、結局、ADOUT1、ADOUT2、ADOUT3がすべて本来の値とは異なった値を出力する場合も生じ得ることになる。A/D変換対象の入力電圧が周波数の高いAC信号あるいは、単発性パルス等過渡信号を高速にA/D変換する時にも、DC伝達特性の不連続性により、上記と同じような、問題が生じる。
 特に、高速なA/D変換回路において、上記した問題(直流(DC)伝達特性の不連続性からくる不安定な動作)は、克服すべき重大な課題となる。したがって、高速動作時にも、安定した動作が可能なA/D変換回路の実現が期待されている。
 本発明は、上記問題点に鑑みて創案されたものであって、その目的は、直流伝達特性の不連続性からくる不安定な動作を回避するA/D変換回路を提供することにある。
 本発明によれば、入力電圧を1ビットにアナログ・デジタル変換する1ビットA/D変換器をN段(ただし、Nは2以上の所定の正整数)カスケード接続し、初段に入力された入力電圧を増幅して出力し、次段に順々に伝達し、各段でA/D変換し全体でNビットのA/D変換を行うA/D変換回路であって、前記1ビットA/D変換器は、アナログ・デジタル変換対象の入力電圧の中心電圧を境に折り返された直流伝達特性を有するA/D変換回路が提供される。本発明において、前記1ビットA/D変換器は、前記1ビットA/D変換器への入力アナログ電圧として第1、第2の入力信号をそれぞれ入力する第1、第2の増幅回路と、前記第1の入力信号と前記第2の入力信号の中間値を入力する第3の増幅回路と、前記第3の増幅回路の出力を入力し正負に応じて2値の信号を出力するコンパレータと、前記コンパレータの出力を選択制御信号として、前記第1乃至第3の増幅回路の3つの出力のうち、前記第3の増幅回路の出力と、前記第1及び第2の増幅回路の一方の出力の2つの出力の第1の組、又は、前記第3の増幅回路の出力と、前記第1及び第2の増幅回路の他方の出力の2つの出力の第2の組を選択し、第1、第2の出力信号として出力するセレクタと、を備え、前記セレクタから出力される前記第1、第2の出力信号が次段の1ビットA/D変換器に第1、第2の入力信号として入力され、前記セレクタは、前記第1の入力信号と前記第2の入力信号の前記中間値を境に、前記1ビットA/D変換器の直流伝達特性が対称に折り返されるように、選択した前記第1又は第2の組の一方の2つの出力の極性を反転した信号を出力する。本発明によれば、該A/D変換回路を搭載した半導体装置が提供される。
 本発明によれば、直流伝達特性の不連続性からくる不安定な動作を回避するA/D変換回路を実現することができる。
本発明の第1の実施例の構成を示す図である。 本発明の第1の実施例の1bit A/D変換器の構成を示す図である。 (A)~(C)は本発明の第1の実施例の1bit A/D変換器のDC伝達特性、コンパレータ出力ADOUTを説明する図であり、(D)、(E)はセレクタ回路を説明する図である。 (A)は本発明の第1の実施例のA/D変換回路の構成と、(B)~(G)は各段のDC伝達特性とコンパレータ出力を示す図である。 本発明の第1の実施例のA/D変換回路のA/D変換出力を説明する図である。 本発明の第1の実施例のセレクタの構成を示す図である。 本発明の第1の実施例のセレクタの構成を示す図である。 本発明の第2の実施例の構成を示す図である。 A/D変換回路(関連技術)の構成を示す図である。 図9の1bit A/D変換器を説明する図である。 (A)~(C)は図10の1bit A/D変換器のDC伝達特性を説明する図であり、(D)、(E)はセレクタの動作を説明する図である。 (A)は図9のA/D変換回路の構成と、(B)~(G)は各段のDC伝達特性とコンパレータ出力を示す図である。 図9のA/D変換回路のA/D変換出力を説明する図である。
 本発明のいくつかの好適な態様において、入力電圧を1ビットにアナログ・デジタル変換する1ビットA/D変換器をN段(ただし、Nは2以上の所定の正整数)カスケード接続し、初段に入力された入力電圧を増幅して出力し、次段に順々に伝達し、各段でA/D変換し全体でNビットのA/D変換を行うA/D変換回路であって、前記1ビットA/D変換器は、アナログ・デジタル変換対象の入力電圧の中心電圧を境に折り返された直流伝達特性を有する。
 本発明のいくつかの好適な態様において、1ビットA/D変換器は、前記1ビットA/D変換器への入力アナログ電圧として第1、第2の入力信号をそれぞれ入力する第1、第2の増幅回路(11、12)と、前記第1の入力信号と前記第2の入力信号の中間値を入力する第3の増幅回路(13)と、前記第3の増幅回路の出力(Vc)を入力し正負に応じて2値の信号を出力するコンパレータ(14)と、前記コンパレータ(14)の出力を選択制御信号として、前記第1乃至第3の増幅回路の3つの出力(Va、Vb、Vc)のうち、前記第3の増幅回路の出力(Vc)と、前記第1及び第2の増幅回路の一方の出力の2つの出力の第1の組、又は、前記第3の増幅回路の出力(Vc)と、前記第1及び第2の増幅回路の他方の出力の2つの出力の第2の組を選択し、第1、第2の出力信号として出力するセレクタ(16)と、を備え、前記セレクタ(16)から出力される前記第1、第2の出力信号が次段の1ビットA/D変換器に第1、第2の入力信号として入力される。前記セレクタ(16)は、前記第1の入力信号と前記第2の入力信号の前記中間値を境に、前記1ビットA/D変換器の直流伝達特性が対称に折り返されるように、選択した前記第1又は第2の組の一方の2つの出力の極性を反転した信号を出力する。前記セレクタ(16)から出力される前記第1、第2の出力信号(Voa、Vob)は次段の1ビットA/D変換器の第1、第2の入力信号として入力される。
 本発明のいくつかの好適な態様において、前記セレクタ(16)は、前記コンパレータの出力が第1の値のときは、前記第3、第2の増幅回路(13、12)の出力をそれぞれ前記第1、第2の出力信号として選択し、前記コンパレータの出力が第2の値のときは、前記第3、第1の増幅回路(13、11)の出力の極性を反転した信号をそれぞれ前記第1、第2の出力信号として選択する構成とされる。
 本発明のいくつかの好適な態様において、前記1ビットA/D変換器の前記第1及び第2の出力信号は、前記入力電圧の前記中心電圧近傍において前記入力電圧が前記中心電圧よりも低いときと高いときとで、それぞれの極性を変えず、前記1ビットA/D変換器の次段の1ビットA/D変換器において、前記第3の増幅回路(13)の出力(Vc1)を入力する前記コンパレータ(14)の出力が、前記入力電圧の前記中心電圧を境に値を変えることなく同一値とされる構成としてもよい。
 本発明のいくつかの好適な態様において、前記セレクタは、MOSトランスファーゲートで構成される。
 本発明のいくつかの好適な態様において、前記セレクタは、前記第1乃至第3の増幅回路の出力(Va、Vb、Vc)をそれぞれ入力する第1乃至第3の入力端子と、前記第1及び第2の出力信号を出力する第1及び第2の出力端子と、前記第1及び第2の入力端子と、前記第2の出力端子との間にそれぞれ挿入されるトランスファーゲートからなる第1のスイッチ(1611、1612)及び第2のスイッチ(1615、1616)と、前記第3の入力端子を2分岐させた2つの入力ノードと、前記第1の出力端子との間にそれぞれ挿入されるトランスファーゲートからなる第3のスイッチ(1617、1618)及び第4のスイッチ(1613、1614)と、を備え、前記第1及び第2のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号で相補的に導通・非導通が制御され、前記第3及び第4のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号で相補的に導通・非導通が制御され、前記選択制御信号が第1の値のときは、前記第2及び第4のスイッチが導通し、前記第1及び第3のスイッチは非導通となり、前記第3、第2の増幅回路の出力(Vb、Vc)が前記第1、第2の出力端子からそれぞれ前記第1、第2の出力信号として出力され、前記選択制御信号が第2の値のときは、前記第1及び第3のスイッチが導通し、前記第2及び第4のスイッチは非導通となり、前記第3の増幅回路の出力(Vb)を極性反転した信号と前記第1の増幅回路の出力(Va)を極性反転した信号が、前記第1、第2の出力端子からそれぞれ前記第1、第2の出力信号として出力される構成としてもよい。
 本発明のいくつかの好適な態様において、前記セレクタは、電源間に縦積みされた複数段の差動対を含む差動回路を備え、前記差動対の電流パスの導通・非導通を前記選択制御信号で切り替える構成としてもよい。
 本発明のいくつかの好適な態様において、前記セレクタは、第1の電源(GND)に接続された電流源(I1)に、共通に結合されたソースが接続され、前記コンパレータの出力である前記選択制御信号とその相補信号をゲートに入力する第1の差動対トランジスタ(MN5、MN6)と、ソースが前記第1の差動対トランジスタの第1の出力に共通に接続され、第1の入力信号とその相補信号をゲートに入力する第2の差動対トランジスタ(MN1、MN2)と、ソースが前記第1の差動対トランジスタの第2の出力に共通に接続され、第2の入力信号とその相補信号をゲートに入力する第3の差動対トランジスタ(MN3、MN4)と、を備え、前記第2、3の差動対トランジスタの差動出力の第1の出力が第1の抵抗素子(R1)を介して第2の電源(VDD)に接続されるとともに差動出力端子の一方に出力され、前記第2、3の差動対トランジスタの差動出力の第2の出力が第2の抵抗素子(R2)を介して前記第2の電源に接続されるとともに差動出力端子の他方に出力される回路を含む構成としてもよい。
 本発明のいくつかの好適な態様において、前段の前記1ビットA/D変換器の出力と後段の前記1ビットA/D変換器の入力の間に、クロック信号によりトラックとホールド動作が制御されるトラックホールド(T/H)回路を備え、複数段カスケード接続された各段の前記1ビットA/D変換器をパイプライン動作させる構成としてもよい。
 本発明のいくつかの好適な態様において、複数段カスケード接続された1ビットA/D変換器を備え、前記1ビットA/D変換器は、第1乃至第3の差動増幅回路(11、12、13)と、前記第3の差動増幅回路の差動出力信号を入力し、前記差動出力信号の値に基づき、2値の信号を出力するコンパレータ(14)と、前記第1乃至第3の差動増幅回路の差動出力信号をそれぞれ差動入力する第1乃至第3の差動入力端子と、第1及び第2の差動出力端子とを有するセレクタ(16)と、を備えている。前記セレクタ(16)は、前記コンパレータ(14)の出力が第1の値のとき、前記第3の差動入力端子の正転端子と反転端子を、前記第1の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記第2の差動入力端子の正転端子と反転端子を、前記第2の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記コンパレータの出力が第2の値のとき、前記第3の差動入力端子の反転端子と正転端子を、前記第1の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記第1の差動入力端子の反転端子と正転端子を、前記第2の差動出力端子の正転端子と反転端子にそれぞれ接続する構成とされる。後段の前記1ビットA/D変換器の前記第1、第2の差動増幅回路(11、12)は、直前の前記1ビットA/D変換器の前記セレクタの前記第1、第2の差動出力端子からの差動信号をそれぞれ入力し、後段の前記1ビットA/D変換器の前記第3の差動増幅回路(13)は、直前の前記1ビットA/D変換器の前記セレクタの前記第1の差動出力端子の正転端子の信号と、直前の前記1ビットA/D変換器の前記セレクタの前記第2の差動出力端子の反転端子の信号を差動入力する。初段の前記1ビットA/D変換器の前記第1、第2の差動増幅回路(11、12)は、第1、第2の前置差動増幅回路(21、22)の差動出力端子からの差動出力信号をそれぞれ差動入力し、初段の前記1ビットA/D変換器の前記第3の差動増幅回路(13)は、前記第1の前置差動増幅回路(21)の差動出力端子の正転端子の信号と、前記第2の前置差動増幅回路(22)の差動出力端子の反転端子の信号を差動入力する。前記第1の前置差動増幅回路(21)は、入力信号と第1の参照信号とを差動入力し、前記第2の前置差動増幅回路(22)は、前記入力信号と前記第1の参照信号と異なる電位の第2の参照信号とを差動入力する。前記複数段の1ビットA/D変換器の複数の前記コンパレータの出力信号をA/D変換結果とする。
 本発明のいくつかの好適な態様において、クロック信号が第1の値のとき、前段の前記1ビットA/D変換器の前記セレクタの第1、第2の差動出力端子をそれぞれ入力、保持し、次段の前記1ビットA/D変換器に伝達する第1、第2のトラックホールド回路(31、32)を備えた構成としてもよい。
 本発明のいくつかの好適な態様において、前記セレクタは、前記第1の差動入力端子の正転端子と反転端子(1601、1602)と、前記第2の差動出力端子の反転端子と正転端子(1610、1609)の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第1、第2のパストランジスタ(1611、1612)と、
 前記第2の差動入力端子の正転端子と反転端子(1605、1606)と、前記第2の差動出力端子の正転端子と反転端子(1609、1610)の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第3、第4のパストランジスタ(1615、1616)と、
 前記第3の差動入力端子の正転端子と反転端子(1603、1604)と、前記第1の差動出力端子の正転端子と反転端子(1607、1608)の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第5、第6のパストランジスタ(1613、1614)と、
 前記第3の差動入力端子の正転端子と反転端子(1603、1604)と、前記第1の差動出力端子の反転端子と正転端子(1608、1607)の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第7、第8のパストランジスタ(1617、1618)とを備えた構成としてもよい。
 本発明の動作原理を説明する。本発明においては、第1、第2の増幅回路(11、12)と、第1、第2の増幅回路の出力の補間値(中間値)を出力する第3の増幅回路(13)と、第3の増幅回路の出力の正負によって値の定まる2値信号を出力するコンパレータ(14)と、第1乃至第3の増幅回路(11~13)の3つの出力(Va、Vb、Vc)のうちコンパレータ(14)の出力値にもとづき、2つの出力を選択するセレクタ(16)を備え、入力電圧を区間[X-Z]と[Z-Y](ただし、X>Y、Z=(X+Y)/2)に識別することで、1ビット信号を出力する1bit A/D変換器のDC伝達特性(入力電圧に対する出力電圧の直流伝達特性)において、セレクタ(16)の論理構成を、DC伝達特性が点Zにおいて折り返えされ、点Zで対称な特性をもたせるようにしている。本発明によれば、DC伝達特性を区間毎に折り返して例えば中点が頂点となる左右対称の三角波のような特性をもたせることで、関連技術の課題とされていた、DC伝達特性の不連続性(段差)が解消され、高速で、且つ、安定した動作を可能とするA/D変換回路が実現される。
 本発明において、セレクタ(16)をMOSトランジスタを含むトランスファーゲートを用いて構成することで、高速、且つ、安定した動作が可能なA/D変換回路が得られる。高集積、高速化の著しいCMOS半導体装置等に搭載して好適とされる。あるいは、セレクタ(16)としては、2つの差動増幅回路の電流源を切り換えて構成するCML(Current Mode Logic)型のセレクタを用いて構成することによっても、高速、且つ、安定した動作が可能なA/D変換回路が得られる。
 また本発明において、各A/D変換回路の段間に、トラック/ホールド(T/H)回路を挿入し、入力されるクロック信号に同期させて、各段を、順々にパイプライン動作させることにより、高速、且つ、安定した動作が可能なA/D変換回路が得られる。以下、実施例に即して説明する。
<実施形態1>
 図1は、本発明の第1の実施形態の構成を示す図である。図2は、図1の1bit A/D変換器の初段の構成を示す図である。本実施形態においては、1bit A/D変換器10のセレクタ16が、図10に示した1bit A/D変換器10’のセレクタ15と相違しており、これ以外は同一構成である。図10と同様、初段の1bit A/D変換器10は、第1の前置増幅回路21の差動出力Viaとを差動入力して差動増幅する第1の増幅回路11と、第2の前置増幅回路22の差動出力Vibとを差動入力して差動増幅する第2の増幅回路12と、第1の増幅回路11の正転入力端子への入力信号と第2の増幅回路12の反転入力端子(○の付いた入力端子)への入力信号とを差動入力して差動増幅する第3の増幅回路13(「補間用増幅回路」ともいう)と、第3の増幅回路13の差動出力Vcを差動入力し、比較結果を2値論理信号(デジタル信号)として出力するコンパレータ14と、第1の増幅回路11の差動出力Vaと、第2の増幅回路12の差動出力Vbと、第3の増幅回路13の差動出力Vcとの3つの差動出力を、第1乃至第3の差動入力端子にそれぞれ入力し、1bit A/D変換結果であるコンパレータ14の出力ADOUTに応じて、3つの差動出力(Va、Vb、Vc)の中から、選択した2つ(図3(D)、図3(E)に示すように、例えばVcとVb、又は、-Vc(Vcの極性を反転した信号)と-Va(Vaの極性を反転した信号))を、第1、第2の差動出力端子から出力するセレクタ16と、を備えている。
 第1の前置増幅回路21は、入力電圧VinとタップAの電圧VAの中点電圧VCMAをVCMA=(Vin+VA)/2として、正転入力端子にVin=VCMA+(Vin-VA)/2、反転入力端子(○の付いた入力端子)にVA=VCMA-(Vin-VA)/2を差動入力し、正転出力端子からVCMAO+Via/2(VCMAOは差動出力の中点電位)、反転出力端子(○の付いた出力端子)からVCMAO-Via/2を差動出力する。この差動出力の差電圧は、(VCMAO+Via/2)-(VCMAO-Via/2)=Viaとなる(ただし、第1の前置増幅回路21のゲインを1とする)。
 第2の前置増幅回路22は、入力電圧VinとタップBの電圧VBの中点電圧VCMB=(Vin+VB)/2として、正転入力端子にVin=VCMB+(Vin-VB)/2、反転入力端子(○の付いた入力端子)にVB=VCMB-(Vin-VB)/2を差動入力し、正転出力端子からVCMBO+Vib/2(VCMBOは差動出力の中点電位)、反転出力端子(○の付いた出力端子)からVCMBO-Vib/2を差動出力する。この差動出力の差電圧は、(VCMBO+Vib/2)-(VCMABO-Vib/2)=Vibとなる(ただし、第2の前置増幅回路22のゲインを1とする)。第1、第の前置増幅回路21、22は同一構成とされる
 第1の増幅回路11は、第1の前置増幅回路21からの差動信号Via(VCM1I+Via/2、VCM1I-Via/2)を差動入力して差動増幅し第1の差動信号VCM1O+Va/2、VCM1O-Va/2を出力し、第1の差動信号の差電圧は、(VCM1O+Va/2)-(VCM1O-Va/2)=Vaとなる(ただし、第1の増幅回路11のゲインを1とする)。VCM1I、VCM1Oはそれぞれ第1の増幅回路11における差動入力信号、差動出力信号の中点電圧(コモンモード電圧)である。
 第2の増幅回路12は、第2の前置増幅回路22からの差動信号Vib(差動信号VCM2I+Vib/2、VCM2I-Vib/2)を差動入力して差動増幅し第2の差動信号VCM2O+Vb/2、VCM2O-Vb/2(差電圧Vb)を出力する。第2の差動信号の差電圧は(VCM2O+Vb/2)-(VCM2O-Vb/2)=Vbとなる(ただし、第2の増幅回路12のゲインを1とする)。VCM2I、VCM2Oはそれぞれ第2の増幅回路12における差動入力信号、差動出力信号の中点電圧(コモンモード電圧)である。
 第3の増幅回路13は、第1の増幅回路11からの正転出力VCM1O+Via/2、第2の増幅回路12からの反転出力(○の付いた出力からの信号)VCM2O-Vib/2(=差電圧(Via+Vib)/2を差動入力して差動増幅し、差動信号VCM3O+Va/2、VCM3O-Vb/2を出力する。差動出力の差電圧は、(VCM3O+Va/2)-(VCM3O-Vb/2)=(Va+Vb)/2となる(ただし、第3の増幅回路13のゲインを1とする)。VCM3Oは第3の増幅回路13における差動出力信号の中点電圧(コモンモード電圧)である。第3の増幅回路13は、VaとVbを補間(内分比1:1で内分)した中間電圧を出力するため、補間用増幅回路と呼ばれる。第1、第2、第3の増幅回路11、12、13は互いに同一構成とされる。
 なお、図2には、図1における初段の1bit A/D変換器10が示されているが、2段目以降の各1bit A/D変換器10においては、図9に示すように、第1の増幅回路11と第2の増幅回路12は、前段の1bit A/D変換器10のセレクタ16の第1、第2の差動出力端子からの第1、第2の差動出力Voa、Vobをそれぞれ差動入力する。
 コンパレータ14は、第3の増幅回路13からの差動信号の差電圧Vcの正負に応じて、論理値信号である出力ADOUTとしてHigh/Lowを出力する。
 セレクタ16は、第1、第2、第3の増幅回路11、12、13の差動出力Va、Vb、Vcを入力する第1、第2、第3の差動入力と、第1、第2の差動出力Voa、Vobを備え、コンパレータ14の出力ADOUTが第1の論理値(例えばHigh)のとき、第3の差動入力を第1の差動出力にストレート接続し、第2の差動入力を第2の差動出力にストレート接続し、コンパレータ14の出力ADOUTが第2の論理値(例えばLow)のとき、第1の差動入力を第2の差動出力に交差接続し、第3の差動入力を第1の差動出力に交差接続する。
 図3(A)は、本発明の第1の実施形態における入力、出力の伝達特性、図3(B)は、比較器(コンパレータ)の出力ADOUTの概要である。図3(A)、図3(B)は、図11(A)、図11(B)と同一である。
 図3(D)、図3(E)は、図2のセレクタ16の動作を説明する図である。図3(A)、図3(B)に示すように、図2の第3の増幅回路13の出力電圧Vcが負から正に変化する点Cで、コンパレータ14の出力ADOUTはLowからHighとなる。図3(D)を参照すると、セレクタ16は、ADOUT=Lowのときは、図11(D)のセレクタ15と同様、Vc、Vbが、第1、第2の差動出力Voa、Vobとして出力される。ADOUT=Highのときは、図3(E)に示すとおり、セレクタ16は、VcをVoaに交差接続し、VaをVobに交差接続している。すなわち、第3の増幅回路13の差動出力Vcの正転信号を、セレクタ16の第1の差動出力Voaの反転信号、第3の増幅回路13の差動出力Vcの反転信号を、セレクタ16の第1の差動出力Voaの正転信号として出力するように交差接続し、第1の増幅回路11の差動出力Vaの正転信号を、セレクタ16の第2の差動出力Vobの反転信号、第1の増幅回路11の差動出力Vaの反転信号を、セレクタ16の第2の差動出力Vobの正転信号として出力するように交差接続している。すなわち、ADOUT=Highのときは、セレクタ16の第1の差動出力Voaには、Vcを反転させた信号が出力され、セレクタ16の第2の差動出力Vobには、Vaを反転させた信号が出力される。
 本実施形態においては、セレクタ16の信号選択をこのようにすることで、図3(C)に示すように、ゼロクロス点C(ADOUT=Low/Highの切り替えが行われる点)を中心として、DC伝達特性が折り返されるようなDC伝達特性を得ることができる。図3(C)において、X軸は入力電圧、Y軸は出力電圧(セレクタの出力Voa、Vob)である。
 第3の増幅回路13の出力VcがVc<0のとき、ADOUT=Lowであり、セレクタ16の第1の差動出力Voaには、図3(A)のVcが出力される。Vc≧0のときは、ADOUT=Highであり、セレクタ16の第1の差動出力Voaには、図3(A)の点CからA側のVcの極性を反転した信号が出力される。このため、セレクタ16の第1の差動出力Voaの入力電圧に対するDC伝達特性は、点Cを通るY軸を中心に線対称となる(A、Bの中点Cが山型(三角波状)の頂点となる)。
 第3の増幅回路13の出力VcがVc<0のとき、ADOUT=Lowであり、セレクタ16の第2の差動出力Vobには、図3(A)のVbが出力され、Vc≧0のときは、ADOUT=Highであり、セレクタ16の第2の差動出力Vobには、図3(A)の点CからA側のVaの極性を反転した信号が出力される。このため、セレクタ16の第2の差動出力Voaの入力電圧に対するDC伝達特性は点Cを通るY軸を中心に対称となる(点Cが山型の頂点)。なお、図3(A)のVaの点Cにおける値(<0)の極性を反転した値-Vaが、図3(A)のVbの点Cにおける値と異なる場合、Vobには点Cの+と-側で若干のずれ(段差)が生じるが、点Cにおいて、-Va、Vbはともに正極性であり、図12(D)のような、点Cでの不連続は生じない。
 このような折返しのDC伝達特性を持つ1bit A/D変換器10は、図1に示すように、N段カスケード接続することによって、全体として、NbitのA/D変換回路を構成することができる。このとき、各段の出力電圧は、図4(D)、図4(F)に示すように、不連続点のない三角波状のDC伝達特性が得られる。
 図4(D)は、図4(A)の2段目の1bit A/D変換器10の第1乃至第3の増幅回路11、12、13の差動出力Va2、Vb2、Vc2の入力電圧に対するDC伝達特性を示す図である。図4(D)のVa2、Vb2は、図3(C)のVoa、Vobに対応し、それぞれの特性は点Cで左右に対称とされる。図4(D)のVc2は、Va2、Vb2の中間値であり、その特性は点Cで左右に対称とされる。
 図4(F)は、図4(A)の3段目の1bit A/D変換器10の第1乃至第3の増幅回路11、12、13の差動出力Va3、Vb3、Vc3の入力電圧に対するDC伝達特性を示す図である。図4(F)のVa3、Vb3は、図4(A)のVoa2、Vob2に対応している。3段目の1bit A/D変換器10の第1の増幅回路11の差動入力Voa2は、
・ ADOUT2がLow(Vc2<0)のとき、Vc2、
・ ADOUT2がHigh(Vc2>=0)のとき、-Vc2である。
 3段目の1bit A/D変換器10の第1の増幅回路11の差動出力Va3は、
・ 入力電圧がE(=(B+C)/2)以下(ADOUT2=Low)で、Vc2、
・ 入力電圧がEとCの区間(ADOUT2=High)で、-Vc2、
・ 入力電圧がCとD(=(C+A)/2)の区間(ADOUT2=High)で、-Vc2、
・ 入力電圧がD以上(ADOUT2=Low)で、Vc2、
となる。
 したがって、Va3は、
・ 入力電圧がBとCの電圧範囲(区間)では、その中点Eを通るY軸を中心として線対称となり(点Eが山の頂点)、
・ 入力電圧がEとDの電圧範囲(区間)では、その中点Cを通るY軸を中心として線対称となり(点Cが谷底)、
・ 入力電圧がCとAの電圧範囲(区間)では、その中点Dを通るY軸を中心として線対称となる(点Dが山の頂点)。
 3段目の1bit A/D変換器10の第2の増幅回路12の差動入力Vob2は、
・ ADOUT2がLow(Vc2<0)のとき、Vb2、
・ ADOUT2がHigh(Vc2>=0)のとき、-Va2である。
 3段目の1bit A/D変換器10の第2の増幅回路12の差動出力Vb3は、
・ 入力電圧がE以下(ADOUT2=Low)で、Vb2、
・ 入力電圧がEとCの電圧範囲(区間)(ADOUT2=High)で、-Va2、
・ 入力電圧がCとDの電圧範囲(区間)(ADOUT2=High)で、-Va2、
・ 入力電圧がD以上(ADOUT2=Low)で、Vb2となる。
 したがって、Vb3は、
・ 入力電圧がBとCの電圧範囲(区間)では、その中点Eを通るY軸を中心として線対称となり(点Eが山の頂点)、
・ 入力電圧がEとDの電圧範囲(区間)では、その中点Cを通るY軸を中心として線対称となり(点Cが谷底)、
・ 入力電圧がCとAの電圧区間では、その中点Dを通るY軸を中心として線対称となる(点Dが山の頂点)。
 3段目の1bit A/D変換器10の第3の増幅回路13の差動出力Vc3は、Va3とVb3の中間値となり、
・ 入力電圧がBとCの電圧範囲(区間)では、その中点Eを通るY軸を中心として線対称となり(点Eが山の頂点)、
・ 入力電圧がEとDの電圧範囲(区間)では、その中点Cを通るY軸を中心として線対称となり(点Cが谷底)、
・ 入力電圧がCとAの電圧範囲(区間)では、その中点Dを通るY軸を中心として線対称となる(点Dが山の頂点)。
 各段の出力電圧Vcn(n=1、2、3)に着目すると、関連技術とDC伝達特性は異なるものの、ゼロクロス点はA-B区間を2のN乗分だけ等分するような特性となっており、コンパレータ14によってその正負を判別することで、図5に示すようなNbitのA/D変換結果を出力することが可能となる。
 N=3とし、入力電圧A-B区間を2=8等分する場合の3ビットデジタル信号ADOUT1、ADOUT2、ADOUT3のコードについて以下に説明する。D=(A+C)/2、E=(B+C)/2として、
(1)入力電圧Vinが(A+D)/2以上の場合、(ADOUT1、ADOUT2、ADOUT3)=(1、0、0)、
(2)入力電圧Vinが電圧区間[D、(A+D)/2]の場合、(ADOUT1、ADOUT2、ADOUT3)=(1、0、1)、
(3)入力電圧Vinが電圧区間[(C+D)/2、D]の場合、(ADOUT1、ADOUT2、ADOUT3)=(1、1、1)、
(4)入力電圧Vinが電圧区間[C、(C+D)/2]の場合、(ADOUT1、ADOUT2、ADOUT3)=(1、1、0)、
(5)入力電圧Vinが電圧区間[(E+C)/2、C]の場合、(ADOUT1、ADOUT2、ADOUT3)=(0、1、0)、
(6)入力電圧Vinが電圧区間[E、(E+C)/2]の場合、(ADOUT1、ADOUT2、ADOUT3)=(0、1、1)、
(7)入力電圧Vinが電圧区間[(B+C)/2、E]の場合、(ADOUT1、ADOUT2、ADOUT3)=(0、0、1)、
(8)入力電圧Vinが(B+C)以下の場合、(ADOUT1、ADOUT2、ADOUT3)=(0、0、0)
 となる。
 (ADOUT1、ADOUT2、ADOUT3)は、同時に複数のビットが切り替わることがないグレイコード出力が得られ(1ビットのみが変化)、高速動作させても安定した動作を行うことができる。なお、デジタルコードをグレイコードから通常のバイナリコードに変換して使用してもよいことは勿論である。
 図6は、図1、図2を参照して説明した本実施形態のセレクタ16の構成を示す図である。図6を参照すると、セレクタ16は、
 Vaを差動入力する正転端子1601と反転端子1602と、Vobを差動出力する反転端子1610と正転端子1609間にそれぞれ接続されたnMOSトランジスタ1611、1612と、
 Vcを差動入力する正転端子1603とVoaを差動出力する正転端子1607と反転端子1608間にそれぞれ接続されたnMOSトランジスタ1613、1618と、
 Vcを差動入力する反転端子1604とVoaを差動出力する正転端子1607と反転端子1608間にそれぞれ接続されたnMOSトランジスタ1617、1614と、
 Vbを差動入力する正転端子1605と反転端子1606と、Vobを差動出力する正転端子1609と反転端子1610間にそれぞれ接続されたnMOSトランジスタ1615、1616と、
 ADOUTの反転信号
Figure JPOXMLDOC01-appb-I000001
を入力し反転した信号ADOUTを出力するインバータ17と、
 を備え、ADOUTの反転信号は、nMOSトランジスタ1613、1614、1615、1611のゲートに接続され、インバータ17の出力(ADOUTの反転信号の反転信号、したがってADOUT)はnMOSトランジスタ1611、1612、1617、1618のゲートに接続されている。
 ADOUTがHighのとき、
Figure JPOXMLDOC01-appb-I000002
 はLowであるため、インバータ17の出力はHighとなり、nMOSトランジスタ1611、1612、1617、1618がオン(導通)し、Vaの正転端子1601とVobの反転端子1610、Vaの反転端子1602とVobの正転端子1609が接続し、Vcの正転端子1603とVoaの反転端子1608、Vcの反転端子1604とVoaの正転端子1607が接続し、図3(E)の接続状態となる。
 ADOUTがLowのとき、
Figure JPOXMLDOC01-appb-I000003
 はHighであり、インバータ17の出力はLowとなり、nMOSトランジスタ1613、1614、1615、1616がオンし、Vcの正転端子1603とVoaの正転端子1607、Vcの反転端子1604とVoaの反転端子1608が接続し、Vbの正転端子1605とVobの正転端子1609、Vcの反転端子1606とVobの反転端子1610が接続し、図3(D)の接続状態となる。
 図6に示すように、MOSトランジスタによる単純なトランスファーゲート(パストランジスタ)を組み合わせることでDC伝達特性の折返しを実現することができる。MOSトランジスタのトランスファーゲートで構成した場合は、余分な電力を必要とせず、非常に小さい面積でセレクタ回路を実現できるため、低電力小型化に有利なA/D変換回路を実現できる。
 図7は、図1、図2を参照して説明した本実施形態のセレクタ15の別の構成を示す図である。差動増幅回路の電流源を切り換えて信号を選択する構成によってもDC伝達特性の折返しを実現することができる。この場合、電力、面積の増加は必須であるが、MOSトランジスタによる単純なトランスファーゲートで構成する場合に比べて、次段の駆動能力が増し、高速動作が期待できる。
 図7を参照すると、共通接続されたソースが定電流源I1に接続され、ゲートにADOUTとその反転信号を入力するnMOSトランジスタNM5、NM6と、
 ソースが抵抗R3、R4を介してnMOSトランジスタNM5のドレインに接続され、ゲートにIN1とその反転信号IN1Bを入力するnMOSトランジスタMN1、MN2と、
 ソースが抵抗R5、R6を介してnMOSトランジスタNM6のドレインに接続され、ゲートにIN2とその反転信号IN2Bを入力するnMOSトランジスタMN3、MN4と、
 nMOSトランジスタMN1、MN3の共通接続されたドレインと電源VDD間に接続された抵抗R1と、
 nMOSトランジスタMN2、MN4の共通接続されたドレインと電源VDD間に接続された抵抗R2と、
 を備えている。
 図7において、ADOUTがHighのとき、nMOSトランジスタNM5がオンし、nMOSトランジスタNM6はオフし(非導通となる)、IN1、IN1Bを入力するnMOSトランジスタNM1、NM2のドレイン電圧がOUTB、OUTに出力される。一方、ADOUTがLowのとき、nMOSトランジスタNM6がオンし、nMOSトランジスタNM5がオフし、IN2、IN2Bを入力するnMOSトランジスタNM3、NM4のドレイン電圧がOUTB、OUTに出力される。
 図7の差動回路(差動スイッチ)を、図6のトランジスタ1611、1612、1615、1616に置き換え、図7のIN1、IN1Bを端子1601、1602に接続してVaを差動入力し、IN2B、IN2を端子1605、1606に接続してVbを差動入力し、OUT、OUTBを端子1609、1610に接続してVobを出力する。さらに、図7の差動回路を、図6のトランジスタ1613、1614、1617、1618に置き換え、図7のIN1、IN1Bを端子1604、1603に接続してVcを差動入力し、IN2B、IN2を端子1603、1604に接続してVcを差動入力し、OUT、OUTBを端子1607、1608に接続してVoaを出力する。
<実施形態2>
 次に、本発明の第2の実施形態を説明する。図8は、本発明の第2の実施形態を構成を示す図である。図8に示すように、本実施形態においては、図1に示したカスケード接続された各1bit A/D変換器10の各段間に、第1、第2のトラックホールド回路(T/H回路)31、32を設けてクロック信号(例えば外部クロック信号)に同期させて、各段を順々にパイプライン動作させる。例えば初段の1bit A/D変換器10のセレクタ16の第1の差動出力端子と1段目の1bit A/D変換器10の第1の増幅回路11の差動入力端子の間に、差動入力、差動出力の第1のトラックホールド回路(T/H回路)31を備え、初段の1bit A/D変換器10のセレクタ16の第2の差動出力端子と1段目の1bit A/D変換器10の第2の増幅回路12の差動入力端子の間に、差動入力、差動出力の第2のトラックホールド回路(T/H回路)32を備え、これら第1、第2のトラックホールド回路(T/H回路)31、32は、共通のクロック信号(外部クロック:External Clock)によりトラック/ホールドが制御される。1段目と2段目、2段目と3段目の段間等、他の段間の第1、第2のトラックホールド回路(T/H回路)31、32も同様な接続構成とされ、全ての段間のトラックホールド回路(T/H回路)に共通のクロック信号が供給される。
 これにより、高周波の入力信号に対しても、トラックホールド回路31、32が入力信号をトラッキング(追従)してホールドするため、より安定したクロック同期のA/D変換回路を実現することができる。トラックホールド回路(T/H回路)31、32は同一構成とされる。図8では、トラックホールド回路(T/H回路)31、32の内部構成は図示されていないが、公知の回路等を用いることができる。よく知られているように、トラックホールド回路は、入力と出力間に接続されたスイッチと、スイッチと出力の接続点とグランド(GND)間に接続された容量(サンプリング用の容量)からなり、例えばクロック信号がHighのときスイッチがオンして入力電圧をそのまま出力し、クロック信号がLowのときスイッチがオフし、オフとなった時点での入力電圧を保持出力するサンプルホールド回路において、サンプリング時間(スイッチのオン時間)を大きくとり、例えば入力電圧と出力電圧の差がLSB/2となるまでトラッキングするようにした構成としてもよい。こうすることで、単発信号のサンプリング測定も可能である。あるいは、トラックホールド回路として、サンプルホールド回路のスイッチのオン時間(サンプリング時間)を短く、サンプリング用の容量を小とし、広帯域化した構成としてもよいことは勿論である(ただし、サンプリング用の容量を小とすると、ホールド時における雑音が問題となる場合がある)。
 このように、本実施形態によれば、関連技術で問題とされたDC伝達特性の不連続性が解消されて安定した動作が可能となる。特にタイミングがシビアな高速な動作では有効である。また、この結果出力されるデジタル出力コードは、グレイコード出力となる。デジタルコード出力のCMOSロジック回路を安定且つ高速動作させる上で効果的である。
 なお、上記実施形態において、図1、図2、図3(D)のセレクタ16において、ADOUT=Lowのとき、Voa=-Vb(第2の増幅回路12の出力を入力するセレクタ16の第2の差動入力端子の正転入力と第1の差動出力端子の反転入力、セレクタ16の第2の差動入力端子の反転入力と第1の差動出力端子の正転出力を交差接続して、第1の差動出力端子からVbの極性を反転して出力)、Vob=-Vc(第3の増幅回路13の出力を入力するセレクタ16の第3の差動入力端子の正転入力と第2の差動出力端子の反転入力、セレクタ16の第3の差動入力端子の反転入力と第2の差動出力端子の正転出力を交差接続して、第2の差動出力端子からVcの極性を反転して出力)、ADOUT=Highのとき、Voa=Va(第1の増幅回路11の出力を入力する第1の増幅回路11の出力を入力するセレクタ16の第1の差動入力端子の正転入力と反転入力を第1の差動出力端子の正転入力と反転入力にストレート接続)、Vob=Vc(第3の増幅回路13の出力を入力するセレクタ16の第3の差動入力端子の正転入力と反転入力を第2の差動出力端子の正転入力と反転入力にストレート接続)としてもよい。
 上記実施形態で説明したA/D変換装置は、例えばCMOSアナログ・デジタル混載半導体装置等に実装して好適とされるが、A/D変換装置単体を個別半導体装置として製造してもよいことは勿論である。なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
10 1bit A/D変換器
11 第1の増幅回路
12 第2の増幅回路
13 第3の増幅回路
14 コンパレータ
15、16セレクタ
17 インバータ
21 第1の前置増幅回路
22 第2の前置増幅回路
31 第1のトラックホールド回路(T/H回路)
32 第2のトラックホールド回路(T/H回路)
1601、1603、1605 正転入力端子
1602、1604、1606 反転入力端子
1607、1609 正転出力端子
1608、1610 反転出力端子
1611~1618 パストランジスタ

Claims (13)

  1.  入力電圧を1ビットにアナログ・デジタル変換する1ビットA/D変換器をN段(ただし、Nは2以上の所定の正整数)カスケード接続し、初段に入力された入力電圧を増幅して出力し、次段に順々に伝達し、各段でA/D変換し全体でNビットのA/D変換を行うA/D変換回路であって、
     前記1ビットA/D変換器は、
     アナログ・デジタル変換対象の入力電圧の中心電圧を境に折り返された直流伝達特性を有する構成とされ、
     前記1ビットA/D変換器への入力アナログ電圧として第1、第2の入力信号をそれぞれ入力する第1、第2の増幅回路と、
     前記第1の入力信号と前記第2の入力信号の中間値を入力する第3の増幅回路と、
     前記第3の増幅回路の出力を入力し正負に応じて2値の信号を出力するコンパレータと、
     前記コンパレータの出力を選択制御信号として、前記第1乃至第3の増幅回路の3つの出力のうち、前記第3の増幅回路の出力と、前記第1及び第2の増幅回路の一方の出力の2つの出力の第1の組、又は、前記第3の増幅回路の出力と、前記第1及び第2の増幅回路の他方の出力の2つの出力の第2の組を選択し、第1、第2の出力信号として出力するセレクタと、
     を備え、
     前記セレクタから出力される前記第1、第2の出力信号が次段の1ビットA/D変換器に第1、第2の入力信号として入力され、
     前記セレクタは、前記第1の入力信号と前記第2の入力信号の前記中間値を境に、前記1ビットA/D変換器の直流伝達特性が対称に折り返されるように、選択した前記第1又は第2の組の一方の2つの出力の極性を反転した信号を出力する、ことを特徴とするA/D変換回路。
  2.  前記1ビットA/D変換器の前記セレクタは、前記コンパレータの出力が第1の値のときは、前記第3、第2の増幅回路の出力をそれぞれ前記第1、第2の出力信号として選択し、
     前記コンパレータの出力が第2の値のときは、前記第3、第1の増幅回路の出力の極性を反転した信号をそれぞれ前記第1、第2の出力信号として選択する、ことを特徴とする請求項1記載のA/D変換回路。
  3.  前記1ビットA/D変換器の前記第1及び第2の出力信号は、前記入力電圧の前記中心電圧近傍において前記入力電圧が前記中心電圧よりも低いときと高いときとで、それぞれの極性を変えず、前記1ビットA/D変換器の次段の1ビットA/D変換器において、前記第3の増幅回路の出力を入力する前記コンパレータの出力は、前記入力電圧の前記中心電圧を境に値を変えることなく同一値とされる、ことを特徴とする請求項1又は2記載のA/D変換回路。
  4.  前記セレクタは、MOSトランジスタよりなるトランスファーゲートで構成される、ことを特徴とする請求項1又は2記載のA/D変換回路。
  5.  前記セレクタは、前記第1乃至第3の増幅回路の出力をそれぞれ入力する第1乃至第3の入力端子と、
     前記第1及び第2の出力信号を出力する第1及び第2の出力端子と、
     前記第1及び第2の入力端子と、前記第2の出力端子との間にそれぞれ挿入される第1及び第2のスイッチと、
     前記第3の入力端子を2分岐させた2つの入力ノードと、前記第1の出力端子との間にそれぞれ挿入される第3及び第4のスイッチと、
     を備え、
     前記第1及び第2のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号によって相補的に導通・非導通が制御され、
     前記第3及び第4のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号によって相補的に導通・非導通が制御され、
     前記選択制御信号が第1の値のときは、前記第2及び第4のスイッチが導通し、前記第1及び第3のスイッチは非導通となり、前記第3、第2の増幅回路の出力が前記第1、第2の出力端子からそれぞれ前記第1、第2の出力信号として出力され、
     前記選択制御信号が第2の値のときは、前記第1及び第3のスイッチが導通し、前記第2及び第4のスイッチは非導通となり、前記第3の増幅回路の出力の極性を反転した信号と、前記第1の増幅回路の出力の極性を反転した信号が、前記第1、第2の出力端子からそれぞれ前記第1、第2の出力信号として出力される、ことを特徴とする請求項1乃至4のいずれか1項に記載のA/D変換回路。
  6.  前記セレクタは、電源間に縦積みされた複数段の差動対を含む差動回路を備え、前記差動対の電流パスの導通・非導通を前記選択制御信号で切り替える、ことを特徴とする請求項1又は2記載のA/D変換回路。
  7.  前記セレクタは、第1の電源に接続された電流源に、共通に結合されたソースが接続され、前記コンパレータの出力である前記選択制御信号とその相補信号をゲートに入力する第1の差動対トランジスタと、
     ソースが前記第1の差動対トランジスタの第1の出力に共通に接続され、第1の入力信号とその相補信号をゲートに入力する第2の差動対トランジスタと、
     ソースが前記第1の差動対トランジスタの第2の出力に共通に接続され、第2の入力信号とその相補信号をゲートに入力する第3の差動対トランジスタと、
     を備え、
     前記第2、3の差動対トランジスタの差動出力の第1の出力が第1の抵抗素子を介して第2の電源に接続されるとともに差動出力端子の一方に出力され、
     前記第2、3の差動対トランジスタの差動出力の第2の出力が第2の抵抗素子を介して前記第2の電源に接続されるとともに差動出力端子の他方に出力される、ことを特徴とする請求項1、2、6のいずれか1項に記載のA/D変換回路。
  8.  前段の前記1ビットA/D変換器の出力と後段の前記1ビットA/D変換器の入力の間に、クロック信号によりトラックとホールド動作が制御されるトラックホールド回路を備え、
     複数段カスケード接続された各段の前記1ビットA/D変換器をパイプライン動作させる、ことを特徴とする請求項1乃至7のいずれか1項に記載のA/D変換回路。
  9.  複数段カスケード接続された1ビットA/D変換器を備え、
     前記1ビットA/D変換器は、
     第1乃至第3の差動増幅回路と、
     前記第3の差動増幅回路の差動出力信号を入力し、前記差動出力信号の値に基づき、2値の信号を出力するコンパレータと、
     前記第1乃至第3の差動増幅回路の差動出力信号をそれぞれ差動入力する第1乃至第3の差動入力端子と、第1及び第2の差動出力端子とを有するセレクタと、
     を備え、
     前記セレクタは、
     前記コンパレータの出力が第1の値のとき、
     前記第3の差動入力端子の正転端子と反転端子を、前記第1の差動出力端子の正転端子と反転端子にそれぞれ接続し、
     前記第2の差動入力端子の正転端子と反転端子を、前記第2の差動出力端子の正転端子と反転端子にそれぞれ接続し、
     前記コンパレータの出力が第2の値のとき、
     前記第3の差動入力端子の反転端子と正転端子を、前記第1の差動出力端子の正転端子と反転端子にそれぞれ接続し、
     前記第1の差動入力端子の反転端子と正転端子を、前記第2の差動出力端子の正転端子と反転端子にそれぞれ接続し、
     後段の前記1ビットA/D変換器の前記第1、第2の差動増幅回路は、直前の前記1ビットA/D変換器の前記セレクタの前記第1、第2の差動出力端子からの差動信号をそれぞれ入力し、
     後段の前記1ビットA/D変換器の前記第3の差動増幅回路は、直前の前記1ビットA/D変換器の前記セレクタの前記第1の差動出力端子の正転端子の信号と、直前の前記1ビットA/D変換器の前記セレクタの前記第2の差動出力端子の反転端子の信号を差動入力し、
     初段の前記1ビットA/D変換器の前記第1、第2の差動増幅回路は、第1、第2の前置差動増幅回路の差動出力端子からの差動出力信号をそれぞれ差動入力し、
     初段の前記1ビットA/D変換器の前記第3の差動増幅回路は、前記第1の前置差動増幅回路の差動出力端子の正転端子の信号と、前記第2の前置差動増幅回路の差動出力端子の反転端子の信号を差動入力し、
     前記第1の前置差動増幅回路は、入力信号と第1の参照信号とを差動入力し、
     前記第2の前置差動増幅回路は、前記入力信号と前記第1の参照信号と異なる電位の第2の参照信号とを差動入力し、
     前記複数段の1ビットA/D変換器の複数の前記コンパレータの出力信号をA/D変換結果とする、A/D変換回路。
  10.  クロック信号が第1の値のとき、前段の前記1ビットA/D変換器の前記セレクタの第1、第2の差動出力端子をそれぞれ入力、保持し、次段の前記1ビットA/D変換器に伝達する第1、第2のトラックホールド回路を備えた請求項9記載のA/D変換回路。
  11.  前記セレクタは、前記第1の差動入力端子の正転端子と反転端子と、前記第2の差動出力端子の反転端子と正転端子の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第1、第2のパストランジスタと、
     前記第2の差動入力端子の正転端子と反転端子と、前記第2の差動出力端子の正転端子と反転端子の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第3、第4のパストランジスタと、
     前記第3の差動入力端子の正転端子と反転端子と、前記第1の差動出力端子の正転端子と反転端子の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第5、第6のパストランジスタと、
     前記第3の差動入力端子の正転端子と反転端子と、前記第1の差動出力端子の反転端子と正転端子の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第7、第8のパストランジスタと、
     を備えた請求項9記載のA/D変換回路。
  12.  前記セレクタは、ソースが共通接続され電流源に接続され、選択制御信号を差動入力する第1の差動対と、前記第1の差動対の差動出力に、ソースが接続され、入力される第1、第2の差動信号を差動入力し、それぞれの差動出力が抵抗素子を介して電源に接続された第2、第3の差動対を備える、請求項9記載のA/D変換回路。
  13.  請求項1乃至12のいずれか1項に記載のA/D変換回路を備えた半導体装置。
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