JPWO2011090155A1 - Ａ／ｄ変換回路 - Google Patents

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Abstract

直流伝達特性の不連続性からくる不安定な動作を回避するＡ／Ｄ変換回路と方法を提供する。カスケード接続される１ビットＡ／Ｄ変換器（１０）は、第１、第２の増幅回路（１１、１２）と、第１、第２の増幅回路の出力の補間値（中間値）を出力する第３の増幅回路（１３）と、第３の増幅回路の出力の正負によって値の定まる２値信号を出力するコンパレータ（１４）と、第１乃至第３の増幅回路（１１〜１３）の３つの出力（Ｖａ、Ｖｂ、Ｖｃ）のうちコンパレータ（１４）の値に基づき、２つの出力を選択するセレクタ（１６）を備える。セレクタ（１６）の論理は、該２つの出力の直流伝達特性が折り返し状になるように構成されている。

Description

［関連出願についての記載］
本発明は、日本国特許出願：特願２０１０−０１２１００号（２０１０年１月２２日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路に関する。
近年、デジタル技術の発達は目覚しく、アナログ信号からデジタル信号への変換を行うＡ／Ｄ変換装置に対して高速化、低電力化、小型化の要求がますます高まってきている。回路構成が小規模であり、高速、且つ、低電力なＡ／Ｄ変換を実現するＡ／Ｄ変換回路として、フラッシュ型の１ｂｉｔ Ａ／Ｄ変換器（少数の増幅回路、コンパレータ、セレクタを備える）を複数段接続して、所望の精度・分解能（ビット数）を得る回路構成が知られている（例えば非特許文献１参照）。
図９は、非特許文献１に記載された関連技術を説明するための図である。図９には、差動の増幅回路１１〜１３、コンパレータ１４、セレクタ１５を備えたフラッシュ型の１ｂｉｔ Ａ／Ｄ変換器１０’を複数段（Ｎ段）従属接続（カスケード接続）した回路の全体構成（はじめの３段）が示されている。なお、図９は、当該関連技術を説明するために、本発明者が作成したものである。
図１０は、図９の１ｂｉｔ Ａ／Ｄ変換器１０’（各段の構成は同一）の構成を説明するための図である。図１０には、初段の構成が示されている。
図１１（Ａ）、図１１（Ｂ）は、図１０の１ｂｉｔ Ａ／Ｄ変換器１０’の増幅回路１１、１２、１３の出力Ｖａ、Ｖｂ、Ｖｃの入力電圧に対する直流（ＤＣ）伝達特性（入力電圧対出力電圧の入出力特性）と、コンパレータの出力ＡＤＯＵＴを説明するための図である、図１１（Ｃ）は、セレクタ１５の出力Ｖｏａ、ＶｏｂのＤＣ伝達特性を説明する図である。図１１（Ａ）、図１１（Ｃ）において横軸（Ｘ軸）は入力電圧、縦軸（Ｙ軸）は出力電圧である。図１１（Ｄ）、図１１（Ｅ）は、セレクタ１５の選択の様子を示す図である。図１０、図１１は、いずれも、当該関連技術を説明するために、本発明者が作成したものである。
図１０を参照すると、入力信号電圧Ｖｉｎと、参照電圧Ａ（ラダー抵抗のタップＡの電圧）とを差動入力して差動増幅する第１の前置増幅回路２１と、入力信号電圧Ｖｉｎと参照電圧Ｂ（ラダー抵抗のタップＢの電圧）とを差動入力して差動増幅する第２の前置増幅回路２２とが、初段の１ｂｉｔ Ａ／Ｄ変換器１０'の前段に配設されている。
初段の１ｂｉｔ Ａ／Ｄ変換器１０'は、
・ 第１の前置増幅回路２１の差動出力Ｖｉａを差動入力して差動増幅する第１の増幅回路１１と、
・ 第２の前置増幅回路２２の差動出力Ｖｉｂを差動入力して差動増幅する第２の増幅回路１２と、
・ 第１の増幅回路１１の正転入力と第２の増幅回路１２の反転入力とを差動入力して差動増幅する第３の増幅回路１３（「補間用増幅回路」ともいう）と、
・ 第３の増幅回路１３の差動出力Ｖｃを差動入力し比較結果を２値論理信号（デジタル信号）として出力するコンパレータ１４と、
・ 第１の増幅回路１１の差動出力Ｖａと、第２の増幅回路１２の差動出力Ｖｂと、第３の増幅回路１３の差動出力Ｖｃとの３つの差動出力を、第１乃至第３の差動入力端子にそれぞれ入力し、１ｂｉｔ Ａ／Ｄ変換結果であるコンパレータ１４の出力ＡＤＯＵＴに応じて、３つの差動出力（Ｖａ、Ｖｂ、Ｖｃ）の中から、２つ（図１１（Ｄ）、（Ｅ）に示すように、例えばＶｃとＶｂ、又はＶａとＶｃ）を選択して、第１、第２の差動出力端子から出力するセレクタ１５と、
を備えている。
第１の前置増幅回路２１は、入力電圧ＶｉｎとタップＡの電圧ＶＡの中点電圧ＶＣＭＡをＶＣＭＡ＝（Ｖｉｎ＋ＶＡ）／２として、正転入力端子にＶｉｎ＝ＶＣＭＡ＋（Ｖｉｎ−ＶＡ ）／２、反転入力端子（○の付いた入力端子）にＶＡ＝ＶＣＭＡ−（Ｖｉｎ−ＶＡ）／２を差動入力し、正転出力端子からＶＣＭＡＯ＋Ｖｉａ／２（ＶＣＭＡＯは差動出力の中点電位）、反転出力端子（○の付いた出力端子）からＶＣＭＡＯ−Ｖｉａ／２を差動出力する。この差動出力の差電圧は、（ＶＣＭＡＯ＋Ｖｉａ／２）−（ＶＣＭＡＯ−Ｖｉａ／２）＝Ｖｉａとなる。
第２の前置増幅回路２２は、入力電圧ＶｉｎとタップＢの電圧ＶＢの中点電圧ＶＣＭＢ＝（Ｖｉｎ＋ＶＢ）／２として、正転入力端子にＶｉｎ＝ＶＣＭＢ＋（Ｖｉｎ−ＶＢ）／２、反転入力端子（○の付いた入力端子）にＶＢ＝ＶＣＭＢ−（Ｖｉｎ−ＶＢ）／２を差動入力し、正転出力端子からＶＣＭＢＯ＋Ｖｉｂ／２（ＶＣＭＢＯは差動出力の中点電位）、反転出力端子（○の付いた出力端子）からＶＣＭＢＯ−Ｖｉｂ／２を差動出力する。この差動出力の差電圧は、（ＶＣＭＢＯ＋Ｖｉｂ／２）−（ＶＣＭＡＢＯ−Ｖｉｂ／２）＝Ｖｉｂとなる。第１、第の前置増幅回路２１、２２は同一構成とされる。
第１の増幅回路１１は、第１の前置増幅回路２１からの差動信号Ｖｉａ（ＶＣＭ１Ｉ＋Ｖｉａ／２、ＶＣＭ１Ｉ−Ｖｉａ／２）を差動入力して差動増幅し、第１の差動信号ＶＣＭ１Ｏ＋Ｖａ／２、ＶＣＭ１Ｏ−Ｖａ／２を出力し、第１の差動信号の差電圧は、（ＶＣＭ１Ｏ＋Ｖａ／２）−（ＶＣＭ１Ｏ−Ｖａ／２）＝Ｖａとなる。ただし、ＶＣＭ１Ｉ、ＶＣＭ１Ｏは第１の増幅回路１１における差動入力信号、差動出力信号の中点電圧（コモンモード電圧）である。
第２の増幅回路１２は、第２の前置増幅回路２２からの差動信号Ｖｉｂ（差動信号ＶＣＭ２Ｉ＋Ｖｉｂ／２、ＶＣＭ２Ｉ−Ｖｉｂ／２）を差動入力して差動増幅し、第２の差動信号ＶＣＭ２Ｏ＋Ｖｂ／２、ＶＣＭ２Ｏ−Ｖｂ／２（差電圧Ｖｂ）を出力する。第２の差動信号の差電圧は（ＶＣＭ２Ｏ＋Ｖｂ／２）−（ＶＣＭ２Ｏ−Ｖｂ／２）＝Ｖｂとなる。ただし、ＶＣＭ２Ｉ、ＶＣＭ２Ｏは第２の増幅回路１２における差動入力信号、差動出力信号の中点電圧（コモンモード電圧）である。
第３の増幅回路１３は、第１の増幅回路１１からの正転出力ＶＣＭ１Ｏ＋Ｖｉａ／２、第２の増幅回路１２からの反転出力ＶＣＭ２Ｏ−Ｖｉｂ／２（＝差電圧（Ｖｉａ＋Ｖｉｂ）／２を差動入力して差動増幅し、差動信号ＶＣＭ３Ｏ＋Ｖａ／２、ＶＣＭ３Ｏ−Ｖｂ／２を出力する。差動出力の差電圧は、（ＶＣＭ３Ｏ＋Ｖａ／２）−（ＶＣＭ３Ｏ−Ｖｂ／２）＝（Ｖａ＋Ｖｂ）／２となる。ただし、ＶＣＭ３Ｏは第３の増幅回路１３における差動出力信号の中点電圧（コモンモード電圧）である。第３の増幅回路１３は、ＶａとＶｂを補間（内分比１：１で内分）した中間電圧を出力するため、「補間用増幅回路」と呼ばれる。図１０に示す例では、第１、第２、第３の増幅回路１１、１２、１３は互いに同一構成とされる。
なお、図１０には、初段の１ｂｉｔ Ａ／Ｄ変換器１０’が示されているが、２段目以降の各１ｂｉｔ Ａ／Ｄ変換器１０’においては、図９に示すように、第１の増幅回路１１と第２の増幅回路１２は、前段の１ｂｉｔ Ａ／Ｄ変換器１０’のセレクタ１５の第１、第２の差動出力端子からの第１、第２の差動出力Ｖｏａ、Ｖｏｂをそれぞれ差動入力する。
コンパレータ１４は、第３の増幅回路１３からの差動信号を差動入力しその差電圧Ｖｃの正負に応じて、論理値信号である出力ＡＤＯＵＴとしてＨｉｇｈ／Ｌｏｗを出力する。
セレクタ１５は、例えばコンパレータ１４の出力ＡＤＯＵＴがＬｏｗのときは、第３の増幅回路１３の差動出力Ｖｃと、第２の増幅回路１２の差動出力Ｖｂとを選択し、それぞれ第１の差動出力Ｖｏａと第２の差動出力Ｖｏｂとして出力する（図１１（Ｄ））。
セレクタ１５は、コンパレータ１４の出力ＡＤＯＵＴがＨｉｇｈのときは、第１の増幅回路１１の差動出力Ｖａと、第３の増幅回路１３の差動出力Ｖｃとを選択し、それぞれ第１の差動出力Ｖｏａと第２の差動出力Ｖｏｂとして出力する（図１１（Ｅ））。
図１１（Ａ）に示すように、第１、第２の増幅回路１１、１２の第１、第２の差動出力電圧Ｖａ、Ｖｂは、それぞれ異なるゼロクロス点Ａ、Ｂを持つＤＣ伝達特性（一点鎖線と破線で示す）を有し、第３の増幅回路１３の差動出力電圧Ｖｃは点Ａ、Ｂの中間点Ｃにゼロクロスを持ったＤＣ伝達特性（実線で示す）を有する。なお、図１１（Ａ）に示すように、第３の増幅回路１３はＶｃとしてＶａ、Ｖｂの補間値（この例では、ＶａとＶｂの中間値Ｖｃ＝（Ｖａ＋Ｖｂ）／２）を出力する。
１ｂｉｔ Ａ／Ｄ変換器１０'において、第３の増幅回路１３の差動出力電圧Ｖｃの正負をコンパレータ１４によって判断して、１ｂｉｔ Ａ／Ｄ変換器１０'への入力電圧を中点Ｃを境に，２つのレベル（区間）（［Ａ−Ｃ］、［Ｃ−Ｂ］）に識別する。
前述したように、セレクタ１５は、コンパレータ１４の出力ＡＤＯＵＴの値に応じて、３つの差動出力電圧Ｖａ、Ｖｂ、Ｖｃの中から、ＶｃとＶｂ、又は、ＶａとＶｃを選択して第１、第２の差動出力Ｖｏａ、Ｖｏｂとして出力することにより、図１１（Ｃ）に示すようなＤＣ伝達特性（入力電圧に対する出力電圧の直流伝達特性）が得られる。
図１１（Ｃ）において、セレクタ１５の第１の差動出力Ｖｏａ（一点鎖線）は、入力電圧がＡとＢの区間の中点Ｃ以下では、図１１（Ａ）のＶｃを出力し、点Ｃ（ゼロクロス点）では０となる。入力電圧が点Ｃの電圧よりも大となると、図１１（Ａ）のＶｃは正となり、ＡＤＯＵＴ＝Ｈｉｇｈとなるため、セレクタ１５の第１の差動出力Ｖｏａとして、図１１（Ａ）のＶａが出力される。セレクタ１５の第１の差動出力Ｖｏａは、点Ｃで０から負値に振れ、点Ｃで不連続となる。また、セレクタ１５の第２の差動出力Ｖｏｂ（破線）は、入力電圧がＡとＢの区間の中点である点Ｃよりも低い電圧値から点Ｃまでは、図１１（Ａ）のＶｂを出力し、入力電圧が点Ｃの電圧よりも大となると、図１１（Ａ）のＶｃは正となり、ＡＤＯＵＴ＝Ｈｉｇｈとなる。このため、セレクタ１５の第２の差動出力Ｖｏｂには、図１１（Ａ）のＶｃが出力され、Ｖｏｂは、点Ｃで正値から０に振れ、点Ｃで不連続となる。
図１０、図１１を参照して説明した１ｂｉｔ Ａ／Ｄ変換器１０’を単位回路として、図９に示すように、１ｂｉｔ Ａ／Ｄ変換器をＮ段カスケード接続することにより、ＮビットのＡ／Ｄ変換回路を構成し、図１２（Ｂ）〜（Ｇ）に示すような、差動出力信号Ｖａｎ、Ｖｂｎ、Ｖｃｎ（ｎ＝１、２、３、…、Ｎ）と、Ｎビット・デジタル信号ＡＤＯＵＴｎ（ｎ＝１、２、３、…、Ｎ）を得ることができる。
図１２（Ｂ）、（Ｃ）は、図１２（Ａ）の初段の１ｂｉｔ Ａ／Ｄ変換器１０’のＤＣ伝達特性（入力電圧と増幅回路１１、１２、１３の出力電圧Ｖａ１、Ｖｂ１、Ｖｃ１の関係）と、初段の１ｂｉｔ Ａ／Ｄ変換器１０’のコンパレータ１４の出力ＡＤＯＵＴ１の信号波形を示す図である。図１２（Ｂ）、（Ｃ）は、図１１（Ａ）、（Ｂ）に対応している。Ｖｃ１を入力するコンパレータ１４の出力ＡＤＯＵＴ１は、Ｖｃ１≦０のときＬｏｗ、Ｖｃ１＞０のときＨｉｇｈである。ＡＤＯＵＴ１は、入力電圧が点Ｃ以下（Ｖｃ１≦０）でＬｏｗ、入力電圧が点Ｃ以上（Ｖｃ１≧０）でＨｉｇｈとなる。
図１２（Ｄ）、（Ｅ）は、図１２（Ａ）の２段目の１ｂｉｔ Ａ／Ｄ変換器１０’のＤＣ伝達特性（入力電圧と、出力電圧Ｖａ２、Ｖｂ２、Ｖｃ２）と、２段目の１ｂｉｔ Ａ／Ｄ変換器１０’のコンパレータ１４の出力ＡＤＯＵＴ２の信号波形を示す図である。図１２（Ｄ）は、図１１（Ｃ）に対応している。Ｖｃ２を入力するコンパレータ１４の出力ＡＤＯＵＴ２は、Ｖｃ２≦０のときＬｏｗ、Ｖｃ２＞０のときＨｉｇｈである。ＡＤＯＵＴ２は、入力電圧が点Ｂと点Ｃの中間の点Ｅ以下の範囲でＬｏｗ、入力電圧が、点Ｅと点Ｃの間でＨｉｇｈ、点ＣとＡの中間の点Ｄと点Ｃの間でＬｏｗ、点Ｄ以上の範囲でＨｉｇｈとなる。
図１２（Ｆ）、（Ｇ）は、図１２（Ａ）の３段目の１ｂｉｔ Ａ／Ｄ変換器１０’のＤＣ伝達特性（入力電圧と、出力電圧Ｖａ３、Ｖｂ３、Ｖｃ３）と、３段目の１ｂｉｔ Ａ／Ｄ変換器１０’のコンパレータ１４の出力ＡＤＯＵＴ３の信号波形を示す図である。Ｖｃ３を入力するコンパレータ１４の出力ＡＤＯＵＴ３は、Ｖｃ３≦０のときＬｏｗ、Ｖｃ３＞０のときＨｉｇｈである。ＡＤＯＵＴ３は、入力電圧が点Ｂと点Ｄの中間点以下の範囲でＬｏｗ、入力電圧が、点Ｂと点Ｅの中間点と点Ｅの間でＨｉｇｈ、点ＥとＣの中間点と点Ｅの間でＬｏｗ、点ＥとＣの中間点と点Ｃの間でＨｉｇｈ、入力電圧が点Ｃと点Ｄ（ＡとＣの中点）の中点と点Ｃの範囲でＬｏｗ、入力電圧が点Ｃと点Ｄの中点と点Ｄの間でＨｉｇｈ、点Ｅ（ＢとＣの中点）とＡの中間点と点Ｄの間でＬｏｗ、点ＤとＡの中間点以上の範囲でＨｉｇｈとなる。
図１２（Ｂ）、（Ｄ）、（Ｆ）に示すように、各段の１ｂｉｔ Ａ／Ｄ変換器１０’の出力差動電圧Ｖｃｎ（ｎ＝１、２、３、…、Ｎ）のＤＣ伝達特性のゼロクロス点は、Ａ−Ｂ区間を２ｎ（２のｎ乗）で等分するような特性となる。
例えば図１２（Ｂ）に示すように、Ｖｃ１はゼロクロス点が点Ｃで１つあり、入力電圧Ａ−Ｂ区間を２等分する。Ｖｃ２は、図１２（Ｄ）に示すように、ゼロクロス点がＥ、Ｃ、Ｄの３点あり、入力電圧Ａ−Ｂ区間を２２＝４等分する。Ｖｃ３は、図１２（Ｆ）に示すように、ゼロクロス点がＢとＥの中点、Ｅ、ＥとＣの中点、Ｃ、ＣとＤの中点、Ｄ、ＤとＡの中点の計７点あり、入力電圧Ａ−Ｂ区間を２３＝８等分する。
各段の１ｂｉｔ Ａ／Ｄ変換器１０’のコンパレータ１４の出力であるＡＤＯＵＴｎ（ｎ＝１、２、…、Ｎ）をＮビットのデジタル信号とすると、図１３に示すような、Ｎビットのバイナリコードが得られる。図１３では、ＡＤＯＵＴ１〜３と入力電圧の関係が示されている。ＡＤＯＵＴ１がＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、ＡＤＯＵＴＮがＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に対応する。
Ｎ＝３とし、入力電圧Ａ−Ｂ区間を２３＝８等分する場合の３ビットデジタル信号ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３のコードについて以下に説明する。Ｄ＝（Ａ＋Ｃ）／２，Ｅ＝（Ｂ＋Ｃ）／２として、
（１）入力電圧Ｖｉｎが（Ａ＋Ｄ）／２以上の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、１、１）、
（２）入力電圧Ｖｉｎが電圧区間［Ｄ、（Ａ＋Ｄ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、１、０）、
（３）入力電圧Ｖｉｎが電圧区間［（Ｃ＋Ｄ）／２、Ｄ］の場合（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、０、１）、
（４）入力電圧Ｖｉｎが電圧区間［Ｃ、（Ｃ＋Ｄ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、０、０）、
（５）入力電圧Ｖｉｎが電圧区間［（Ｅ＋Ｃ）／２、Ｃ］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、１、１）、
（６）入力電圧Ｖｉｎが電圧区間［Ｅ、（Ｅ＋Ｃ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、１、０）、
（７）入力電圧Ｖｉｎが電圧区間［（Ｂ＋Ｃ）／２、Ｅ］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、０、１）、
（８）入力電圧Ｖｉｎが（Ｂ＋Ｃ）以下の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、０、０）
となる。
このように、１ｂｉｔ Ａ／Ｄ変換器１０’を複数段（Ｎ段）従属（カスケード）接続することにより、初段の１ｂｉｔ Ａ／Ｄ変換器１０’の出力ＡＤＯＵＴ１をＭＳＢとし、Ｎ段目の１ｂｉｔ Ａ／Ｄ変換器１０’の出力ＡＤＯＵＴＮをＬＳＢとするＮビットのＡ／Ｄ変換回路を構成することができる。
本願出願人によって為された先行技術文献調査で以下の特許文献１、２がサーチされたので説明しておく。特許文献１には、前段の信号をサンプルホールドするサンプルホールド回路、サンプルホールド回路の出力と比較参照信号を比較する比較器、サンプルホールド回路の出力から減算信号を減算する減算器を備えたパイプラインセルを複数段カスケード接続した構成のＡ／Ｄ変換器が開示されている。また、特許文献２には、入力信号を折り返し段にて折り返し、折り返した信号が４つの上向き縁と、４つの下向き縁を有し、折り返し信号の振幅範囲はもとの入力信号の振幅範囲の１／８に低減した折り返しアーキテクチャのＡ／Ｄ変換器が開示されている。フラッシュ型Ａ／Ｄ変換器では２５６個の比較器が必要とされているが、折り返しアーキテクチャでは、比較器は３２個に減少する。なお、特許文献１、２には、図９乃至図１２を参照して説明したＡ／Ｄ変換回路の課題の認識（以下で説明される）、該課題を解決するための手段はいっさい開示も示唆もされていない。
特開平０８−１９５６７８号公報 特表平０９−５０２８５６号公報
Ｙｕｎ−Ｔｉ Ｗａｎｇ ａｎｄ Ｂｅｈｚａｄ Ｒａｚａｖｉ、"Ａｎ ８−Ｂｉｔ １５０−ＭＨｚ ＣＭＯＳ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ"、 ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、 ＶＯＬ． ３５、 ＮＯ． ３、 ＭＡＲＣＨ ２０００
以下に関連技術の分析を与える。
図９に示したＡ／Ｄ変換回路においては、図１１（Ｃ）、図１２（Ｄ）、図１２（Ｆ）に示すように、各段の１ｂｉｔ Ａ／Ｄ変換器１０のＤＣ伝達特性（入出力特性）は、入力電圧に対してノコギリ波のような形状をもった不連続な特性を有している。例えば入力電圧が点Ｂから点Ａの方向に点Ｃを越える場合、図１１（Ｃ）において、一点鎖線で示すＶｏａは点Ｃで０から負値に不連続に変化し、破線で示すＶｏｂは、点Ｃで正値から０に不連続に変化している。
図１２（Ｄ）は、２段目の１ｂｉｔ Ａ／Ｄ変換器１０’における第１乃至第３の増幅回路１１、１２、１３の出力電圧Ｖａ２、Ｖｂ２、Ｖｃ２の入力電圧に対する特性を示す図である。入力電圧が点Ｂから点Ａの方向に点Ｃを越える場合、一点鎖線で示すＶａ２は、負値から点Ｃで０に達し点Ｃで負値に不連続に変化したのち再び上昇し点Ａでゼロクロスする。破線で示すＶｂ２は、点Ｂでゼロクロスして上昇し点Ｃで正値から０に不連続に変化したのち再び上昇する。実線で示すＶｃ２は、点Ｅでゼロクロスして上昇し点Ｃで正値から負値に不連続に変化したのち上昇し点Ｄでゼロクロスする。
図１２（Ｆ）は、３段目の１ｂｉｔ Ａ／Ｄ変換器１０’における第１乃至第３の増幅回路１１、１２、１３の出力電圧Ｖａ３、Ｖｂ３、Ｖｃ３の入力電圧に対する特性を示す図である。入力電圧が点Ｂから点Ａの方向に点Ｃを越える場合、一点鎖線で示すＶａ３は点Ｅ（＝（Ｂ＋Ｃ）／２）で０から負値に不連続に変化したのち再び上昇して点Ｃで０に達し、点Ｃで０から負値に不連続に変化したのち再び上昇し点Ｄ（＝（Ｃ＋Ａ）／２）で０に達し、点Ｄで０から負値に不連続に変化したのち再び上昇し、点Ａでゼロクロスする。破線で示すＶｂ３は点Ｂでゼロクロスして上昇し、点Ｅで正値から０に不連続に変化したのち再び上昇し、点Ｃで正値から０に不連続に変化したのち再び上昇し、点Ｄで正値から０に不連続に変化したのち再び上昇する。実線で示すＶｃ３はＢとＥの中間点でゼロクロスして正値から負値に不連続に変化したのち再び上昇し、点Ｅと点Ｃの中点でゼロクロスし点Ｃで正値から負値に不連続に変化したのち再び上昇し、点Ｃと点Ｄの中点でゼロクロスし点Ｄで正値から負値に不連続に変化したのち再び上昇し点Ｄと点Ａの中点でゼロクロスしている。
上記したように、ＤＣ伝達特性（入力電圧に対する出力電圧の特性）に不連続点（高振幅の段差）が存在する場合、例えば不連続点付近で入力電圧がばたつくと、１ｂｉｔ Ａ／Ｄ変換器１０の出力信号が大きく変動することになり、動作が不安定となる。
具体的にみてみると、例えば図１２（Ｆ）において、入力電圧が点Ｃ、Ｄ、Ｅのいずれかの点を間にして、その両側（＋側と−側）の微小範囲でばたつくと、Ｖｃ３は正値と負値を行き来し、その結果、ＬＳＢであるＡＤＯＵＴ３はＨｉｇｈ、Ｌｏｗ間でばたつくことになり、不安定な動作となる。同様に、図１２（Ｄ）において、入力電圧が点Ｃを間にしてその両側（＋側と−側）の微小範囲でばたつくと、Ｖｃ２は正値と負値を行き来し、その結果、ＡＤＯＵＴ２はＨｉｇｈ、Ｌｏｗ間でばたつくことになる。さらに、入力電圧が点Ｃを間にしてその両側（＋側と−側）の微小範囲でばたつくと、Ｖｃ１も正値と負値を行き来し、その結果、ＭＳＢであるＡＤＯＵＴ１はＨｉｇｈ、Ｌｏｗ間でばたつき、結局、ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３がすべて本来の値とは異なった値を出力する場合も生じ得ることになる。Ａ／Ｄ変換対象の入力電圧が周波数の高いＡＣ信号あるいは、単発性パルス等過渡信号を高速にＡ／Ｄ変換する時にも、ＤＣ伝達特性の不連続性により、上記と同じような、問題が生じる。
特に、高速なＡ／Ｄ変換回路において、上記した問題（直流（ＤＣ）伝達特性の不連続性からくる不安定な動作）は、克服すべき重大な課題となる。したがって、高速動作時にも、安定した動作が可能なＡ／Ｄ変換回路の実現が期待されている。
本発明は、上記問題点に鑑みて創案されたものであって、その目的は、直流伝達特性の不連続性からくる不安定な動作を回避するＡ／Ｄ変換回路を提供することにある。
本発明によれば、入力電圧を１ビットにアナログ・デジタル変換する１ビットＡ／Ｄ変換器をＮ段（ただし、Ｎは２以上の所定の正整数）カスケード接続し、初段に入力された入力電圧を増幅して出力し、次段に順々に伝達し、各段でＡ／Ｄ変換し全体でＮビットのＡ／Ｄ変換を行うＡ／Ｄ変換回路であって、前記１ビットＡ／Ｄ変換器は、アナログ・デジタル変換対象の入力電圧の中心電圧を境に折り返された直流伝達特性を有するＡ／Ｄ変換回路が提供される。本発明において、前記１ビットＡ／Ｄ変換器は、前記１ビットＡ／Ｄ変換器への入力アナログ電圧として第１、第２の入力信号をそれぞれ入力する第１、第２の増幅回路と、前記第１の入力信号と前記第２の入力信号の中間値を入力する第３の増幅回路と、前記第３の増幅回路の出力を入力し正負に応じて２値の信号を出力するコンパレータと、前記コンパレータの出力を選択制御信号として、前記第１乃至第３の増幅回路の３つの出力のうち、前記第３の増幅回路の出力と、前記第１及び第２の増幅回路の一方の出力の２つの出力の第１の組、又は、前記第３の増幅回路の出力と、前記第１及び第２の増幅回路の他方の出力の２つの出力の第２の組を選択し、第１、第２の出力信号として出力するセレクタと、を備え、前記セレクタから出力される前記第１、第２の出力信号が次段の１ビットＡ／Ｄ変換器に第１、第２の入力信号として入力され、前記セレクタは、前記第１の入力信号と前記第２の入力信号の前記中間値を境に、前記１ビットＡ／Ｄ変換器の直流伝達特性が対称に折り返されるように、選択した前記第１又は第２の組の一方の２つの出力の極性を反転した信号を出力する。本発明によれば、該Ａ／Ｄ変換回路を搭載した半導体装置が提供される。
本発明によれば、直流伝達特性の不連続性からくる不安定な動作を回避するＡ／Ｄ変換回路を実現することができる。
本発明の第１の実施例の構成を示す図である。 本発明の第１の実施例の１ｂｉｔ Ａ／Ｄ変換器の構成を示す図である。 （Ａ）〜（Ｃ）は本発明の第１の実施例の１ｂｉｔ Ａ／Ｄ変換器のＤＣ伝達特性、コンパレータ出力ＡＤＯＵＴを説明する図であり、（Ｄ）、（Ｅ）はセレクタ回路を説明する図である。 （Ａ）は本発明の第１の実施例のＡ／Ｄ変換回路の構成と、（Ｂ）〜（Ｇ）は各段のＤＣ伝達特性とコンパレータ出力を示す図である。 本発明の第１の実施例のＡ／Ｄ変換回路のＡ／Ｄ変換出力を説明する図である。 本発明の第１の実施例のセレクタの構成を示す図である。 本発明の第１の実施例のセレクタの構成を示す図である。 本発明の第２の実施例の構成を示す図である。 Ａ／Ｄ変換回路（関連技術）の構成を示す図である。 図９の１ｂｉｔ Ａ／Ｄ変換器を説明する図である。 （Ａ）〜（Ｃ）は図１０の１ｂｉｔ Ａ／Ｄ変換器のＤＣ伝達特性を説明する図であり、（Ｄ）、（Ｅ）はセレクタの動作を説明する図である。 （Ａ）は図９のＡ／Ｄ変換回路の構成と、（Ｂ）〜（Ｇ）は各段のＤＣ伝達特性とコンパレータ出力を示す図である。 図９のＡ／Ｄ変換回路のＡ／Ｄ変換出力を説明する図である。
本発明のいくつかの好適な態様において、入力電圧を１ビットにアナログ・デジタル変換する１ビットＡ／Ｄ変換器をＮ段（ただし、Ｎは２以上の所定の正整数）カスケード接続し、初段に入力された入力電圧を増幅して出力し、次段に順々に伝達し、各段でＡ／Ｄ変換し全体でＮビットのＡ／Ｄ変換を行うＡ／Ｄ変換回路であって、前記１ビットＡ／Ｄ変換器は、アナログ・デジタル変換対象の入力電圧の中心電圧を境に折り返された直流伝達特性を有する。
本発明のいくつかの好適な態様において、１ビットＡ／Ｄ変換器は、前記１ビットＡ／Ｄ変換器への入力アナログ電圧として第１、第２の入力信号をそれぞれ入力する第１、第２の増幅回路（１１、１２）と、前記第１の入力信号と前記第２の入力信号の中間値を入力する第３の増幅回路（１３）と、前記第３の増幅回路の出力（Ｖｃ）を入力し正負に応じて２値の信号を出力するコンパレータ（１４）と、前記コンパレータ（１４）の出力を選択制御信号として、前記第１乃至第３の増幅回路の３つの出力（Ｖａ、Ｖｂ、Ｖｃ）のうち、前記第３の増幅回路の出力（Ｖｃ）と、前記第１及び第２の増幅回路の一方の出力の２つの出力の第１の組、又は、前記第３の増幅回路の出力（Ｖｃ）と、前記第１及び第２の増幅回路の他方の出力の２つの出力の第２の組を選択し、第１、第２の出力信号として出力するセレクタ（１６）と、を備え、前記セレクタ（１６）から出力される前記第１、第２の出力信号が次段の１ビットＡ／Ｄ変換器に第１、第２の入力信号として入力される。前記セレクタ（１６）は、前記第１の入力信号と前記第２の入力信号の前記中間値を境に、前記１ビットＡ／Ｄ変換器の直流伝達特性が対称に折り返されるように、選択した前記第１又は第２の組の一方の２つの出力の極性を反転した信号を出力する。前記セレクタ（１６）から出力される前記第１、第２の出力信号（Ｖｏａ、Ｖｏｂ）は次段の１ビットＡ／Ｄ変換器の第１、第２の入力信号として入力される。
本発明のいくつかの好適な態様において、前記セレクタ（１６）は、前記コンパレータの出力が第１の値のときは、前記第３、第２の増幅回路（１３、１２）の出力をそれぞれ前記第１、第２の出力信号として選択し、前記コンパレータの出力が第２の値のときは、前記第３、第１の増幅回路（１３、１１）の出力の極性を反転した信号をそれぞれ前記第１、第２の出力信号として選択する構成とされる。
本発明のいくつかの好適な態様において、前記１ビットＡ／Ｄ変換器の前記第１及び第２の出力信号は、前記入力電圧の前記中心電圧近傍において前記入力電圧が前記中心電圧よりも低いときと高いときとで、それぞれの極性を変えず、前記１ビットＡ／Ｄ変換器の次段の１ビットＡ／Ｄ変換器において、前記第３の増幅回路（１３）の出力（Ｖｃ１）を入力する前記コンパレータ（１４）の出力が、前記入力電圧の前記中心電圧を境に値を変えることなく同一値とされる構成としてもよい。
本発明のいくつかの好適な態様において、前記セレクタは、ＭＯＳトランスファーゲートで構成される。
本発明のいくつかの好適な態様において、前記セレクタは、前記第１乃至第３の増幅回路の出力（Ｖａ、Ｖｂ、Ｖｃ）をそれぞれ入力する第１乃至第３の入力端子と、前記第１及び第２の出力信号を出力する第１及び第２の出力端子と、前記第１及び第２の入力端子と、前記第２の出力端子との間にそれぞれ挿入されるトランスファーゲートからなる第１のスイッチ（１６１１、１６１２）及び第２のスイッチ（１６１５、１６１６）と、前記第３の入力端子を２分岐させた２つの入力ノードと、前記第１の出力端子との間にそれぞれ挿入されるトランスファーゲートからなる第３のスイッチ（１６１７、１６１８）及び第４のスイッチ（１６１３、１６１４）と、を備え、前記第１及び第２のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号で相補的に導通・非導通が制御され、前記第３及び第４のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号で相補的に導通・非導通が制御され、前記選択制御信号が第１の値のときは、前記第２及び第４のスイッチが導通し、前記第１及び第３のスイッチは非導通となり、前記第３、第２の増幅回路の出力（Ｖｂ、Ｖｃ）が前記第１、第２の出力端子からそれぞれ前記第１、第２の出力信号として出力され、前記選択制御信号が第２の値のときは、前記第１及び第３のスイッチが導通し、前記第２及び第４のスイッチは非導通となり、前記第３の増幅回路の出力（Ｖｂ）を極性反転した信号と前記第１の増幅回路の出力（Ｖａ）を極性反転した信号が、前記第１、第２の出力端子からそれぞれ前記第１、第２の出力信号として出力される構成としてもよい。
本発明のいくつかの好適な態様において、前記セレクタは、電源間に縦積みされた複数段の差動対を含む差動回路を備え、前記差動対の電流パスの導通・非導通を前記選択制御信号で切り替える構成としてもよい。
本発明のいくつかの好適な態様において、前記セレクタは、第１の電源（ＧＮＤ）に接続された電流源（Ｉ１）に、共通に結合されたソースが接続され、前記コンパレータの出力である前記選択制御信号とその相補信号をゲートに入力する第１の差動対トランジスタ（ＭＮ５、ＭＮ６）と、ソースが前記第１の差動対トランジスタの第１の出力に共通に接続され、第１の入力信号とその相補信号をゲートに入力する第２の差動対トランジスタ（ＭＮ１、ＭＮ２）と、ソースが前記第１の差動対トランジスタの第２の出力に共通に接続され、第２の入力信号とその相補信号をゲートに入力する第３の差動対トランジスタ（ＭＮ３、ＭＮ４）と、を備え、前記第２、３の差動対トランジスタの差動出力の第１の出力が第１の抵抗素子（Ｒ１）を介して第２の電源（ＶＤＤ）に接続されるとともに差動出力端子の一方に出力され、前記第２、３の差動対トランジスタの差動出力の第２の出力が第２の抵抗素子（Ｒ２）を介して前記第２の電源に接続されるとともに差動出力端子の他方に出力される回路を含む構成としてもよい。
本発明のいくつかの好適な態様において、前段の前記１ビットＡ／Ｄ変換器の出力と後段の前記１ビットＡ／Ｄ変換器の入力の間に、クロック信号によりトラックとホールド動作が制御されるトラックホールド（Ｔ／Ｈ）回路を備え、複数段カスケード接続された各段の前記１ビットＡ／Ｄ変換器をパイプライン動作させる構成としてもよい。
本発明のいくつかの好適な態様において、複数段カスケード接続された１ビットＡ／Ｄ変換器を備え、前記１ビットＡ／Ｄ変換器は、第１乃至第３の差動増幅回路（１１、１２、１３）と、前記第３の差動増幅回路の差動出力信号を入力し、前記差動出力信号の値に基づき、２値の信号を出力するコンパレータ（１４）と、前記第１乃至第３の差動増幅回路の差動出力信号をそれぞれ差動入力する第１乃至第３の差動入力端子と、第１及び第２の差動出力端子とを有するセレクタ（１６）と、を備えている。前記セレクタ（１６）は、前記コンパレータ（１４）の出力が第１の値のとき、前記第３の差動入力端子の正転端子と反転端子を、前記第１の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記第２の差動入力端子の正転端子と反転端子を、前記第２の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記コンパレータの出力が第２の値のとき、前記第３の差動入力端子の反転端子と正転端子を、前記第１の差動出力端子の正転端子と反転端子にそれぞれ接続し、前記第１の差動入力端子の反転端子と正転端子を、前記第２の差動出力端子の正転端子と反転端子にそれぞれ接続する構成とされる。後段の前記１ビットＡ／Ｄ変換器の前記第１、第２の差動増幅回路（１１、１２）は、直前の前記１ビットＡ／Ｄ変換器の前記セレクタの前記第１、第２の差動出力端子からの差動信号をそれぞれ入力し、後段の前記１ビットＡ／Ｄ変換器の前記第３の差動増幅回路（１３）は、直前の前記１ビットＡ／Ｄ変換器の前記セレクタの前記第１の差動出力端子の正転端子の信号と、直前の前記１ビットＡ／Ｄ変換器の前記セレクタの前記第２の差動出力端子の反転端子の信号を差動入力する。初段の前記１ビットＡ／Ｄ変換器の前記第１、第２の差動増幅回路（１１、１２）は、第１、第２の前置差動増幅回路（２１、２２）の差動出力端子からの差動出力信号をそれぞれ差動入力し、初段の前記１ビットＡ／Ｄ変換器の前記第３の差動増幅回路（１３）は、前記第１の前置差動増幅回路（２１）の差動出力端子の正転端子の信号と、前記第２の前置差動増幅回路（２２）の差動出力端子の反転端子の信号を差動入力する。前記第１の前置差動増幅回路（２１）は、入力信号と第１の参照信号とを差動入力し、前記第２の前置差動増幅回路（２２）は、前記入力信号と前記第１の参照信号と異なる電位の第２の参照信号とを差動入力する。前記複数段の１ビットＡ／Ｄ変換器の複数の前記コンパレータの出力信号をＡ／Ｄ変換結果とする。
本発明のいくつかの好適な態様において、クロック信号が第１の値のとき、前段の前記１ビットＡ／Ｄ変換器の前記セレクタの第１、第２の差動出力端子をそれぞれ入力、保持し、次段の前記１ビットＡ／Ｄ変換器に伝達する第１、第２のトラックホールド回路（３１、３２）を備えた構成としてもよい。
本発明のいくつかの好適な態様において、前記セレクタは、前記第１の差動入力端子の正転端子と反転端子（１６０１、１６０２）と、前記第２の差動出力端子の反転端子と正転端子（１６１０、１６０９）の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第１、第２のパストランジスタ（１６１１、１６１２）と、
前記第２の差動入力端子の正転端子と反転端子（１６０５、１６０６）と、前記第２の差動出力端子の正転端子と反転端子（１６０９、１６１０）の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第３、第４のパストランジスタ（１６１５、１６１６）と、
前記第３の差動入力端子の正転端子と反転端子（１６０３、１６０４）と、前記第１の差動出力端子の正転端子と反転端子（１６０７、１６０８）の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第５、第６のパストランジスタ（１６１３、１６１４）と、
前記第３の差動入力端子の正転端子と反転端子（１６０３、１６０４）と、前記第１の差動出力端子の反転端子と正転端子（１６０８、１６０７）の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第７、第８のパストランジスタ（１６１７、１６１８）とを備えた構成としてもよい。
本発明の動作原理を説明する。本発明においては、第１、第２の増幅回路（１１、１２）と、第１、第２の増幅回路の出力の補間値（中間値）を出力する第３の増幅回路（１３）と、第３の増幅回路の出力の正負によって値の定まる２値信号を出力するコンパレータ（１４）と、第１乃至第３の増幅回路（１１〜１３）の３つの出力（Ｖａ、Ｖｂ、Ｖｃ）のうちコンパレータ（１４）の出力値にもとづき、２つの出力を選択するセレクタ（１６）を備え、入力電圧を区間［Ｘ−Ｚ］と［Ｚ−Ｙ］（ただし、Ｘ＞Ｙ、Ｚ＝（Ｘ＋Ｙ）／２）に識別することで、１ビット信号を出力する１ｂｉｔ Ａ／Ｄ変換器のＤＣ伝達特性（入力電圧に対する出力電圧の直流伝達特性）において、セレクタ（１６）の論理構成を、ＤＣ伝達特性が点Ｚにおいて折り返えされ、点Ｚで対称な特性をもたせるようにしている。本発明によれば、ＤＣ伝達特性を区間毎に折り返して例えば中点が頂点となる左右対称の三角波のような特性をもたせることで、関連技術の課題とされていた、ＤＣ伝達特性の不連続性（段差）が解消され、高速で、且つ、安定した動作を可能とするＡ／Ｄ変換回路が実現される。
本発明において、セレクタ（１６）をＭＯＳトランジスタを含むトランスファーゲートを用いて構成することで、高速、且つ、安定した動作が可能なＡ／Ｄ変換回路が得られる。高集積、高速化の著しいＣＭＯＳ半導体装置等に搭載して好適とされる。あるいは、セレクタ（１６）としては、２つの差動増幅回路の電流源を切り換えて構成するＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）型のセレクタを用いて構成することによっても、高速、且つ、安定した動作が可能なＡ／Ｄ変換回路が得られる。
また本発明において、各Ａ／Ｄ変換回路の段間に、トラック／ホールド（Ｔ／Ｈ）回路を挿入し、入力されるクロック信号に同期させて、各段を、順々にパイプライン動作させることにより、高速、且つ、安定した動作が可能なＡ／Ｄ変換回路が得られる。以下、実施例に即して説明する。
＜実施形態１＞
図１は、本発明の第１の実施形態の構成を示す図である。図２は、図１の１ｂｉｔ Ａ／Ｄ変換器の初段の構成を示す図である。本実施形態においては、１ｂｉｔ Ａ／Ｄ変換器１０のセレクタ１６が、図１０に示した１ｂｉｔ Ａ／Ｄ変換器１０’のセレクタ１５と相違しており、これ以外は同一構成である。図１０と同様、初段の１ｂｉｔ Ａ／Ｄ変換器１０は、第１の前置増幅回路２１の差動出力Ｖｉａとを差動入力して差動増幅する第１の増幅回路１１と、第２の前置増幅回路２２の差動出力Ｖｉｂとを差動入力して差動増幅する第２の増幅回路１２と、第１の増幅回路１１の正転入力端子への入力信号と第２の増幅回路１２の反転入力端子（○の付いた入力端子）への入力信号とを差動入力して差動増幅する第３の増幅回路１３（「補間用増幅回路」ともいう）と、第３の増幅回路１３の差動出力Ｖｃを差動入力し、比較結果を２値論理信号（デジタル信号）として出力するコンパレータ１４と、第１の増幅回路１１の差動出力Ｖａと、第２の増幅回路１２の差動出力Ｖｂと、第３の増幅回路１３の差動出力Ｖｃとの３つの差動出力を、第１乃至第３の差動入力端子にそれぞれ入力し、１ｂｉｔ Ａ／Ｄ変換結果であるコンパレータ１４の出力ＡＤＯＵＴに応じて、３つの差動出力（Ｖａ、Ｖｂ、Ｖｃ）の中から、選択した２つ（図３（Ｄ）、図３（Ｅ）に示すように、例えばＶｃとＶｂ、又は、−Ｖｃ（Ｖｃの極性を反転した信号）と−Ｖａ（Ｖａの極性を反転した信号））を、第１、第２の差動出力端子から出力するセレクタ１６と、を備えている。
第１の前置増幅回路２１は、入力電圧ＶｉｎとタップＡの電圧ＶＡの中点電圧ＶＣＭＡをＶＣＭＡ＝（Ｖｉｎ＋ＶＡ）／２として、正転入力端子にＶｉｎ＝ＶＣＭＡ＋（Ｖｉｎ−ＶＡ）／２、反転入力端子（○の付いた入力端子）にＶＡ＝ＶＣＭＡ−（Ｖｉｎ−ＶＡ）／２を差動入力し、正転出力端子からＶＣＭＡＯ＋Ｖｉａ／２（ＶＣＭＡＯは差動出力の中点電位）、反転出力端子（○の付いた出力端子）からＶＣＭＡＯ−Ｖｉａ／２を差動出力する。この差動出力の差電圧は、（ＶＣＭＡＯ＋Ｖｉａ／２）−（ＶＣＭＡＯ−Ｖｉａ／２）＝Ｖｉａとなる（ただし、第１の前置増幅回路２１のゲインを１とする）。
第２の前置増幅回路２２は、入力電圧ＶｉｎとタップＢの電圧ＶＢの中点電圧ＶＣＭＢ＝（Ｖｉｎ＋ＶＢ）／２として、正転入力端子にＶｉｎ＝ＶＣＭＢ＋（Ｖｉｎ−ＶＢ）／２、反転入力端子（○の付いた入力端子）にＶＢ＝ＶＣＭＢ−（Ｖｉｎ−ＶＢ）／２を差動入力し、正転出力端子からＶＣＭＢＯ＋Ｖｉｂ／２（ＶＣＭＢＯは差動出力の中点電位）、反転出力端子（○の付いた出力端子）からＶＣＭＢＯ−Ｖｉｂ／２を差動出力する。この差動出力の差電圧は、（ＶＣＭＢＯ＋Ｖｉｂ／２）−（ＶＣＭＡＢＯ−Ｖｉｂ／２）＝Ｖｉｂとなる（ただし、第２の前置増幅回路２２のゲインを１とする）。第１、第の前置増幅回路２１、２２は同一構成とされる
第１の増幅回路１１は、第１の前置増幅回路２１からの差動信号Ｖｉａ（ＶＣＭ１Ｉ＋Ｖｉａ／２、ＶＣＭ１Ｉ−Ｖｉａ／２）を差動入力して差動増幅し第１の差動信号ＶＣＭ１Ｏ＋Ｖａ／２、ＶＣＭ１Ｏ−Ｖａ／２を出力し、第１の差動信号の差電圧は、（ＶＣＭ１Ｏ＋Ｖａ／２）−（ＶＣＭ１Ｏ−Ｖａ／２）＝Ｖａとなる（ただし、第１の増幅回路１１のゲインを１とする）。ＶＣＭ１Ｉ、ＶＣＭ１Ｏはそれぞれ第１の増幅回路１１における差動入力信号、差動出力信号の中点電圧（コモンモード電圧）である。
第２の増幅回路１２は、第２の前置増幅回路２２からの差動信号Ｖｉｂ（差動信号ＶＣＭ２Ｉ＋Ｖｉｂ／２、ＶＣＭ２Ｉ−Ｖｉｂ／２）を差動入力して差動増幅し第２の差動信号ＶＣＭ２Ｏ＋Ｖｂ／２、ＶＣＭ２Ｏ−Ｖｂ／２（差電圧Ｖｂ）を出力する。第２の差動信号の差電圧は（ＶＣＭ２Ｏ＋Ｖｂ／２）−（ＶＣＭ２Ｏ−Ｖｂ／２）＝Ｖｂとなる（ただし、第２の増幅回路１２のゲインを１とする）。ＶＣＭ２Ｉ、ＶＣＭ２Ｏはそれぞれ第２の増幅回路１２における差動入力信号、差動出力信号の中点電圧（コモンモード電圧）である。
第３の増幅回路１３は、第１の増幅回路１１からの正転出力ＶＣＭ１Ｏ＋Ｖｉａ／２、第２の増幅回路１２からの反転出力（○の付いた出力からの信号）ＶＣＭ２Ｏ−Ｖｉｂ／２（＝差電圧（Ｖｉａ＋Ｖｉｂ）／２を差動入力して差動増幅し、差動信号ＶＣＭ３Ｏ＋Ｖａ／２、ＶＣＭ３Ｏ−Ｖｂ／２を出力する。差動出力の差電圧は、（ＶＣＭ３Ｏ＋Ｖａ／２）−（ＶＣＭ３Ｏ−Ｖｂ／２）＝（Ｖａ＋Ｖｂ）／２となる（ただし、第３の増幅回路１３のゲインを１とする）。ＶＣＭ３Ｏは第３の増幅回路１３における差動出力信号の中点電圧（コモンモード電圧）である。第３の増幅回路１３は、ＶａとＶｂを補間（内分比１：１で内分）した中間電圧を出力するため、補間用増幅回路と呼ばれる。第１、第２、第３の増幅回路１１、１２、１３は互いに同一構成とされる。
なお、図２には、図１における初段の１ｂｉｔ Ａ／Ｄ変換器１０が示されているが、２段目以降の各１ｂｉｔ Ａ／Ｄ変換器１０においては、図９に示すように、第１の増幅回路１１と第２の増幅回路１２は、前段の１ｂｉｔ Ａ／Ｄ変換器１０のセレクタ１６の第１、第２の差動出力端子からの第１、第２の差動出力Ｖｏａ、Ｖｏｂをそれぞれ差動入力する。
コンパレータ１４は、第３の増幅回路１３からの差動信号の差電圧Ｖｃの正負に応じて、論理値信号である出力ＡＤＯＵＴとしてＨｉｇｈ／Ｌｏｗを出力する。
セレクタ１６は、第１、第２、第３の増幅回路１１、１２、１３の差動出力Ｖａ、Ｖｂ、Ｖｃを入力する第１、第２、第３の差動入力と、第１、第２の差動出力Ｖｏａ、Ｖｏｂを備え、コンパレータ１４の出力ＡＤＯＵＴが第１の論理値（例えばＨｉｇｈ）のとき、第３の差動入力を第１の差動出力にストレート接続し、第２の差動入力を第２の差動出力にストレート接続し、コンパレータ１４の出力ＡＤＯＵＴが第２の論理値（例えばＬｏｗ）のとき、第１の差動入力を第２の差動出力に交差接続し、第３の差動入力を第１の差動出力に交差接続する。
図３（Ａ）は、本発明の第１の実施形態における入力、出力の伝達特性、図３（Ｂ）は、比較器（コンパレータ）の出力ＡＤＯＵＴの概要である。図３（Ａ）、図３（Ｂ）は、図１１（Ａ）、図１１（Ｂ）と同一である。
図３（Ｄ）、図３（Ｅ）は、図２のセレクタ１６の動作を説明する図である。図３（Ａ）、図３（Ｂ）に示すように、図２の第３の増幅回路１３の出力電圧Ｖｃが負から正に変化する点Ｃで、コンパレータ１４の出力ＡＤＯＵＴはＬｏｗからＨｉｇｈとなる。図３（Ｄ）を参照すると、セレクタ１６は、ＡＤＯＵＴ＝Ｌｏｗのときは、図１１（Ｄ）のセレクタ１５と同様、Ｖｃ、Ｖｂが、第１、第２の差動出力Ｖｏａ、Ｖｏｂとして出力される。ＡＤＯＵＴ＝Ｈｉｇｈのときは、図３（Ｅ）に示すとおり、セレクタ１６は、ＶｃをＶｏａに交差接続し、ＶａをＶｏｂに交差接続している。すなわち、第３の増幅回路１３の差動出力Ｖｃの正転信号を、セレクタ１６の第１の差動出力Ｖｏａの反転信号、第３の増幅回路１３の差動出力Ｖｃの反転信号を、セレクタ１６の第１の差動出力Ｖｏａの正転信号として出力するように交差接続し、第１の増幅回路１１の差動出力Ｖａの正転信号を、セレクタ１６の第２の差動出力Ｖｏｂの反転信号、第１の増幅回路１１の差動出力Ｖａの反転信号を、セレクタ１６の第２の差動出力Ｖｏｂの正転信号として出力するように交差接続している。すなわち、ＡＤＯＵＴ＝Ｈｉｇｈのときは、セレクタ１６の第１の差動出力Ｖｏａには、Ｖｃを反転させた信号が出力され、セレクタ１６の第２の差動出力Ｖｏｂには、Ｖａを反転させた信号が出力される。
本実施形態においては、セレクタ１６の信号選択をこのようにすることで、図３（Ｃ）に示すように、ゼロクロス点Ｃ（ＡＤＯＵＴ＝Ｌｏｗ／Ｈｉｇｈの切り替えが行われる点）を中心として、ＤＣ伝達特性が折り返されるようなＤＣ伝達特性を得ることができる。図３（Ｃ）において、Ｘ軸は入力電圧、Ｙ軸は出力電圧（セレクタの出力Ｖｏａ、Ｖｏｂ）である。
第３の増幅回路１３の出力ＶｃがＶｃ＜０のとき、ＡＤＯＵＴ＝Ｌｏｗであり、セレクタ１６の第１の差動出力Ｖｏａには、図３（Ａ）のＶｃが出力される。Ｖｃ≧０のときは、ＡＤＯＵＴ＝Ｈｉｇｈであり、セレクタ１６の第１の差動出力Ｖｏａには、図３（Ａ）の点ＣからＡ側のＶｃの極性を反転した信号が出力される。このため、セレクタ１６の第１の差動出力Ｖｏａの入力電圧に対するＤＣ伝達特性は、点Ｃを通るＹ軸を中心に線対称となる（Ａ、Ｂの中点Ｃが山型（三角波状）の頂点となる）。
第３の増幅回路１３の出力ＶｃがＶｃ＜０のとき、ＡＤＯＵＴ＝Ｌｏｗであり、セレクタ１６の第２の差動出力Ｖｏｂには、図３（Ａ）のＶｂが出力され、Ｖｃ≧０のときは、ＡＤＯＵＴ＝Ｈｉｇｈであり、セレクタ１６の第２の差動出力Ｖｏｂには、図３（Ａ）の点ＣからＡ側のＶａの極性を反転した信号が出力される。このため、セレクタ１６の第２の差動出力Ｖｏａの入力電圧に対するＤＣ伝達特性は点Ｃを通るＹ軸を中心に対称となる（点Ｃが山型の頂点）。なお、図３（Ａ）のＶａの点Ｃにおける値（＜０）の極性を反転した値−Ｖａが、図３（Ａ）のＶｂの点Ｃにおける値と異なる場合、Ｖｏｂには点Ｃの＋と−側で若干のずれ（段差）が生じるが、点Ｃにおいて、−Ｖａ、Ｖｂはともに正極性であり、図１２（Ｄ）のような、点Ｃでの不連続は生じない。
このような折返しのＤＣ伝達特性を持つ１ｂｉｔ Ａ／Ｄ変換器１０は、図１に示すように、Ｎ段カスケード接続することによって、全体として、ＮｂｉｔのＡ／Ｄ変換回路を構成することができる。このとき、各段の出力電圧は、図４（Ｄ）、図４（Ｆ）に示すように、不連続点のない三角波状のＤＣ伝達特性が得られる。
図４（Ｄ）は、図４（Ａ）の２段目の１ｂｉｔ Ａ／Ｄ変換器１０の第１乃至第３の増幅回路１１、１２、１３の差動出力Ｖａ２、Ｖｂ２、Ｖｃ２の入力電圧に対するＤＣ伝達特性を示す図である。図４（Ｄ）のＶａ２、Ｖｂ２は、図３（Ｃ）のＶｏａ、Ｖｏｂに対応し、それぞれの特性は点Ｃで左右に対称とされる。図４（Ｄ）のＶｃ２は、Ｖａ２、Ｖｂ２の中間値であり、その特性は点Ｃで左右に対称とされる。
図４（Ｆ）は、図４（Ａ）の３段目の１ｂｉｔ Ａ／Ｄ変換器１０の第１乃至第３の増幅回路１１、１２、１３の差動出力Ｖａ３、Ｖｂ３、Ｖｃ３の入力電圧に対するＤＣ伝達特性を示す図である。図４（Ｆ）のＶａ３、Ｖｂ３は、図４（Ａ）のＶｏａ２、Ｖｏｂ２に対応している。３段目の１ｂｉｔ Ａ／Ｄ変換器１０の第１の増幅回路１１の差動入力Ｖｏａ２は、
・ ＡＤＯＵＴ２がＬｏｗ（Ｖｃ２＜０）のとき、Ｖｃ２、
・ ＡＤＯＵＴ２がＨｉｇｈ（Ｖｃ２＞＝０）のとき、−Ｖｃ２である。
３段目の１ｂｉｔ Ａ／Ｄ変換器１０の第１の増幅回路１１の差動出力Ｖａ３は、
・ 入力電圧がＥ（＝（Ｂ＋Ｃ）／２）以下（ＡＤＯＵＴ２＝Ｌｏｗ）で、Ｖｃ２、
・ 入力電圧がＥとＣの区間（ＡＤＯＵＴ２＝Ｈｉｇｈ）で、−Ｖｃ２、
・ 入力電圧がＣとＤ（＝（Ｃ＋Ａ）／２）の区間（ＡＤＯＵＴ２＝Ｈｉｇｈ）で、−Ｖｃ２、
・ 入力電圧がＤ以上（ＡＤＯＵＴ２＝Ｌｏｗ）で、Ｖｃ２、
となる。
したがって、Ｖａ３は、
・ 入力電圧がＢとＣの電圧範囲（区間）では、その中点Ｅを通るＹ軸を中心として線対称となり(点Ｅが山の頂点)、
・ 入力電圧がＥとＤの電圧範囲（区間）では、その中点Ｃを通るＹ軸を中心として線対称となり(点Ｃが谷底)、
・ 入力電圧がＣとＡの電圧範囲（区間）では、その中点Ｄを通るＹ軸を中心として線対称となる(点Ｄが山の頂点)。
３段目の１ｂｉｔ Ａ／Ｄ変換器１０の第２の増幅回路１２の差動入力Ｖｏｂ２は、
・ ＡＤＯＵＴ２がＬｏｗ（Ｖｃ２＜０）のとき、Ｖｂ２、
・ ＡＤＯＵＴ２がＨｉｇｈ（Ｖｃ２＞＝０）のとき、−Ｖａ２である。
３段目の１ｂｉｔ Ａ／Ｄ変換器１０の第２の増幅回路１２の差動出力Ｖｂ３は、
・ 入力電圧がＥ以下（ＡＤＯＵＴ２＝Ｌｏｗ）で、Ｖｂ２、
・ 入力電圧がＥとＣの電圧範囲（区間）（ＡＤＯＵＴ２＝Ｈｉｇｈ）で、−Ｖａ２、
・ 入力電圧がＣとＤの電圧範囲（区間）（ＡＤＯＵＴ２＝Ｈｉｇｈ）で、−Ｖａ２、
・ 入力電圧がＤ以上（ＡＤＯＵＴ２＝Ｌｏｗ）で、Ｖｂ２となる。
したがって、Ｖｂ３は、
・ 入力電圧がＢとＣの電圧範囲（区間）では、その中点Ｅを通るＹ軸を中心として線対称となり（点Ｅが山の頂点）、
・ 入力電圧がＥとＤの電圧範囲（区間）では、その中点Ｃを通るＹ軸を中心として線対称となり（点Ｃが谷底）、
・ 入力電圧がＣとＡの電圧区間では、その中点Ｄを通るＹ軸を中心として線対称となる（点Ｄが山の頂点）。
３段目の１ｂｉｔ Ａ／Ｄ変換器１０の第３の増幅回路１３の差動出力Ｖｃ３は、Ｖａ３とＶｂ３の中間値となり、
・ 入力電圧がＢとＣの電圧範囲（区間）では、その中点Ｅを通るＹ軸を中心として線対称となり（点Ｅが山の頂点）、
・ 入力電圧がＥとＤの電圧範囲（区間）では、その中点Ｃを通るＹ軸を中心として線対称となり(点Ｃが谷底)、
・ 入力電圧がＣとＡの電圧範囲（区間）では、その中点Ｄを通るＹ軸を中心として線対称となる(点Ｄが山の頂点)。
各段の出力電圧Ｖｃｎ（ｎ＝１、２、３）に着目すると、関連技術とＤＣ伝達特性は異なるものの、ゼロクロス点はＡ−Ｂ区間を２のＮ乗分だけ等分するような特性となっており、コンパレータ１４によってその正負を判別することで、図５に示すようなＮｂｉｔのＡ／Ｄ変換結果を出力することが可能となる。
Ｎ＝３とし、入力電圧Ａ−Ｂ区間を２３＝８等分する場合の３ビットデジタル信号ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３のコードについて以下に説明する。Ｄ＝（Ａ＋Ｃ）／２、Ｅ＝（Ｂ＋Ｃ）／２として、
（１）入力電圧Ｖｉｎが（Ａ＋Ｄ）／２以上の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、０、０）、
（２）入力電圧Ｖｉｎが電圧区間［Ｄ、（Ａ＋Ｄ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、０、１）、
（３）入力電圧Ｖｉｎが電圧区間［（Ｃ＋Ｄ）／２、Ｄ］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、１、１）、
（４）入力電圧Ｖｉｎが電圧区間［Ｃ、（Ｃ＋Ｄ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、１、０）、
（５）入力電圧Ｖｉｎが電圧区間［（Ｅ＋Ｃ）／２、Ｃ］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、１、０）、
（６）入力電圧Ｖｉｎが電圧区間［Ｅ、（Ｅ＋Ｃ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、１、１）、
（７）入力電圧Ｖｉｎが電圧区間［（Ｂ＋Ｃ）／２、Ｅ］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、０、１）、
（８）入力電圧Ｖｉｎが（Ｂ＋Ｃ）以下の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、０、０）
となる。
（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）は、同時に複数のビットが切り替わることがないグレイコード出力が得られ（１ビットのみが変化）、高速動作させても安定した動作を行うことができる。なお、デジタルコードをグレイコードから通常のバイナリコードに変換して使用してもよいことは勿論である。
図６は、図１、図２を参照して説明した本実施形態のセレクタ１６の構成を示す図である。図６を参照すると、セレクタ１６は、
Ｖａを差動入力する正転端子１６０１と反転端子１６０２と、Ｖｏｂを差動出力する反転端子１６１０と正転端子１６０９間にそれぞれ接続されたｎＭＯＳトランジスタ１６１１、１６１２と、
Ｖｃを差動入力する正転端子１６０３とＶｏａを差動出力する正転端子１６０７と反転端子１６０８間にそれぞれ接続されたｎＭＯＳトランジスタ１６１３、１６１８と、
Ｖｃを差動入力する反転端子１６０４とＶｏａを差動出力する正転端子１６０７と反転端子１６０８間にそれぞれ接続されたｎＭＯＳトランジスタ１６１７、１６１４と、
Ｖｂを差動入力する正転端子１６０５と反転端子１６０６と、Ｖｏｂを差動出力する正転端子１６０９と反転端子１６１０間にそれぞれ接続されたｎＭＯＳトランジスタ１６１５、１６１６と、
ＡＤＯＵＴの反転信号
Figure 2011090155
を入力し反転した信号ＡＤＯＵＴを出力するインバータ１７と、
を備え、ＡＤＯＵＴの反転信号は、ｎＭＯＳトランジスタ１６１３、１６１４、１６１５、１６１１のゲートに接続され、インバータ１７の出力（ＡＤＯＵＴの反転信号の反転信号、したがってＡＤＯＵＴ）はｎＭＯＳトランジスタ１６１１、１６１２、１６１７、１６１８のゲートに接続されている。
ＡＤＯＵＴがＨｉｇｈのとき、
Figure 2011090155
はＬｏｗであるため、インバータ１７の出力はＨｉｇｈとなり、ｎＭＯＳトランジスタ１６１１、１６１２、１６１７、１６１８がオン（導通）し、Ｖａの正転端子１６０１とＶｏｂの反転端子１６１０、Ｖａの反転端子１６０２とＶｏｂの正転端子１６０９が接続し、Ｖｃの正転端子１６０３とＶｏａの反転端子１６０８、Ｖｃの反転端子１６０４とＶｏａの正転端子１６０７が接続し、図３（Ｅ）の接続状態となる。
ＡＤＯＵＴがＬｏｗのとき、
Figure 2011090155
はＨｉｇｈであり、インバータ１７の出力はＬｏｗとなり、ｎＭＯＳトランジスタ１６１３、１６１４、１６１５、１６１６がオンし、Ｖｃの正転端子１６０３とＶｏａの正転端子１６０７、Ｖｃの反転端子１６０４とＶｏａの反転端子１６０８が接続し、Ｖｂの正転端子１６０５とＶｏｂの正転端子１６０９、Ｖｃの反転端子１６０６とＶｏｂの反転端子１６１０が接続し、図３（Ｄ）の接続状態となる。
図６に示すように、ＭＯＳトランジスタによる単純なトランスファーゲート（パストランジスタ）を組み合わせることでＤＣ伝達特性の折返しを実現することができる。ＭＯＳトランジスタのトランスファーゲートで構成した場合は、余分な電力を必要とせず、非常に小さい面積でセレクタ回路を実現できるため、低電力小型化に有利なＡ／Ｄ変換回路を実現できる。
図７は、図１、図２を参照して説明した本実施形態のセレクタ１５の別の構成を示す図である。差動増幅回路の電流源を切り換えて信号を選択する構成によってもＤＣ伝達特性の折返しを実現することができる。この場合、電力、面積の増加は必須であるが、ＭＯＳトランジスタによる単純なトランスファーゲートで構成する場合に比べて、次段の駆動能力が増し、高速動作が期待できる。
図７を参照すると、共通接続されたソースが定電流源Ｉ１に接続され、ゲートにＡＤＯＵＴとその反転信号を入力するｎＭＯＳトランジスタＮＭ５、ＮＭ６と、
ソースが抵抗Ｒ３、Ｒ４を介してｎＭＯＳトランジスタＮＭ５のドレインに接続され、ゲートにＩＮ１とその反転信号ＩＮ１Ｂを入力するｎＭＯＳトランジスタＭＮ１、ＭＮ２と、
ソースが抵抗Ｒ５、Ｒ６を介してｎＭＯＳトランジスタＮＭ６のドレインに接続され、ゲートにＩＮ２とその反転信号ＩＮ２Ｂを入力するｎＭＯＳトランジスタＭＮ３、ＭＮ４と、
ｎＭＯＳトランジスタＭＮ１、ＭＮ３の共通接続されたドレインと電源ＶＤＤ間に接続された抵抗Ｒ１と、
ｎＭＯＳトランジスタＭＮ２、ＭＮ４の共通接続されたドレインと電源ＶＤＤ間に接続された抵抗Ｒ２と、
を備えている。
図７において、ＡＤＯＵＴがＨｉｇｈのとき、ｎＭＯＳトランジスタＮＭ５がオンし、ｎＭＯＳトランジスタＮＭ６はオフし（非導通となる）、ＩＮ１、ＩＮ１Ｂを入力するｎＭＯＳトランジスタＮＭ１、ＮＭ２のドレイン電圧がＯＵＴＢ、ＯＵＴに出力される。一方、ＡＤＯＵＴがＬｏｗのとき、ｎＭＯＳトランジスタＮＭ６がオンし、ｎＭＯＳトランジスタＮＭ５がオフし、ＩＮ２、ＩＮ２Ｂを入力するｎＭＯＳトランジスタＮＭ３、ＮＭ４のドレイン電圧がＯＵＴＢ、ＯＵＴに出力される。
図７の差動回路（差動スイッチ）を、図６のトランジスタ１６１１、１６１２、１６１５、１６１６に置き換え、図７のＩＮ１、ＩＮ１Ｂを端子１６０１、１６０２に接続してＶａを差動入力し、ＩＮ２Ｂ、ＩＮ２を端子１６０５、１６０６に接続してＶｂを差動入力し、ＯＵＴ、ＯＵＴＢを端子１６０９、１６１０に接続してＶｏｂを出力する。さらに、図７の差動回路を、図６のトランジスタ１６１３、１６１４、１６１７、１６１８に置き換え、図７のＩＮ１、ＩＮ１Ｂを端子１６０４、１６０３に接続してＶｃを差動入力し、ＩＮ２Ｂ、ＩＮ２を端子１６０３、１６０４に接続してＶｃを差動入力し、ＯＵＴ、ＯＵＴＢを端子１６０７、１６０８に接続してＶｏａを出力する。
＜実施形態２＞
次に、本発明の第２の実施形態を説明する。図８は、本発明の第２の実施形態を構成を示す図である。図８に示すように、本実施形態においては、図１に示したカスケード接続された各１ｂｉｔ Ａ／Ｄ変換器１０の各段間に、第１、第２のトラックホールド回路（Ｔ／Ｈ回路）３１、３２を設けてクロック信号（例えば外部クロック信号）に同期させて、各段を順々にパイプライン動作させる。例えば初段の１ｂｉｔ Ａ／Ｄ変換器１０のセレクタ１６の第１の差動出力端子と１段目の１ｂｉｔ Ａ／Ｄ変換器１０の第１の増幅回路１１の差動入力端子の間に、差動入力、差動出力の第１のトラックホールド回路（Ｔ／Ｈ回路）３１を備え、初段の１ｂｉｔ Ａ／Ｄ変換器１０のセレクタ１６の第２の差動出力端子と１段目の１ｂｉｔ Ａ／Ｄ変換器１０の第２の増幅回路１２の差動入力端子の間に、差動入力、差動出力の第２のトラックホールド回路（Ｔ／Ｈ回路）３２を備え、これら第１、第２のトラックホールド回路（Ｔ／Ｈ回路）３１、３２は、共通のクロック信号（外部クロック：External Clock）によりトラック／ホールドが制御される。１段目と２段目、２段目と３段目の段間等、他の段間の第１、第２のトラックホールド回路（Ｔ／Ｈ回路）３１、３２も同様な接続構成とされ、全ての段間のトラックホールド回路（Ｔ／Ｈ回路）に共通のクロック信号が供給される。
これにより、高周波の入力信号に対しても、トラックホールド回路３１、３２が入力信号をトラッキング（追従）してホールドするため、より安定したクロック同期のＡ／Ｄ変換回路を実現することができる。トラックホールド回路（Ｔ／Ｈ回路）３１、３２は同一構成とされる。図８では、トラックホールド回路（Ｔ／Ｈ回路）３１、３２の内部構成は図示されていないが、公知の回路等を用いることができる。よく知られているように、トラックホールド回路は、入力と出力間に接続されたスイッチと、スイッチと出力の接続点とグランド（ＧＮＤ）間に接続された容量（サンプリング用の容量）からなり、例えばクロック信号がＨｉｇｈのときスイッチがオンして入力電圧をそのまま出力し、クロック信号がＬｏｗのときスイッチがオフし、オフとなった時点での入力電圧を保持出力するサンプルホールド回路において、サンプリング時間（スイッチのオン時間）を大きくとり、例えば入力電圧と出力電圧の差がＬＳＢ／２となるまでトラッキングするようにした構成としてもよい。こうすることで、単発信号のサンプリング測定も可能である。あるいは、トラックホールド回路として、サンプルホールド回路のスイッチのオン時間（サンプリング時間）を短く、サンプリング用の容量を小とし、広帯域化した構成としてもよいことは勿論である（ただし、サンプリング用の容量を小とすると、ホールド時における雑音が問題となる場合がある）。
このように、本実施形態によれば、関連技術で問題とされたＤＣ伝達特性の不連続性が解消されて安定した動作が可能となる。特にタイミングがシビアな高速な動作では有効である。また、この結果出力されるデジタル出力コードは、グレイコード出力となる。デジタルコード出力のＣＭＯＳロジック回路を安定且つ高速動作させる上で効果的である。
なお、上記実施形態において、図１、図２、図３（Ｄ）のセレクタ１６において、ＡＤＯＵＴ＝Ｌｏｗのとき、Ｖｏａ＝−Ｖｂ（第２の増幅回路１２の出力を入力するセレクタ１６の第２の差動入力端子の正転入力と第１の差動出力端子の反転入力、セレクタ１６の第２の差動入力端子の反転入力と第１の差動出力端子の正転出力を交差接続して、第１の差動出力端子からＶｂの極性を反転して出力）、Ｖｏｂ＝−Ｖｃ（第３の増幅回路１３の出力を入力するセレクタ１６の第３の差動入力端子の正転入力と第２の差動出力端子の反転入力、セレクタ１６の第３の差動入力端子の反転入力と第２の差動出力端子の正転出力を交差接続して、第２の差動出力端子からＶｃの極性を反転して出力）、ＡＤＯＵＴ＝Ｈｉｇｈのとき、Ｖｏａ＝Ｖａ（第１の増幅回路１１の出力を入力する第１の増幅回路１１の出力を入力するセレクタ１６の第１の差動入力端子の正転入力と反転入力を第１の差動出力端子の正転入力と反転入力にストレート接続）、Ｖｏｂ＝Ｖｃ（第３の増幅回路１３の出力を入力するセレクタ１６の第３の差動入力端子の正転入力と反転入力を第２の差動出力端子の正転入力と反転入力にストレート接続）としてもよい。
上記実施形態で説明したＡ／Ｄ変換装置は、例えばＣＭＯＳアナログ・デジタル混載半導体装置等に実装して好適とされるが、Ａ／Ｄ変換装置単体を個別半導体装置として製造してもよいことは勿論である。なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０ １ｂｉｔ Ａ／Ｄ変換器
１１ 第１の増幅回路
１２ 第２の増幅回路
１３ 第３の増幅回路
１４ コンパレータ
１５、１６セレクタ
１７ インバータ
２１ 第１の前置増幅回路
２２ 第２の前置増幅回路
３１ 第１のトラックホールド回路（Ｔ／Ｈ回路）
３２ 第２のトラックホールド回路（Ｔ／Ｈ回路）
１６０１、１６０３、１６０５ 正転入力端子
１６０２、１６０４、１６０６ 反転入力端子
１６０７、１６０９ 正転出力端子
１６０８、１６１０ 反転出力端子
１６１１〜１６１８ パストランジスタ
第３の増幅回路１３は、第１の増幅回路１１からの正転出力ＶＣＭ１Ｏ＋Ｖａ／２、第２の増幅回路１２からの反転出力ＶＣＭ２Ｏ−Ｖｂ／２（＝差電圧（Ｖａ＋Ｖｂ）／２を差動入力して差動増幅し、差動信号ＶＣＭ３Ｏ＋Ｖａ／２、ＶＣＭ３Ｏ−Ｖｂ／２を出力する。差動出力の差電圧は、（ＶＣＭ３Ｏ＋Ｖａ／２）−（ＶＣＭ３Ｏ−Ｖｂ／２）＝（Ｖａ＋Ｖｂ）／２となる。ただし、ＶＣＭ３Ｏは第３の増幅回路１３における差動出力信号の中点電圧（コモンモード電圧）である。第３の増幅回路１３は、ＶａとＶｂを補間（内分比１：１で内分）した中間電圧を出力するため、「補間用増幅回路」と呼ばれる。図１０に示す例では、第１、第２、第３の増幅回路１１、１２、１３は互いに同一構成とされる。
図１２（Ｆ）、（Ｇ）は、図１２（Ａ）の３段目の１ｂｉｔ Ａ／Ｄ変換器１０’のＤＣ伝達特性（入力電圧と、出力電圧Ｖａ３、Ｖｂ３、Ｖｃ３）と、３段目の１ｂｉｔ Ａ／Ｄ変換器１０’のコンパレータ１４の出力ＡＤＯＵＴ３の信号波形を示す図である。Ｖｃ３を入力するコンパレータ１４の出力ＡＤＯＵＴ３は、Ｖｃ３≦０のときＬｏｗ、Ｖｃ３＞０のときＨｉｇｈである。ＡＤＯＵＴ３は、入力電圧が点Ｂと点Ｅの中間点以下の範囲でＬｏｗ、入力電圧が、点Ｂと点Ｅの中間点と点Ｅの間でＨｉｇｈ、点ＥとＣの中間点と点Ｅの間でＬｏｗ、点ＥとＣの中間点と点Ｃの間でＨｉｇｈ、入力電圧が点Ｃと点Ｄ（ＡとＣの中点）の中点と点Ｃの範囲でＬｏｗ、入力電圧が点Ｃと点Ｄの中点と点Ｄの間でＨｉｇｈ、点ＤとＡの中間点と点Ｄの間でＬｏｗ、点ＤとＡの中間点以上の範囲でＨｉｇｈとなる。
Ｎ＝３とし、入力電圧Ａ−Ｂ区間を２３＝８等分する場合の３ビットデジタル信号ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３のコードについて以下に説明する。Ｄ＝（Ａ＋Ｃ）／２，Ｅ＝（Ｂ＋Ｃ）／２として、
（１）入力電圧Ｖｉｎが（Ａ＋Ｄ）／２以上の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、１、１）、
（２）入力電圧Ｖｉｎが電圧区間［Ｄ、（Ａ＋Ｄ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、１、０）、
（３）入力電圧Ｖｉｎが電圧区間［（Ｃ＋Ｄ）／２、Ｄ］の場合（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、０、１）、
（４）入力電圧Ｖｉｎが電圧区間［Ｃ、（Ｃ＋Ｄ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、０、０）、
（５）入力電圧Ｖｉｎが電圧区間［（Ｅ＋Ｃ）／２、Ｃ］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、１、１）、
（６）入力電圧Ｖｉｎが電圧区間［Ｅ、（Ｅ＋Ｃ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、１、０）、
（７）入力電圧Ｖｉｎが電圧区間［（Ｂ＋Ｅ）／２、Ｅ］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、０、１）、
（８）入力電圧Ｖｉｎが（Ｂ＋Ｅ）／２以下の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、０、０）
となる。
本発明のいくつかの好適な態様において、前記セレクタは、前記第１乃至第３の増幅回路の出力（Ｖａ、Ｖｂ、Ｖｃ）をそれぞれ入力する第１乃至第３の入力端子と、前記第１及び第２の出力信号を出力する第１及び第２の出力端子と、前記第１及び第２の入力端子と、前記第２の出力端子との間にそれぞれ挿入されるトランスファーゲートからなる第１のスイッチ（１６１１、１６１２）及び第２のスイッチ（１６１５、１６１６）と、前記第３の入力端子を２分岐させた２つの入力ノードと、前記第１の出力端子との間にそれぞれ挿入されるトランスファーゲートからなる第３のスイッチ（１６１７、１６１８）及び第４のスイッチ（１６１３、１６１４）と、を備え、前記第１及び第２のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号で相補的に導通・非導通が制御され、前記第３及び第４のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号で相補的に導通・非導通が制御され、前記選択制御信号が第１の値のときは、前記第２及び第４のスイッチが導通し、前記第１及び第３のスイッチは非導通となり、前記第３、第２の増幅回路の出力（Ｖｂ、Ｖｃ）が前記第１、第２の出力端子からそれぞれ前記第１、第２の出力信号として出力され、前記選択制御信号が第２の値のときは、前記第１及び第３のスイッチが導通し、前記第２及び第４のスイッチは非導通となり、前記第３の増幅回路の出力（Ｖｃ）を極性反転した信号と前記第１の増幅回路の出力（Ｖａ）を極性反転した信号が、前記第１、第２の出力端子からそれぞれ前記第１、第２の出力信号として出力される構成としてもよい。
本発明のいくつかの好適な態様において、前記セレクタは、第１の電源（ＧＮＤ）に接続された電流源（Ｉ１）に、共通に結合されたソースが接続され、前記コンパレータの出力である前記選択制御信号とその相補信号をゲートに入力する第１の差動対トランジスタ（ＮＭ５、ＮＭ６）と、ソースが前記第１の差動対トランジスタの第１の出力に共通に接続され、第１の入力信号とその相補信号をゲートに入力する第２の差動対トランジスタ（ＮＭ１、ＮＭ２）と、ソースが前記第１の差動対トランジスタの第２の出力に共通に接続され、第２の入力信号とその相補信号をゲートに入力する第３の差動対トランジスタ（ＮＭ３、ＮＭ４）と、を備え、前記第２、３の差動対トランジスタの差動出力の第１の出力が第１の抵抗素子（Ｒ１）を介して第２の電源（ＶＤＤ）に接続されるとともに差動出力端子の一方に出力され、前記第２、３の差動対トランジスタの差動出力の第２の出力が第２の抵抗素子（Ｒ２）を介して前記第２の電源に接続されるとともに差動出力端子の他方に出力される回路を含む構成としてもよい。
第２の前置増幅回路２２は、入力電圧ＶｉｎとタップＢの電圧ＶＢの中点電圧ＶＣＭＢ＝（Ｖｉｎ＋ＶＢ）／２として、正転入力端子にＶｉｎ＝ＶＣＭＢ＋（Ｖｉｎ−ＶＢ）／２、反転入力端子（○の付いた入力端子）にＶＢ＝ＶＣＭＢ−（Ｖｉｎ−ＶＢ）／２を差動入力し、正転出力端子からＶＣＭＢＯ＋Ｖｉｂ／２（ＶＣＭＢＯは差動出力の中点電位）、反転出力端子（○の付いた出力端子）からＶＣＭＢＯ−Ｖｉｂ／２を差動出力する。この差動出力の差電圧は、（ＶＣＭＢＯ＋Ｖｉｂ／２）−（ＶＣＭＢＯ−Ｖｉｂ／２）＝Ｖｉｂとなる（ただし、第２の前置増幅回路２２のゲインを１とする）。第１、第の前置増幅回路２１、２２は同一構成とされる
第３の増幅回路１３は、第１の増幅回路１１からの正転出力ＶＣＭ１Ｏ＋Ｖａ／２、第２の増幅回路１２からの反転出力（○の付いた出力からの信号）ＶＣＭ２Ｏ−Ｖｂ／２（＝差電圧（Ｖａ＋Ｖｂ）／２を差動入力して差動増幅し、差動信号ＶＣＭ３Ｏ＋Ｖａ／２、ＶＣＭ３Ｏ−Ｖｂ／２を出力する。差動出力の差電圧は、（ＶＣＭ３Ｏ＋Ｖａ／２）−（ＶＣＭ３Ｏ−Ｖｂ／２）＝（Ｖａ＋Ｖｂ）／２となる（ただし、第３の増幅回路１３のゲインを１とする）。ＶＣＭ３Ｏは第３の増幅回路１３における差動出力信号の中点電圧（コモンモード電圧）である。第３の増幅回路１３は、ＶａとＶｂを補間（内分比１：１で内分）した中間電圧を出力するため、補間用増幅回路と呼ばれる。第１、第２、第３の増幅回路１１、１２、１３は互いに同一構成とされる。
なお、図２には、図１における初段の１ｂｉｔ Ａ／Ｄ変換器１０が示されているが、２段目以降の各１ｂｉｔ Ａ／Ｄ変換器１０においては、図１に示すように、第１の増幅回路１１と第２の増幅回路１２は、前段の１ｂｉｔ Ａ／Ｄ変換器１０のセレクタ１６の第１、第２の差動出力端子からの第１、第２の差動出力Ｖｏａ、Ｖｏｂをそれぞれ差動入力する。
セレクタ１６は、第１、第２、第３の増幅回路１１、１２、１３の差動出力Ｖａ、Ｖｂ、Ｖｃを入力する第１、第２、第３の差動入力と、第１、第２の差動出力Ｖｏａ、Ｖｏｂを備え、コンパレータ１４の出力ＡＤＯＵＴが第１の論理値（例えばＬｏｗ）のとき、第３の差動入力を第１の差動出力にストレート接続し、第２の差動入力を第２の差動出力にストレート接続し、コンパレータ１４の出力ＡＤＯＵＴが第２の論理値（例えばＨｉｇｈ）のとき、第１の差動入力を第２の差動出力に交差接続し、第３の差動入力を第１の差動出力に交差接続する。
第３の増幅回路１３の出力ＶｃがＶｃ＜０のとき、ＡＤＯＵＴ＝Ｌｏｗであり、セレクタ１６の第２の差動出力Ｖｏｂには、図３（Ａ）のＶｂが出力され、Ｖｃ≧０のときは、ＡＤＯＵＴ＝Ｈｉｇｈであり、セレクタ１６の第２の差動出力Ｖｏｂには、図３（Ａ）の点ＣからＡ側のＶａの極性を反転した信号が出力される。このため、セレクタ１６の第２の差動出力Ｖｏｂの入力電圧に対するＤＣ伝達特性は点Ｃを通るＹ軸を中心に対称となる（点Ｃが山型の頂点）。なお、図３（Ａ）のＶａの点Ｃにおける値（＜０）の極性を反転した値−Ｖａが、図３（Ａ）のＶｂの点Ｃにおける値と異なる場合、Ｖｏｂには点Ｃの＋と−側で若干のずれ（段差）が生じるが、点Ｃにおいて、−Ｖａ、Ｖｂはともに正極性であり、図１２（Ｄ）のような、点Ｃでの不連続は生じない。
Ｎ＝３とし、入力電圧Ａ−Ｂ区間を２３＝８等分する場合の３ビットデジタル信号ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３のコードについて以下に説明する。Ｄ＝（Ａ＋Ｃ）／２、Ｅ＝（Ｂ＋Ｃ）／２として、
（１）入力電圧Ｖｉｎが（Ａ＋Ｄ）／２以上の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、０、０）、
（２）入力電圧Ｖｉｎが電圧区間［Ｄ、（Ａ＋Ｄ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、０、１）、
（３）入力電圧Ｖｉｎが電圧区間［（Ｃ＋Ｄ）／２、Ｄ］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、１、１）、
（４）入力電圧Ｖｉｎが電圧区間［Ｃ、（Ｃ＋Ｄ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（１、１、０）、
（５）入力電圧Ｖｉｎが電圧区間［（Ｅ＋Ｃ）／２、Ｃ］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、１、０）、
（６）入力電圧Ｖｉｎが電圧区間［Ｅ、（Ｅ＋Ｃ）／２］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、１、１）、
（７）入力電圧Ｖｉｎが電圧区間［（Ｂ＋Ｅ）／２、Ｅ］の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、０、１）、
（８）入力電圧Ｖｉｎが（Ｂ＋Ｅ）／２以下の場合、（ＡＤＯＵＴ１、ＡＤＯＵＴ２、ＡＤＯＵＴ３）＝（０、０、０）
図６は、図１、図２を参照して説明した本実施形態のセレクタ１６の構成を示す図である。図６を参照すると、セレクタ１６は、
Ｖａを差動入力する正転端子１６０１と反転端子１６０２と、Ｖｏｂを差動出力する反転端子１６１０と正転端子１６０９間にそれぞれ接続されたｎＭＯＳトランジスタ１６１１、１６１２と、
Ｖｃを差動入力する正転端子１６０３とＶｏａを差動出力する正転端子１６０７と反転端子１６０８間にそれぞれ接続されたｎＭＯＳトランジスタ１６１３、１６１８と、
Ｖｃを差動入力する反転端子１６０４とＶｏａを差動出力する正転端子１６０７と反転端子１６０８間にそれぞれ接続されたｎＭＯＳトランジスタ１６１７、１６１４と、
Ｖｂを差動入力する正転端子１６０５と反転端子１６０６と、Ｖｏｂを差動出力する正転端子１６０９と反転端子１６１０間にそれぞれ接続されたｎＭＯＳトランジスタ１６１５、１６１６と、
ＡＤＯＵＴの反転信号
Figure 2011090155
を入力し反転した信号ＡＤＯＵＴを出力するインバータ１７と、
を備え、ＡＤＯＵＴの反転信号は、ｎＭＯＳトランジスタ１６１３、１６１４、１６１５、１６１６のゲートに接続され、インバータ１７の出力（ＡＤＯＵＴの反転信号の反転信号、したがってＡＤＯＵＴ）はｎＭＯＳトランジスタ１６１１、１６１２、１６１７、１６１８のゲートに接続されている。
図７を参照すると、共通接続されたソースが定電流源Ｉ１に接続され、ゲートにＡＤＯＵＴとその反転信号を入力するｎＭＯＳトランジスタＮＭ５、ＮＭ６と、
ソースが抵抗Ｒ３、Ｒ４を介してｎＭＯＳトランジスタＮＭ５のドレインに接続され、ゲートにＩＮ１とその反転信号ＩＮ１Ｂを入力するｎＭＯＳトランジスタＮＭ１、ＮＭ２と、
ソースが抵抗Ｒ５、Ｒ６を介してｎＭＯＳトランジスタＮＭ６のドレインに接続され、ゲートにＩＮ２とその反転信号ＩＮ２Ｂを入力するｎＭＯＳトランジスタＮＭ３、ＮＭ４と、
ｎＭＯＳトランジスタＮＭ１、ＮＭ３の共通接続されたドレインと電源ＶＤＤ間に接続された抵抗Ｒ１と、
ｎＭＯＳトランジスタＮＭ２、ＮＭ４の共通接続されたドレインと電源ＶＤＤ間に接続された抵抗Ｒ２と、
を備えている。
なお、上記実施形態において、図１、図２、図３（Ｄ）のセレクタ１６において、ＡＤＯＵＴ＝Ｌｏｗのとき、Ｖｏａ＝−Ｖｂ（第２の増幅回路１２の出力を入力するセレクタ１６の第２の差動入力端子の正転入力と第１の差動出力端子の反転入力、セレクタ１６の第２の差動入力端子の反転入力と第１の差動出力端子の正転出力を交差接続して、第１の差動出力端子からＶｂの極性を反転して出力）、Ｖｏｂ＝−Ｖｃ（第３の増幅回路１３の出力を入力するセレクタ１６の第３の差動入力端子の正転入力と第２の差動出力端子の反転入力、セレクタ１６の第３の差動入力端子の反転入力と第２の差動出力端子の正転出力を交差接続して、第２の差動出力端子からＶｃの極性を反転して出力）、ＡＤＯＵＴ＝Ｈｉｇｈのとき、Ｖｏａ＝Ｖａ（第１の増幅回路１１の出力を入力するセレクタ１６の第１の差動入力端子の正転入力と反転入力を第１の差動出力端子の正転入力と反転入力にストレート接続）、Ｖｏｂ＝Ｖｃ（第３の増幅回路１３の出力を入力するセレクタ１６の第３の差動入力端子の正転入力と反転入力を第２の差動出力端子の正転入力と反転入力にストレート接続）としてもよい。

Claims (13)

  1. 入力電圧を１ビットにアナログ・デジタル変換する１ビットＡ／Ｄ変換器をＮ段（ただし、Ｎは２以上の所定の正整数）カスケード接続し、初段に入力された入力電圧を増幅して出力し、次段に順々に伝達し、各段でＡ／Ｄ変換し全体でＮビットのＡ／Ｄ変換を行うＡ／Ｄ変換回路であって、
    前記１ビットＡ／Ｄ変換器は、
    アナログ・デジタル変換対象の入力電圧の中心電圧を境に折り返された直流伝達特性を有する構成とされ、
    前記１ビットＡ／Ｄ変換器への入力アナログ電圧として第１、第２の入力信号をそれぞれ入力する第１、第２の増幅回路と、
    前記第１の入力信号と前記第２の入力信号の中間値を入力する第３の増幅回路と、
    前記第３の増幅回路の出力を入力し正負に応じて２値の信号を出力するコンパレータと、
    前記コンパレータの出力を選択制御信号として、前記第１乃至第３の増幅回路の３つの出力のうち、前記第３の増幅回路の出力と、前記第１及び第２の増幅回路の一方の出力の２つの出力の第１の組、又は、前記第３の増幅回路の出力と、前記第１及び第２の増幅回路の他方の出力の２つの出力の第２の組を選択し、第１、第２の出力信号として出力するセレクタと、
    を備え、
    前記セレクタから出力される前記第１、第２の出力信号が次段の１ビットＡ／Ｄ変換器に第１、第２の入力信号として入力され、
    前記セレクタは、前記第１の入力信号と前記第２の入力信号の前記中間値を境に、前記１ビットＡ／Ｄ変換器の直流伝達特性が対称に折り返されるように、選択した前記第１又は第２の組の一方の２つの出力の極性を反転した信号を出力する、ことを特徴とするＡ／Ｄ変換回路。
  2. 前記１ビットＡ／Ｄ変換器の前記セレクタは、前記コンパレータの出力が第１の値のときは、前記第３、第２の増幅回路の出力をそれぞれ前記第１、第２の出力信号として選択し、
    前記コンパレータの出力が第２の値のときは、前記第３、第１の増幅回路の出力の極性を反転した信号をそれぞれ前記第１、第２の出力信号として選択する、ことを特徴とする請求項１記載のＡ／Ｄ変換回路。
  3. 前記１ビットＡ／Ｄ変換器の前記第１及び第２の出力信号は、前記入力電圧の前記中心電圧近傍において前記入力電圧が前記中心電圧よりも低いときと高いときとで、それぞれの極性を変えず、前記１ビットＡ／Ｄ変換器の次段の１ビットＡ／Ｄ変換器において、前記第３の増幅回路の出力を入力する前記コンパレータの出力は、前記入力電圧の前記中心電圧を境に値を変えることなく同一値とされる、ことを特徴とする請求項１又は２記載のＡ／Ｄ変換回路。
  4. 前記セレクタは、ＭＯＳトランジスタよりなるトランスファーゲートで構成される、ことを特徴とする請求項１又は２記載のＡ／Ｄ変換回路。
  5. 前記セレクタは、前記第１乃至第３の増幅回路の出力をそれぞれ入力する第１乃至第３の入力端子と、
    前記第１及び第２の出力信号を出力する第１及び第２の出力端子と、
    前記第１及び第２の入力端子と、前記第２の出力端子との間にそれぞれ挿入される第１及び第２のスイッチと、
    前記第３の入力端子を２分岐させた２つの入力ノードと、前記第１の出力端子との間にそれぞれ挿入される第３及び第４のスイッチと、
    を備え、
    前記第１及び第２のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号によって相補的に導通・非導通が制御され、
    前記第３及び第４のスイッチは、それぞれ、前記選択制御信号及び前記選択制御信号の反転信号によって相補的に導通・非導通が制御され、
    前記選択制御信号が第１の値のときは、前記第２及び第４のスイッチが導通し、前記第１及び第３のスイッチは非導通となり、前記第３、第２の増幅回路の出力が前記第１、第２の出力端子からそれぞれ前記第１、第２の出力信号として出力され、
    前記選択制御信号が第２の値のときは、前記第１及び第３のスイッチが導通し、前記第２及び第４のスイッチは非導通となり、前記第３の増幅回路の出力の極性を反転した信号と、前記第１の増幅回路の出力の極性を反転した信号が、前記第１、第２の出力端子からそれぞれ前記第１、第２の出力信号として出力される、ことを特徴とする請求項１乃至４のいずれか１項に記載のＡ／Ｄ変換回路。
  6. 前記セレクタは、電源間に縦積みされた複数段の差動対を含む差動回路を備え、前記差動対の電流パスの導通・非導通を前記選択制御信号で切り替える、ことを特徴とする請求項１又は２記載のＡ／Ｄ変換回路。
  7. 前記セレクタは、第１の電源に接続された電流源に、共通に結合されたソースが接続され、前記コンパレータの出力である前記選択制御信号とその相補信号をゲートに入力する第１の差動対トランジスタと、
    ソースが前記第１の差動対トランジスタの第１の出力に共通に接続され、第１の入力信号とその相補信号をゲートに入力する第２の差動対トランジスタと、
    ソースが前記第１の差動対トランジスタの第２の出力に共通に接続され、第２の入力信号とその相補信号をゲートに入力する第３の差動対トランジスタと、
    を備え、
    前記第２、３の差動対トランジスタの差動出力の第１の出力が第１の抵抗素子を介して第２の電源に接続されるとともに差動出力端子の一方に出力され、
    前記第２、３の差動対トランジスタの差動出力の第２の出力が第２の抵抗素子を介して前記第２の電源に接続されるとともに差動出力端子の他方に出力される、ことを特徴とする請求項１、２、６のいずれか１項に記載のＡ／Ｄ変換回路。
  8. 前段の前記１ビットＡ／Ｄ変換器の出力と後段の前記１ビットＡ／Ｄ変換器の入力の間に、クロック信号によりトラックとホールド動作が制御されるトラックホールド回路を備え、
    複数段カスケード接続された各段の前記１ビットＡ／Ｄ変換器をパイプライン動作させる、ことを特徴とする請求項１乃至７のいずれか１項に記載のＡ／Ｄ変換回路。
  9. 複数段カスケード接続された１ビットＡ／Ｄ変換器を備え、
    前記１ビットＡ／Ｄ変換器は、
    第１乃至第３の差動増幅回路と、
    前記第３の差動増幅回路の差動出力信号を入力し、前記差動出力信号の値に基づき、２値の信号を出力するコンパレータと、
    前記第１乃至第３の差動増幅回路の差動出力信号をそれぞれ差動入力する第１乃至第３の差動入力端子と、第１及び第２の差動出力端子とを有するセレクタと、
    を備え、
    前記セレクタは、
    前記コンパレータの出力が第１の値のとき、
    前記第３の差動入力端子の正転端子と反転端子を、前記第１の差動出力端子の正転端子と反転端子にそれぞれ接続し、
    前記第２の差動入力端子の正転端子と反転端子を、前記第２の差動出力端子の正転端子と反転端子にそれぞれ接続し、
    前記コンパレータの出力が第２の値のとき、
    前記第３の差動入力端子の反転端子と正転端子を、前記第１の差動出力端子の正転端子と反転端子にそれぞれ接続し、
    前記第１の差動入力端子の反転端子と正転端子を、前記第２の差動出力端子の正転端子と反転端子にそれぞれ接続し、
    後段の前記１ビットＡ／Ｄ変換器の前記第１、第２の差動増幅回路は、直前の前記１ビットＡ／Ｄ変換器の前記セレクタの前記第１、第２の差動出力端子からの差動信号をそれぞれ入力し、
    後段の前記１ビットＡ／Ｄ変換器の前記第３の差動増幅回路は、直前の前記１ビットＡ／Ｄ変換器の前記セレクタの前記第１の差動出力端子の正転端子の信号と、直前の前記１ビットＡ／Ｄ変換器の前記セレクタの前記第２の差動出力端子の反転端子の信号を差動入力し、
    初段の前記１ビットＡ／Ｄ変換器の前記第１、第２の差動増幅回路は、第１、第２の前置差動増幅回路の差動出力端子からの差動出力信号をそれぞれ差動入力し、
    初段の前記１ビットＡ／Ｄ変換器の前記第３の差動増幅回路は、前記第１の前置差動増幅回路の差動出力端子の正転端子の信号と、前記第２の前置差動増幅回路の差動出力端子の反転端子の信号を差動入力し、
    前記第１の前置差動増幅回路は、入力信号と第１の参照信号とを差動入力し、
    前記第２の前置差動増幅回路は、前記入力信号と前記第１の参照信号と異なる電位の第２の参照信号とを差動入力し、
    前記複数段の１ビットＡ／Ｄ変換器の複数の前記コンパレータの出力信号をＡ／Ｄ変換結果とする、Ａ／Ｄ変換回路。
  10. クロック信号が第１の値のとき、前段の前記１ビットＡ／Ｄ変換器の前記セレクタの第１、第２の差動出力端子をそれぞれ入力、保持し、次段の前記１ビットＡ／Ｄ変換器に伝達する第１、第２のトラックホールド回路を備えた請求項９記載のＡ／Ｄ変換回路。
  11. 前記セレクタは、前記第１の差動入力端子の正転端子と反転端子と、前記第２の差動出力端子の反転端子と正転端子の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第１、第２のパストランジスタと、
    前記第２の差動入力端子の正転端子と反転端子と、前記第２の差動出力端子の正転端子と反転端子の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第３、第４のパストランジスタと、
    前記第３の差動入力端子の正転端子と反転端子と、前記第１の差動出力端子の正転端子と反転端子の間にそれぞれ挿入され、前記コンパレータの出力信号の反転信号によって共通に導通、非導通が制御される第５、第６のパストランジスタと、
    前記第３の差動入力端子の正転端子と反転端子と、前記第１の差動出力端子の反転端子と正転端子の間にそれぞれ挿入され、前記コンパレータの出力信号によって共通に導通、非導通が制御される第７、第８のパストランジスタと、
    を備えた請求項９記載のＡ／Ｄ変換回路。
  12. 前記セレクタは、ソースが共通接続され電流源に接続され、選択制御信号を差動入力する第１の差動対と、前記第１の差動対の差動出力に、ソースが接続され、入力される第１、第２の差動信号を差動入力し、それぞれの差動出力が抵抗素子を介して電源に接続された第２、第３の差動対を備える、請求項９記載のＡ／Ｄ変換回路。
  13. 請求項１乃至１２のいずれか１項に記載のＡ／Ｄ変換回路を備えた半導体装置。
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