CN102714502A - A/d转换电路 - Google Patents

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Abstract

本发明提供一种可以避免由直流传输特性的不连续性带来的不稳定动作的A/D转换电路和方法。被级联连接的1比特A/D转换器(10)具备：第1、第2放大电路(11、12)；将第1、第2放大电路的输出的插补值(中间值)进行输出的第3放大电路(13)；利用第3放大电路的输出的正负将值确定的2值信号输出的比较器(14)；以及基于比较器(14)的值选择第1至第3放大电路(11～13)的3个输出(Va、Vb、Vc)之中的2个输出的选择器(16)。选择器(16)的逻辑构成为：这2个输出的直流传输特性为折叠状。

Description

A/D转换电路
技术领域
[针对关联申请的记载]
本发明基于日本发明专利申请：特愿2010-012100号(2010年1月22日申请)主张优先权，引用该申请的全部记载内容并组合记载到本申请中。
本发明涉及将模拟信号变换成数字信号的A/D转换电路。
背景技术
近年来，数字技术的发展非常显著，因而针对进行从模拟信号向数字信号的变换的A/D转换装置也逐渐提高了高速化、低电力化、小型化的要求。作为电路构成小规模、可以实现高速且低电力的A/D转换的A/D转换电路，公知一种下述的电路构成：将闪速型1比特(bit)A/D转换器(具备少数放大电路、比较器、选择器)进行多级连接而得到所期望的精度/分辨能力(比特数)的电路构成(例如，参照非专利文献1)。
图9是用于说明在非专利文献1中记载的关联技术的图。在图9中示出：使具备有差动的放大电路11～13、比较器14及选择器15的闪速型1比特A/D转换器10’进行多级(N级)级联连接(cascade connection)而成的电路的整体构成(开始的3级)。此外，图9是为了说明该关联技术而由本发明者制成的。
图10是用于说明图9的1比特A/D转换器10’(各级的构成相同)的构成的图。在图10中示出初级的构成。
图11(A)、图11(B)是用于说明与图10的1比特A/D转换器10’的放大电路11、12、13的输出Va、Vb、Vc的输入电压相应的直流(DC)传输特性(输入电压对输出电压的输入输出特性)、以及比较器的输出ADOUT的图，图11(C)是说明选择器15的输出Voa、Vob的DC传输特性的图。在图11(A)、图11(C)中，横轴(X轴)为输入电压，纵轴(Y轴)为输出电压。图11(D)、图11(E)是表示选择器15的选择式样的图。图10、图11都是为了说明该关联技术而由本发明者制作的。
参照图10可知，使输入信号电压Vin和参考电压A(梯形电阻的抽头A的电压)进行差动输入并差动放大的第1前置放大电路21、以及使输入信号电压Vin和参考电压B(梯形电阻的抽头B的电压)进行差动输入并差动放大的第2前置放大电路22被配置于初级的1比特A/D转换器10′的前级。
初级的1比特A/D转换器10′具备：
·第1放大电路11，其使第1前置放大电路21的差动输出Via进行差动输入并差动放大；
·第2放大电路12，其使第2前置放大电路22的差动输出Vib进行差动输入并差动放大；
·第3放大电路13(也称为“插补用放大电路”)，其使第1放大电路11的非反转输入和第2放大电路12的反转输入进行差动输入并差动放大；
·比较器14，其将第3放大电路13的差动输出Vc进行差动输入，并将比较结果作为2值逻辑信号(数字信号)进行输出；以及
·选择器15，其将第1放大电路11的差动输出Va、第2放大电路12的差动输出Vb以及第3放大电路13的差动输出Vc这3个差动输出分别输入到第1至第3差动输入端子中，根据作为1比特A/D转换结果的比较器14的输出ADOUT，从3个差动输出(Va、Vb、Vc)之中选择2个(如图11(D)、(E)所示，例如为Vc和Vb、或者、为Va和Vc)，然后从第1、第2差动输出端子输出。
第1前置放大电路21将输入电压Vin与抽头A的电压VA的中点电压VCMA设为VCMA＝(Vin+VA)/2，向非反转输入端子差动输入Vin＝VCMA+(Vin-VA)/2，向反转输入端子(带○的输入端子)差动输入VA＝VCMA-(Vin-VA)/2，并从非反转输出端子差动输出VCMAO+Via/2(VCMAO为差动输出的中点电位)，从反转输出端子(带○的输出端子)差动输出VCMAO-Via/2。该差动输出的电压差成为(VCMAO+Via/2)-(VCMAO-Via/2)＝Via。
第2前置放大电路22将输入电压Vin与抽头B的电压VB的中点电压VCMB设为VCMB＝(Vin+VB)/2，向非反转输入端子差动输入Vin＝VCMB+(Vin-VB)/2，向反转输入端子(带○的输入端子)差动输入VB＝VCMB-(Yin-VB)/2，并从非反转输出端子差动输出VCMBO+Vib/2(VCMBO为差动输出的中点电位)，从反转输出端子(带○的输出端子)差动输出VCMBO-Vib/2。该差动输出的电压差成为(VCMBO+Vib/2)-(VCMABO-Vib/2)＝Vib。第1、第的前置放大电路21、22采用同一构成。
第1放大电路11将来自第1前置放大电路21的差动信号Via(VCM1I+Via/2、VCM1I-Via/2)进行差动输入并差动放大，然后输出第1差动信号VCM1O+Va/2、VCM1O-Va/2，第1差动信号的电压差成为(VCM1O+Va/2)-(VCM1O-Va/2)＝Va。其中，VCM1I、VCM1O是第1放大电路11中的差动输入信号、差动输出信号的中点电压(公共模式电压)。
第2放大电路12将来自第2前置放大电路22的差动信号Vib(差动信号VCM2I+Vib/2、VCM2I-Vib/2)进行差动输入并差动放大，然后输出第2差动信号VCM2O+Vb/2、VCM2O-Vb/2(电压差Vb)。第2差动信号的电压差成为(VCM2O+Vb/2)-(VCM2O-Vb/2)＝Vb。其中，VCM2I、VCM2O是第2放大电路12中的差动输入信号、差动输出信号的中点电压(公共模式电压)。
第3放大电路13将来自第1放大电路11的非反转输出VCM1O+Via/2、以及来自第2放大电路12的反转输出VCM2O-Vib/2(＝电压差(Via+Vib)/2进行差动输入并差动放大，然后输出差动信号VCM3O+Va/2、VCM3O-Vb/2。差动输出的电压差成为(VCM3O+Va/2)-(VCM3O-Vb/2)＝(Va+Vb)/2。其中，VCM3O是第3放大电路13中的差动输出信号的中点电压(公共模式电压)。由于第3放大电路13输出将Va和Vb进行插补(以内分比1∶1进行内分)之后的中间电压，所以被称为“插补用放大电路”。在图10所示的例子中，第1、第2、第3放大电路11、12、13相互采用同一构成。
此外，在图10中示出了初级的1比特A/D转换器10’，但是在第2级以后的各1比特A/D转换器10’中，如图9所示那样，第1放大电路11和第2放大电路12分别差动输入来自前级的1比特A/D转换器10’的选择器15的第1、第2差动输出端子的第1、第2差动输出Voa、Vob。
比较器14将来自第3放大电路13的差动信号进行差动输入，并根据其电压差Vc的正负，作为逻辑值信号即输出ADOUT而输出高电平(High)/低电平(Low)。
选择器15例如在比较器14的输出ADOUT为低电平时，选择第3放大电路13的差动输出Vc和第2放大电路12的差动输出Vb，分别作为第1差动输出Voa和第2差动输出Vob进行输出(图11(D))。
选择器15在比较器14的输出ADOUT为高电平时，选择第1放大电路11的差动输出Va和第3放大电路13的差动输出Vc，分别作为第1差动输出Voa和第2差动输出Vob进行输出(图11(E))。
如图11(A)所示，第1、第2放大电路11、12的第1、第2差动输出电压Va、Vb具备具有各自不同的零交叉点A、B的DC传输特性(用单点划线和虚线进行表示)，第3放大电路13的差动输出电压Vc具备在点A、B的中间点C具有零交叉的DC传输特性(用实线进行表示)。此外，如图11(A)所示，第3放大电路13作为Vc而输出Va、Vb的插补值(在该例中，为Va和Vb的中间值Vc＝(Va+Vb)/2)。
在1比特A/D转换器10′中，通过比较器14来判断第3放大电路13的差动输出电压Vc的正负，以中点C为边界，将向1比特A/D转换器10′输入的输入电压识别为2个级别(区间)([A-C]、[C-B])。
如前述那样，选择器15根据比较器14的输出ADOUT的值，从3个差动输出电压Va、Vb、Vc之中选择Vc和Vb、或者、Va和Vc来作为第1、第2差动输出Voa、Vob进行输出，由此获得如图11(C)所示那样的DC传输特性(输出电压相对于输入电压的直流传输特性)。
在图11(C)中，选择器15的第1差动输出Voa(单点划线)在输入电压为A和B的区间的中点C以下的情况下输出图11(A)的Vc，在为点C(零交叉点)的情况下为0。若输入电压变得比点C的电压还大，则图11(A)的Vc为正、ADOUT＝高电平，故作为选择器15的第1差动输出Voa而输出了图11(A)的Va。选择器15的第1差动输出Voa在点C从0向负值摆动，故在点C不连续。另外，选择器15的第2差动输出Vob(虚线)在从输入电压低于A和B的区间的中点即点C的电压值到点C的范围中输出图11(A)的Vb，若输入电压变得比点C的电压还大，则图11(A)的Vc变为正，ADOUT＝高电平。因而，在选择器15的第2差动输出Vob输出了图11(A)的Vc，Vob在点C从正值向0摆动，故在点C不连续。
将参照图10、图11说明过的1比特A/D转换器10’设为单位电路，如图9所示，通过将1比特A/D转换器进行N级级联连接，由此构成N比特的A/D转换电路，能获得图12(B)～(G)所示那样的差动输出信号Van、Vbn、Vcn(n＝1、2、3、……、N)和N比特/数字信号ADOUTn(n＝1、2、3、……、N)。
图12(B)、(C)是表示图12(A)的初级的1比特A/D转换器10’的DC传输特性(输入电压与放大电路11、12、13的输出电压Va1、Vb1、Vc1之间的关系)、以及初级的1比特A/D转换器10’的比较器14的输出ADOUT1的信号波形的图。图12(B)、(C)对应于图11(A)、(B)。输入Vc1的比较器14的输出ADOUT1在Vc1≤0时为低电平，在Vc1＞0时为高电平。ADOUT1在输入电压为点C以下(Vc1≤0)时为低电平，在输入电压为点C以上(Vc1≥0)时为高电平。
图12(D)、(E)是表示图12(A)的第2级的1比特A/D转换器10’的DC传输特性(输入电压与输出电压Va2、Vb2、Vc2)、以及第2级的1比特A/D转换器10’的比较器14的输出ADOUT2的信号波形的图。图12(D)对应于图11(C)。输入Vc2的比较器14的输出ADOUT2在Vc2≤0时为低电平，在Vc2＞0时为高电平。ADOUT2在输入电压为点B和点C的中间的点E以下的范围内为低电平，在输入电压为点E与点C之间为高电平，在输入电压为点C和A的中间的点D与点C之间为低电平，在输入电压为点D以上的范围内为高电平。
图12(F)、(G)是表示图12(A)的第3级的1比特A/D转换器10’的DC传输特性(输入电压与输出电压Va3、Vb3、Vc3)、以及第3级的1比特A/D转换器10’的比较器14的输出ADOUT3的信号波形的图。输入Vc3的比较器14的输出ADOUT3在Vc3≤0时为低电平，在Vc3＞0时为高电平。ADOUT3在输入电压为点B和点D的中间点以下的范围内为低电平，在输入电压为点B和点E的中间点与点E之间为高电平，在输入电压为点E和C的中间点与点E之间为低电平，在输入电压为点E和C的中间点与点C之间为高电平，在输入电压为点C和点D(A和C的中点)的中点与点C的范围内为低电平，在输入电压为点C和点D的中点与点D之间为高电平，在输入电压为点E(B和C的中点)和A的中间点与点D之间为低电平，在输入电压为点D和A的中间点以上的范围内为高电平。
如图12(B)、(D)、(F)所示，各级的1比特A/D转换器10’的输出差动电压Vcn(n＝1、2、3、……、N)的DC传输特性的零交叉点成为以2n(2的n次方)的方式将A-B区间等分的这种特性。
例如，Vc1如图12(B)所示，零交叉点有一个点C，故将输入电压A-B区间进行2等分。Vc2如图12(D)所示，零交叉点有E、C、D这3点，故将输入电压A-B区间进行22＝4等分。Vc3如图12(F)所示，零交叉点有B和E的中点、E、E和C的中点、C、C和D的中点、D、D和A的中点共计7点，故将输入电压A-B区间进行23＝8等分。
若将各级的1比特A/D转换器10’的比较器14的输出即ADOUTn(n＝1、2、……、N)设为N比特的数字信号，则可获得如图13所示那样的N比特的二进制代码。在图13中示出ADOUT1～3和输入电压之间的关系。ADOUT1对应于MSB(Most Significant Bit)，ADOUTN对应于LSB(Least Significant Bit)。
设N＝3，下面说明将输入电压A-B区间进行23＝8等分的情况下的3比特数字信号ADOUT1、ADOUT2、ADOUT3的代码。设D＝(A+C)/2，E＝(B+C)/2，则有：
(1)在输入电压Vin为(A+D)/2以上的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(1、1、1)；
(2)在输入电压Vin为电压区间[D、(A+D)/2]的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(1、1、0)；
(3)在输入电压Vin为电压区间[(C+D)/2、D]的情况下为，(ADOUT1、ADOUT2、ADOUT3)＝(1、0、1)；
(4)在输入电压Vin为电压区间[C、(C+D)/2]的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(1、0、0)；
(5)在输入电压Vin为电压区间[(E+C)/2、C]的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(0、1、1)；
(6)在输入电压Vin为电压区间[E、(E+C)/2]的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(0、1、0)；
(7)在输入电压Vin为电压区间[(B+C)/2、E]的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(0、0、1)；
(8)在输入电压Vin为(B+C)以下的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(0、0、0)。
这样，通过将1比特A/D转换器10’多级(N级)级联(cascade)连接，由此能够构成将初级的1比特A/D转换器10’的输出ADOUT1设为MSB、将第N级的1比特A/D转换器10’的输出ADOUTN设为LSB的N比特的A/D转换电路。
在本申请的申请人所进行的现有技术文献调查中，用搜索到的以下专利文献1、2进行说明。在专利文献1中公开了下述构成的A/D转换器：将具备有对前级的信号进行采样保持的采样保持电路、对采样保持电路的输出和比较参考信号进行比较的比较器、以及从采样保持电路的输出中减去减法信号的减法器的这种流水线(pipeline)单元多级级联连接而成。另外，在专利文献2中公开了下述折叠结构的A/D转换器：用折叠级将输入信号进行折叠，所折叠的信号具有4个向上边缘和4个向下边缘，折叠信号的振幅范围被缩减为原始的输入信号的振幅范围的1/8。在闪速型A/D转换器中需要256个比较器，但是在折叠结构中比较器减少为32个。
此外，在专利文献1、2中，关于对参考图9至图12说明过的A/D转换电路的技术问题的认识(以下进行说明)、用于解决该技术问题的技术方案没有任何记载也没有任何启示。
在先技术文献
专利文献
专利文献1：日本特开平08-195678号公报
专利文献2：日本特表平09-502856号公报
非专利文献
非专利文献1：Yun-Ti Wang and Behzad Razavi、”An 8-Bit 150-MHz CMOS A/D Converter”、IEEE JOURNAL OFSOLID-STATECIRCUITS、VOL.35、NO.3、MARCH 2000
发明内容
发明要解决的技术问题
以下给出对关联技术的分析。
在图9示出的A/D转换电路中，如图11(C)、图12(D)、图12(F)所示那样，各级的1比特A/D转换器10的DC传输特性(输入输出特性)具备相对于输入电压而言具有锯齿波这种形状的不连续特性。例如，在输入电压在从点B向点A的方向上越过点C的情况下，在图11(C)中，用单点划线表示的Voa在点C从0向负值不连续地变化，用虚线表示的Vob在点C从正值向0不连续地变化。
图12(D)是表示第2级的1比特A/D转换器10’中的第1至第3放大电路11、12、13的输出电压Va2、Vb2、Vc2相对于输入电压的特性的图。在输入电压在从点B向点A的方向上越过点C的情况下，用单点划线表示的Va2自负值起在点C达到0，在点C不连续地变化为负值之后再次上升而在点A零交叉。用虚线表示的Vb2在点B零交叉后上升，在点C从正值不连续地变化为0之后再次上升。用实线表示的Vc2在点E零交叉后上升，在点C从正值向负值不连续地变化之后再次上升而在点D零交叉。
图12(F)是表示第3级的1比特A/D转换器10’中的第1至第3放大电路11、12、13的输出电压Va3、Vb3、Vc3相对于输入电压的特性的图。在输入电压在从点B到点A的方向上越过点C的情况下，用单点划线表示的Va3在点E(＝(B+C)/2)从0向负值不连续地变化之后再次上升而在点C达到0，在点C从0向负值不连续地变化之后再次上升而在点D(＝(C+A)/2)达到0，在点D从0向负值不连续地变化之后再次上升而在点A零交叉。用虚线表示的Vb3在点B零交叉后上升，在点E从正值向0不连续地变化之后再次上升，在点C从正值向0不连续地变化后再次上升，在点D从正值向0不连续地变化之后再次上升。用实线表示的Vc3在B和E的中间点零交叉，从正值向负值不连续地变化之后再次上升，在点E和点C的中点零交叉，在点C从正值向负值不连续地变化之后再次上升，在点C和点D的中点零交叉，在点D从正值向负值不连续地变化之后再次上升，在点D和点A的中点零交叉。
如上述那样，在DC传输特性(输出电压相对于输入电压的特性)中存在不连续点(高振幅的段差)的情况下述，例如若在不连续点附近输入电压抖动了，则1比特A/D转换器10的输出信号会发生较大变动，故动作变得不稳定。
具体来看，例如在图12(F)中，输入电压以点C、D、E的其中一个点为中间，若在其两侧(+侧与-侧)的微小范围内产生了抖动，则Vc3来回在正值与负值，其结果作为LSB的ADOUT3在高电平与低电平之间产生了抖动，故成为不稳定的动作。同样地，在图12(D)中，输入电压以点C为中间，若在其两侧(+侧与-侧)的微小范围内产生了抖动，则Vc2来回在正值与负值，其结果ADOUT2在高电平与低电平之间产生了抖动。进而，输入电压以点C为中间，若在其两侧(+侧与-侧)的微小范围内产生了抖动，则Vc1也来回在正值与负值，其结果作为MSB的ADOUT1在高电平与低电平之间产生了抖动，故在输出ADOUT1、ADOUT2、ADOUT3都与本来的值不同的值的情况下也能产生。在对A/D转换对象的输入电压为频率高的AC信号或者单发脉冲等瞬态信号高速地进行A/D转换之时，由于DC传输特性的不连续性，也能够产生与上述相同的问题。
尤其是，在高速的A/D转换电路中，上述技术问题(由直流(DC)传输特性的不连续性带来的不稳定动作)成为应该克服的重大技术问题。因此，期待实现即便在进行高速动作时也可稳定动作的A/D转换电路的实现。
本发明是鉴于上述技术问题而提出的，其目的在于提供一种可以避免由直流传输特性的不连续性带来的不稳定动作的A/D转换电路。
用于解决技术问题所采用的技术方案
根据本发明提供一种A/D转换电路，使将输入电压模拟/数字变换成1比特的1比特A/D转换器N级(其中N为2以上的规定的正整数)级联连接，将在初级输入的输入电压进行放大后输出，在次级依次传输，在各级进行A/D转换，整体进行N比特的A/D转换，所述1比特A/D转换器具有以模拟/数字变换对象的输入电压的中心电压为边界折叠的直流传输特性。在本发明中，所述1比特A/D转换器具备：第1、第2放大电路，作为向所述1比特A/D转换器输入的输入模拟电压而分别输入第1、第2输入信号；第3放大电路，输入所述第1输入信号和所述第2输入信号的中间值；比较器，输入所述第3放大电路的输出，根据正负来输出2值的信号；以及选择器，将所述比较器的输出作为选择控制信号，选择所述第1至第3放大电路的3个输出之中的、所述第3放大电路的输出和所述第1及第2放大电路中的一方输出这2个输出的第1组、或者、所述第3放大电路的输出和所述第1及第2放大电路的另一方输出这2个输出的第2组，并作为第1、第2输出信号进行输出，从所述选择器输出的所述第1、第2输出信号被作为第1、第2输入信号而输入至次级的1比特A/D转换器，所述选择器按照以所述第1输入信号和所述第2输入信号的所述中间值为边界、且所述1比特A/D转换器的直流传输特性对称地折叠的方式，输出将所选择出的所述第1或第2组的一方的2个输出的极性反转后的信号。根据本发明，提供一种搭载了该A/D转换电路的半导体装置。
发明效果
根据本发明，能够实现可避免由直流传输特性的不连续性带来的不稳定动作的A/D转换电路。
附图说明
图1是表示本发明的第1实施例的构成的图。
图2是表示本发明的第1实施例的1比特A/D转换器的构成的图。
图3(A)～(C)是表示本发明的第1实施例的1比特A/D转换器的DC传输特性、比较器输出ADOUT的图，图3(D)、(E)是说明选择器电路的图。
图4(A)是表示本发明的第1实施例的A/D转换电路的构成的图，图4(B)～(G)是表示各级的DC传输特性和比较器输出的图。
图5是说明本发明的第1实施例的A/D转换电路的A/D转换输出的图。
图6是表示本发明的第1实施例的选择器的构成的图。
图7是表示本发明的第1实施例的选择器的构成的图。
图8是表示本发明的第2实施例的构成的图。
图9是表示A/D转换电路(关联技术)的构成的图。
图10是说明图9的1比特A/D转换器的图。
图11(A)～(C)是说明图10的1比特A/D转换器的DC传输特性的图，图11(D)、(E)是说明选择器的动作的图。
图12(A)是表示图9的A/D转换电路的构成的图，图12(B)～(G)是表示各级的DC传输特性和比较器输出的图。
图13是说明图9的A/D转换电路的A/D转换输出的图。
具体实施方式
在本发明的几个优选方式中，A/D转换电路使将输入电压模拟/数字变换成1比特的1比特A/D转换器进行N级(其中，N为2以上的规定的正整数)级联连接，将在初级输入的输入电压进行放大后输出，在次级依次传输，在各级中进行A/D转换，整体进行N比特的A/D转换，所述1比特A/D转换器具有以模拟/数字变换对象的输入电压的中心电压为边界而折叠的直流传输特性。
在本发明的几个优选方式中，1比特A/D转换器具备：第1、第2放大电路(11、12)，作为向所述1比特A/D转换器输入的输入模拟电压而分别输入第1、第2输入信号；第3放大电路(13)，输入所述第1输入信号和所述第2输入信号的中间值；比较器(14)，输入所述第3放大电路的输出(Vc)，根据正负来输出2值的信号；以及选择器(16)，将所述比较器(14)的输出作为选择控制信号，选择所述第1至第3放大电路的3个输出(Va、Vb、Vc)之中的、所述第3放大电路的输出(Vc)和所述第1及第2放大电路中的一方输出这2个输出的第1组、或者、所述第3放大电路的输出(Vc)和所述第1及第2放大电路的另一方输出这2个输出的第2组，并作为第1、第2输出信号进行输出，从所述选择器(16)输出的所述第1、第2输出信号被作为第1、第2输入信号而输入至次级的1比特A/D转换器。所述选择器(16)按照以所述第1输入信号和所述第2输入信号的所述中间值为边界、且所述1比特A/D转换器的直流传输特性对称地折叠的方式，输出将所选择出的所述第1或第2组的一方的2个输出的极性反转后的信号。从所述选择器(16)输出的所述第1、第2输出信号(Voa、Vob)被作为次级的1比特A/D转换器的第1、第2输入信号进行输入。
在本发明的几个优选方式中构成为，所述选择器(16)在所述比较器的输出为第1值时分别选择所述第3、第2放大电路(13、12)的输出来作为所述第1、第2输出信号，在所述比较器的输出为第2值时分别选择使所述第3、第1放大电路(13、11)的输出的极性反转后的信号来作为所述第1、第2输出信号。
在本发明的几个优选方式中也可构成为，所述1比特A/D转换器的所述第1及第2输出信号在所述输入电压的所述中心电压附近，在所述输入电压低于所述中心电压时和所述输入电压高于所述中心电压时不改变各自的极性，在所述1比特A/D转换器的次级的1比特A/D转换器中设为对所述第3放大电路(13)的输出(Vc1)进行输入的所述比较器(14)的输出是与在不以所述输入电压的所述中心电压为边界来改变值的情况下的值相同的值。
在本发明的几个优选方式中，所述选择器由MOS传输门构成。
在本发明的几个优选方式中也可构成为，所述选择器具备：第1至第3输入端子，分别输入所述第1至第3放大电路的输出(Va、Vb、Vc)；第1及第2输出端子，输出所述第1及第2输出信号；第1开关(1611、1612)及第2开关(1615、1616)，分别插入在所述第1及第2输入端子与所述第2输出端子之间、且由传输门构成；以及第3开关(1617、1618)及第4开关(1613、1614)，分别插入在使所述第3输入端子2分支后的2个输入节点与所述第1输出端子之间、且由传输门构成，所述第1及第2开关分别利用所述选择控制信号及所述选择控制信号的反转信号以互补的方式控制导通/不导通，所述第3及第4开关分别利用所述选择控制信号及所述选择控制信号的反转信号以互补的方式控制导通/不导通，在所述选择控制信号为第1值时，所述第2及第4开关导通，所述第1及第3开关不导通，所述第3、第2放大电路的输出(Vb、Vc)被分别作为所述第1、第2输出信号而从所述第1、第2输出端子输出，在所述选择控制信号为第2值时，所述第1及第3开关导通，所述第2及第4开关不导通，使所述第3放大电路的输出(Vb)极性反转后的信号和使所述第1放大电路的输出(Va)极性反转后的信号被分别作为所述第1、第2输出信号而从所述第1、第2输出端子输出。
在本发明的几个优选方式中也可构成为，所述选择器具备包括纵向堆叠在电源之间的多级的差动对在内的差动电路，并利用所述选择控制信号来切换所述差动对的电流路径的导通/不导通。
在本发明的几个优选方式中也可构成为包括下述电路，所述选择器具备：第1差动对晶体管(MN5、MN6)，被共用耦合的源极连接于与第1电源(GND)相连接的电流源(I1)，将作为所述比较器的输出的所述选择控制信号及其互补信号输入到栅极；第2差动对晶体管(MN1、MN2)，源极被共用地连接于所述第1差动对晶体管的第1输出，将第1输入信号及其互补信号输入到栅极；以及第3差动对晶体管(MN3、MN4)，源极被共用地连接于所述第1差动对晶体管的第2输出，将第2输入信号及其互补信号输入到栅极，所述第2、3差动对晶体管的差动输出的第1输出经由第1电阻元件(R1)被连接于第2电源(VDD)并且被输出到差动输出端子的一方，所述第2、3差动对晶体管的差动输出的第2输出经由第2电阻元件(R2)被连接于所述第2电源且被输出到差动输出端子的另一方。
在本发明的几个优选方式中也可构成为，在前级的所述1比特A/D转换器的输出与后级的所述1比特A/D转换器的输入之间具备根据时钟信号来控制跟踪和保持动作的跟踪保持(T/H)电路，使被多级级联连接的各级的所述1比特A/D转换器进行流水线动作。
在本发明的几个优选方式中，具备被多级级联连接的1比特A/D转换器，所述1比特A/D转换器具备：第1至第3差动放大电路(11、12、13)；比较器(14)，输入所述第3差动放大电路的差动输出信号，并基于所述差动输出信号的值来输出2值的信号；以及选择器(16)，具有分别差动输入所述第1至第3差动放大电路的差动输出信号的第1至第3差动输入端子、和第1及第2差动输出端子。所述选择器(16)构成为，在所述比较器(14)的输出为第1值时，将所述第3差动输入端子的非反转端子和反转端子分别连接于所述第1差动输出端子的非反转端子和反转端子，将所述第2差动输入端子的非反转端子和反转端子分别连接于所述第2差动输出端子的非反转端子和反转端子；在所述比较器的输出为第2值时，将所述第3差动输入端子的反转端子和非反转端子分别连接于所述第1差动输出端子的非反转端子和反转端子，将所述第1差动输入端子的反转端子和非反转端子分别连接于所述第2差动输出端子的非反转端子和反转端子。后级的所述1比特A/D转换器的所述第1、第2差动放大电路(11、12)分别输入来自紧前面的所述1比特A/D转换器的所述选择器的所述第1、第2差动输出端子的差动信号，后级的所述1比特A/D转换器的所述第3差动放大电路(13)差动输入紧前面的所述1比特A/D转换器的所述选择器的所述第1差动输出端子的非反转端子的信号、和紧前面的所述1比特A/D转换器的所述选择器的所述第2差动输出端子的反转端子的信号。初级的所述1比特A/D转换器的所述第1、第2差动放大电路(11、12)分别差动输入来自第1、第2前置差动放大电路(21、22)的差动输出端子的差动输出信号，初级的所述1比特A/D转换器的所述第3差动放大电路(13)差动输入所述第1前置差动放大电路(21)的差动输出端子的非反转端子的信号、和所述第2前置差动放大电路(22)的差动输出端子的反转端子的信号。所述第1前置差动放大电路(21)对输入信号和第1参考信号进行差动输入，所述第2前置差动放大电路(22)对所述输入信号和电位不同于所述第1参考信号的第2参考信号进行差动输入。将所述多级的1比特A/D转换器的多个所述比较器的输出信号设为A/D转换结果。
在本发明的几个优选方式中也可构成为，具备第1、第2跟踪保持电路(31、32)：在时钟信号为第1值时，分别输入并保持前级的所述1比特A/D转换器的所述选择器的第1、第2差动输出端子，传输到次级的所述1比特A/D转换器。
在本发明的几个优选方式中也可构成为，所述选择器具备：第1、第2传输晶体管(1611、1612)，分别被插入在所述第1差动输入端子的非反转端子和反转端子(1601、1602)与所述第2差动输出端子的反转端子和非反转端子(1610、1609)之间，并利用所述比较器的输出信号来共用地控制导通、不导通；第3、第4传输晶体管(1615、1616)，分别插入在所述第2差动输入端子的非反转端子和反转端子(1605、1606)与所述第2差动输出端子的非反转端子和反转端子(1609、1610)之间，并利用所述比较器的输出信号的反转信号来共用地控制导通、不导通；第5、第6传输晶体管(1613、1614)，分别插入在所述第3差动输入端子的非反转端子和反转端子(1603、1604)与所述第1差动输出端子的非反转端子和反转端子(1607、1608)之间，并利用所述比较器的输出信号的反转信号来共用地控制导通、不导通；以及第7、第8传输晶体管(1617、1618)，分别插入在所述第3差动输入端子的非反转端子和反转端子(1603、1604)与所述第1差动输出端子的反转端子和非反转端子(1608、1607)之间，并利用所述比较器的输出信号来共用地控制导通、不导通。
下面，说明本发明的动作原理。在本发明中，在具备：第1、第2放大电路(11、12)；第3放大电路(13)，输出第1、第2放大电路的输出的插补值(中间值)；比较器(14)，根据第3放大电路的输出的正负来输出值确定的2值信号；以及选择器(16)，基于比较器(14)的输出值从第1至第3放大电路(11～13)的3个输出(Va、Vb、Vc)之中选择2个输出，并且通过将输入电压识别为区间[X-Z]和[Z-Y](其中，X＞Y、Z＝(X+Y)/2)来输出1比特信号的1比特A/D转换器的DC传输特性(输出电压相对于输入电压的直流传输特性)中，使选择器(16)的逻辑构成变为：DC传输特性在点Z折叠，在点Z具有对称特性。根据本发明，通过使DC传输特性在每个区间折叠例如具有中点为顶点的左右对称的三角波这种特性，从而被视作关联技术的技术问题的DC传输特性的不连续性(段差)得到了消除，高速且可稳定动作的A/D转换电路得以实现。
在本发明中，通过利用包括MOS晶体管的传输门来构成选择器(16)，从而得到高速且可稳定动作的A/D转换电路。适用于搭载高集成、高速化显著的CMOS半导体装置等。或者，作为选择器(16)，通过利用切换2个差动放大电路的电流源构成的CML(Current Mode Logic)型的选择器来构成，从而得到了高速且可稳定动作的A/D转换电路。
另外，在本发明中，通过在各A/D转换电路的级间插入跟踪/保持(T/H)电路，并与所输入的时钟信号同步地使各级依次进行流水线动作，由此得到了高速且可稳定动作的A/D转换电路。以下，根据实施例来进行说明。
<实施方式1>
图1是表示本发明的第1实施方式的构成的图。图2是表示图1的1比特A/D转换器的初级的构成的图。在本实施方式中，1比特A/D转换器10的选择器16与图10示出的1比特A/D转换器10’的选择器15不同，除此之外采用同一构成。与图10同样地，初级的1比特A/D转换器10具备：第1放大电路11，对第1前置放大电路21的差动输出Via进行差动输入并差动放大；第2放大电路12，对第2前置放大电路22的差动输出Vib进行差动输入并差动放大；第3放大电路13(也称为“插补用放大电路”)，对向第1放大电路11的非反转输入端子输入的输入信号和向第2放大电路12的反转输入端子(带○的输入端子)输入的输入信号进行差动输入并差动放大；比较器14，对第3放大电路13的差动输出Vc进行差动输入，并将比较结果作为2值逻辑信号(数字信号)进行输出；选择器16，将第1放大电路11的差动输出Va、第2放大电路12的差动输出Vb和第3放大电路13的差动输出Vc这3个差动输出分别输入到第1至第3差动输入端子，将根据1比特A/D转换结果即比较器14的输出ADOUT从3个差动输出(Va、Vb、Vc)之中选择出的2个(如图3(D)、图3(E)所示，例如为Vc和Vb、或者、-Vc(使Vc的极性反转后的信号)和-Va(使Va的极性反转后的信号))从第1、第2差动输出端子输出。
第1前置放大电路21将输入电压Vin和抽头A的电压VA的中点电压VCMA设为VCMA＝(Vin+VA)/2，向非反转输入端子差动输入Vin＝VCMA+(Vin-VA)/2，向反转输入端子(带○的输入端子)差动输入VA＝VCMA-(Vin-VA)/2，并从非反转输出端子差动输出VCMAO+Via/2(VCMAO为差动输出的中点电位)，从反转输出端子(带○的输出端子)输出VCMAO-Via/2。该差动输出的电压差成为(VCMAO+Via/2)-(VCMAO-Via/2)＝Via(其中，将第1前置放大电路21的增益设为1)。
第2前置放大电路22将输入电压Vin和抽头B的电压VB的中点电压VCMB设为VCMB＝(Vin+VB)/2，向非反转输入端子差动输入Vin＝VCMB+(Vin-VB)/2，向反转输入端子(带○的输入端子)差动输入VB＝VCMB-(Vin-VB)/2，并从非反转输出端子差动输出VCMBO+Vib/2(VCMBO为差动输出的中点电位)，从反转输出端子(带○的输出端子)输出VCMBO-Vib/2。该差动输出的电压差成为(VCMBO+Vib/2)-(VCMABO-Vib/2)＝Vib(其中，将第2前置放大电路22的增益设为1)。第1、第的前置放大电路21、22采用同一构成
第1放大电路11将来自第1前置放大电路21的差动信号Via(VCM1I+Via/2、VCM1I-Via/2)进行差动输入并差动放大，然后输出第1差动信号VCM1O+Va/2、VCM1O-Va/2，第1差动信号的电压差成为(VCM1O+Va/2)-(VCM1O-Va/2)＝Va(其中，将第1放大电路11的增益设为1)。VCM1I、VCM1O分别是第1放大电路11中的差动输入信号、差动输出信号的中点电压(公共模式电压)。
第2放大电路12将来自第2前置放大电路22的差动信号Vib(差动信号VCM2I+Vib/2、VCM2I-Vib/2)进行差动输入并差动放大，然后输出第2差动信号VCM2O+Vb/2、VCM2O-Vb/2(电压差Vb)。第2差动信号的电压差成为(VCM2O+Vb/2)-(VCM2O-Vb/2)＝Vb(其中，将第2放大电路12的增益设为1)。VCM2I、VCM2O分别是第2放大电路12中的差动输入信号、差动输出信号的中点电压(公共模式电压)。
第3放大电路13将来自第1放大电路11的非反转输出VCM1O+Via/2、以及来自第2放大电路12的反转输出(来自带○的输出的信号)VCM2O-Vib/2(＝电压差(Via+Vib)/2进行差动输入并差动放大，然后输出差动信号VCM3O+Va/2、VCM3O-Vb/2。差动输出的电压差成为(VCM3O+Va/2)-(VCM3O-Vb/2)＝(Va+Vb)/2(其中，将第3放大电路13的增益设为1)。VCM3O是第3放大电路13中的差动输出信号的中点电压(公共模式电压)。第3放大电路13输出将Va和Vb进行插补(以内分比1∶1进行内分)之后的中间电压，所以被称为“插补用放大电路”。第1、第2、第3放大电路11、12、13相互采用同一构成。
此外，在图2中示出了图1中的初级的1比特A/D转换器10，但是在第2级以后的各1比特A/D转换器10中，如图9所示那样，第1放大电路11和第2放大电路12分别差动输入来自前级的1比特A/D转换器10的选择器16的第1、第2差动输出端子的第1、第2差动输出Voa、Vob。
比较器14根据来自第3放大电路13的差动信号的电压差Vc的正负，作为逻辑值信号即输出ADOUT而输出高电平/低电平。
选择器16具备：对第1、第2、第3放大电路11、12、13的差动输出Va、Vb、Vc进行输入的第1、第2、第3差动输入、和第1、第2差动输出Voa、Vob，在比较器14的输出ADOUT为第1逻辑值(例如高电平)时，将第3差动输入与第1差动输出直接连接，将第2差动输入与第2差动输出直接连接，在比较器14的输出ADOUT为第2逻辑值(例如低电平)时，将第1差动输入与第2差动输出交叉连接，将第3差动输入与第1差动输出交叉连接。
图3(A)是本发明的第1实施方式中的输入、输出的传输特性，图3(B)是比较器(comparator)的输出ADOUT的概要。图3(A)、图3(B)与图11(A)、图11(B)相同。
图3(D)、图3(E)是说明图2的选择器16的动作的图。如图3(A)、图3(B)所示，在图2的第3放大电路13的输出电压Vc从负变化为正的点C，比较器14的输出ADOUT从低电平变为高电平。参照图3(D)可知，选择器16在ADOUT＝低电平时，与图11(D)的选择器15同样地，Vc、Vb被作为第1、第2差动输出Voa、Vob进行输出。在ADOUT＝高电平时，如图3(E)所示，选择器16将Vc与Voa交叉连接，将Va与Vob交叉连接。即、按照使第3放大电路13的差动输出Vc的非反转信号作为选择器16的第1差动输出Voa的反转信号进行输出、使第3放大电路13的差动输出Vc的反转信号作为选择器16的第1差动输出Voa的非反转信号进行输出的方式交叉连接，按照使第1放大电路11的差动输出Va的非反转信号作为选择器16的第2差动输出Vob的反转信号进行输出、使第1放大电路11的差动输出Va的反转信号作为选择器16的第2差动输出Vob的非反转信号进行输出的方式交叉连接。即、在ADOUT＝高电平时，在选择器16的第1差动输出Voa输出使Vc反转后的信号，在选择器16的第2差动输出Vob输出使Va反转后的信号。
在本实施方式中，通过这样进行选择器16的信号选择，由此如图3(C)所示，能够获得以零交叉点C(进行ADOUT＝低电平/高电平的切换的点)为中心的DC传输特性折叠的这种DC传输特性。在图3(C)中，X轴为输入电压，Y轴为输出电压(选择器的输出Voa、Vob)。
在第3放大电路13的输出Vc为Vc＜0时有ADOUT＝低电平，在选择器16的第1差动输出Voa输出图3(A)的Vc。在Vc≥0时有ADOUT＝高电平，在选择器16的第1差动输出Voa输出从图3(A)的点C起反转了A侧的Vc的极性后的信号。为此，选择器16的第1差动输出Voa相对于输入电压的DC传输特性，以通过点C的Y轴为中心呈线对称(A、B的中点C成为山型(三角波状)的顶点)。
在第3放大电路13的输出Vc为Vc＜0时有ADOUT＝低电平，在选择器16的第2差动输出Vob输出图3(A)的Vb，在Vc≥0时有ADOUT＝高电平，在选择器16的第2差动输出Vob输出自图3(A)的点C起反转了A侧的Va的极性后的信号。为此，选择器16的第2差动输出Voa相对于输入电压的DC传输特性，以通过点C的Y轴为中心呈对称(点C为山型的顶点)。此外，在使图3(A)的Va在点C处的值(＜0)的极性反转后的值-Va不同于图3(A)的Vb在点C处的值的情况下，在Vob中在点C的+侧和-侧会产生一些偏差(段差)，但在点C处，-Va、Vb都为正极性，故不会产生图12(D)这样的在点C处的不连续。
拥有这种折叠的DC传输特性的1比特A/D转换器10，如图1所示那样进行N级级联连接，由此作为整体能够构成N比特的A/D转换电路。此时，各级的输出电压如图4(D)、图4(F)所示那样，获得没有不连续点的三角波状的DC传输特性。
图4(D)是表示图4(A)的第2级的1比特A/D转换器10的第1至第3放大电路11、12、13的差动输出Va2、Vb2、Vc2相对于输入电压的DC传输特性的图。图4(D)的Va2、Vb2对应于图3(C)的Voa、Vob，各个特性在点C呈左右对称。图4(D)的Vc2为Va2、Vb2的中间值，其特性在点C处呈左右对称。
图4(F)是表示图4(A)的第3级的1比特A/D转换器10的第1至第3放大电路11、12、13的差动输出Va3、Vb3、Vc3相对于输入电压的DC传输特性的图。图4(F)的Va3、Vb3对应于图4(A)的Voa2、Vob2。第3级的1比特A/D转换器10的第1放大电路11的差动输入Voa2，
·在ADOUT2为低电平(Vc2＜0)时为Vc2；
·在ADOUT2为高电平(Vc2＞＝0)时为-Vc2。
第3级的1比特A/D转换器10的第1放大电路11的差动输出Va3，
·在输入电压为E(＝(B+C)/2)以下(ADOUT2＝低电平)时为Vc2；
·在输入电压为E和C的区间(ADOUT2＝高电平)时为-Vc2；
·在输入电压为C和D(＝(C+A)/2)的区间(ADOUT2＝高电平)时为-Vc2；
·在输入电压为D以上(ADOUT2＝低电平)时为Vc2。
因此，Va3
·在输入电压为B和C的电压范围(区间)内，以通过该中点E的Y轴为中心呈线对称(点E为山的顶点)；
·在输入电压为E和D的电压范围(区间)内，以通过该中点C的Y轴为中心呈线对称(点C为谷底)；
·在输入电压为C和A的电压范围(区间)内，以通过该中点D的Y轴为中心呈线对称(点D为山的顶点)。
第3级的1比特A/D转换器10的第2放大电路12的差动输入Vob2，
·在ADOUT2为低电平(Vc2＜0)时为Vb2；
·在ADOUT2为高电平(Vc2＞＝0)时为-Va2。
第3级的1比特A/D转换器10的第2放大电路12的差动输出Vb3，
·在输入电压为E以下(ADOUT2＝低电平)时为Vb2；
·在输入电压为E和C的电压范围(区间)(ADOUT2＝高电平)时为-Va2；
·在输入电压为C和D的电压范围(区间)(ADOUT2＝高电平)时为-Va2；
·在输入电压为D以上(ADOUT2＝低电平)时为Vb2。
因此，Vb3
·在输入电压为B和C的电压范围(区间)内，以通过该中点E的Y轴为中心呈线对称(点E为山的顶点)；
·在输入电压为E和D的电压范围(区间)内，以通过该中点C的Y轴为中心呈线对称(点C为谷底)；
·在输入电压为C和A的电压区间内，以通过其中点D的Y轴为中心呈线对称(点D为山的顶点)。
第3级的1比特A/D转换器10的第3放大电路13的差动输出Vc3为Va3和Vb3的中间值，
·在输入电压为B和C的电压范围(区间)内，以通过该中点E的Y轴为中心呈线对称(点E为山的顶点)；
·在输入电压为E和D的电压范围(区间)内，以通过该中点C的Y轴为中心呈线对称(点C为谷底)；
·在输入电压为C和A的电压范围(区间)内，以通过该中点D的Y轴为中心呈线对称(点D为山的顶点)。
若关注各级的输出电压Vcn(n＝1、2、3)则可知，虽然DC传输特性与关联技术不同，但是零交叉点却具有利用2的N次方将A-B区间进行等分的特性，通过利用比较器14来判别其正负，从而可以输入图5所示那样的N比特的A/D转换结果。
设N＝3，下面说明将输入电压A-B区间进行23＝8等分的情况下的3比特数字信号ADOUT1、ADOUT2、ADOUT3的代码。设D＝(A+C)/2、E＝(B+C)/2，则有：
(1)在输入电压Vin为(A+D)/2以上的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(1、0、0)；
(2)在输入电压Vin为电压区间[D、(A+D)/2]的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(1、0、1)；
(3)在输入电压Vin为电压区间[(C+D)/2、D]的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(1、1、1)；
(4)在输入电压Vin为电压区间[C、(C+D)/2]的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(1、1、0)；
(5)在输入电压Vin为电压区间[(E+C)/2、C]的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(0、1、0)；
(6)在输入电压Vin为电压区间[E、(E+C)/2]的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(0、1、1)；
(7)在输入电压Vin为电压区间[(B+C)/2、E]的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(0、0、1)；
(8)在输入电压Vin为(B+C)以下的情况下，(ADOUT1、ADOUT2、ADOUT3)＝(0、0、0)。
(ADOUT1、ADOUT2、ADOUT3)得到无法同时切换多个比特的格雷码输出(仅1比特变化)，即便进行高速动作也能进行稳定的动作。此外，当然也可将数字代码从格雷码变换成通常的二进制代码来使用。
图6是表示参照图1、图2说明过的本实施方式的选择器16的构成的图。参照图6可知，选择器16具备：
nMOS晶体管1611、1612，分别连接于差动输入Va的非反转端子1601和反转端子1602与差动输出Vob的反转端子1610和非反转端子1609之间；
nMOS晶体管1613、1618，分别连接于差动输入Vc的非反转端子1603与差动输出Voa的非反转端子1607和反转端子1608之间；
nMOS晶体管1617、1614，分别连接于差动输入Vc的反转端子1604与差动输出Voa的非反转端子1607和反转端子1608之间；
nMOS晶体管1615、1616，分别连接于差动输入Vb的非反转端子1605和反转端子1606与差动输出Vob的非反转端子1609和反转端子1610之间；以及
反相器17，输入ADOUT的反转信号
Figure BDA00001912763600221
并输出使其反转后的信号ADOUT，
ADOUT的反转信号与nMOS晶体管1613、1614、1615、1611的栅极连接，反相器17的输出(ADOUT的反转信号的反转信号、即ADOUT)与nMOS晶体管1611、1612、1617、1618的栅极连接。
在ADOUT为高电平时，由于
Figure BDA00001912763600222
为低电平，所以反相器17的输出变为高电平，nMOS晶体管1611、1612、1617、1618导通(on)，Va的非反转端子1601和Vob的反转端子1610、Va的反转端子1602和Vob的非反转端子1609连接，Vc的非反转端子1603和Voa的反转端子1608、Vc的反转端子1604和Voa的非反转端子1607连接，处于图3(E)的连接状态。
在ADOUT为低电平时，由于
为高电平，所以反相器17的输出变为低电平，nMOS晶体管1613、1614、1615、1616导通，Vc的非反转端子1603和Voa的非反转端子1607、Vc的反转端子1604和Voa的反转端子1608连接，Vb的非反转端子1605和Vob的非反转端子1609、Vc的反转端子1606和Vob的反转端子1610连接，处于图3(D)的连接状态。
如图6所示，通过组合基于MOS晶体管的单纯的传输门(传输晶体管)，从而能够实现DC传输特性的折叠。在由MOS晶体管的传输门构成的情况下，由于无需多余的电力，能以非常小的面积实现选择器电路，所以能够实现有利于低电力且小型化的A/D转换电路。
图7是表示参照图1、图2说明过的本实施方式的选择器15的另一构成的图。利用切换差动放大电路的电流源来选择信号的构成，也能够实现DC传输特性的折叠。这种情况下，电力、面积的增加是必须的，但是较之由基于MOS晶体管的单纯传输门构成的情况，次级的驱动能力增加，期待高速动作。
参照图7可知，具备：
nMOS晶体管NM5、NM6，被共用连接的源极连接于恒流源I1，并向栅极输入ADOUT及其反转信号；
nMOS晶体管MN1、MN2，源极经由电阻R3、R4连接于nMOS晶体管NM5的漏极，并向栅极输入IN1及其反转信号IN1B；
nMOS晶体管MN3、MN4，源极经由电阻R5、R6连接于nMOS晶体管NM6的漏极，并向栅极输入IN2及其反转信号IN2B；
电阻R1，连接于nMOS晶体管MN1、MN3的被共用连接的漏极与电源VDD之间；以及
电阻R2，连接于nMOS晶体管MN2、MN4的被共用连接的漏极与电源VDD之间。
在图7中，在ADOUT为高电平时，nMOS晶体管NM5导通，nMOS晶体管NM6截止(成为不导通)，输入IN1、IN1B的nMOS晶体管NM1、NM2的漏极电压被输出到OUTB、OUT。另一方面，在ADOUT为低电平时，nMOS晶体管NM6导通，nMOS晶体管NM5截止，输入IN2、IN2B的nMOS晶体管NM3、NM4的漏极电压被输出到OUTB、OUT。
将图7的差动电路(差动开关)置换成图6的晶体管1611、1612、1615、1616，将图7的IN1、IN1B与端子1601、1602连接来差动输入Va，将IN2B、IN2与端子1605、1606连接来差动输入Vb，将OUT、OUTB与端子1609、1610连接来输出Vob。进而，将图7的差动电路置换成图6的晶体管1613、1614、1617、1618，将图7的IN1、IN1B与端子1604、1603连接来差动输入Vc，将IN2B、IN2与端子1603、1604连接来差动输入Vc，将OUT、OUTB与端子1607、1608连接来输出Voa。
<实施方式2>
接着，来说明本发明的第2实施方式。图8是表示本发明的第2实施方式的构成的图。如图8所示，在本实施方式中，在图1示出的被级联连接的各1比特A/D转换器10的各级间设置第1、第2跟踪保持电路(T/H电路)31、32，与时钟信号(例如外部时钟信号)同步地，使各级依次进行流水线动作。例如，在初级的1比特A/D转换器10的选择器16的第1差动输出端子与第1级的1比特A/D转换器10的第1放大电路11的差动输入端子之间具备差动输入、差动输出的第1跟踪保持电路(T/H电路)31，在初级的1比特A/D转换器10的选择器16的第2差动输出端子与第1级的1比特A/D转换器10的第2放大电路12的差动输入端子之间具备差动输入、差动输出的第2跟踪保持电路(T/H电路)32，这些第1、第2跟踪保持电路(T/H电路)31、32利用共用的时钟信号(外部时钟：External Clock)来控制跟踪/保持。在第1级与第2级、第2级与第3级的各级之间等其它级间的第1、第2跟踪保持电路(T/H电路)31、32，也采用同样的连接构成，向所有级间的跟踪保持电路(T/H电路)提供共用的时钟信号。
由此，相对于高频的输入信号，由于跟踪保持电路31、32跟踪(追踪)并保持了输入信号，所以能够实现更稳定的时钟同步的A/D转换电路。跟踪保持电路(T/H电路)31、32采用同一构成。在图8中，虽然跟踪保持电路(T/H电路)31、32的内部构成并未图示出，但是却能够采用公知的电路等。如众所周知的那样，跟踪保持电路也可采用下述构成：由连接在输入与输出之间的开关、和连接在开关和输出的连接点与地线(GND)之间的电容(采样用的电容)构成，例如在时钟信号为高电平时开关接通而原样输出输入电压，在时钟信号为低电平时开关断开而保持输出在成为断开的时间点的输入电压，在这种采样保持电路中，跟踪至将采样时间(开关的接通时间)取得较大，例如输入电压与输出电压之差为LSB/2为止。这样一来，也可进行单发信号的采样测量。或者，作为跟踪保持电路，当然也可采用下述构成：采样保持电路的开关的接通时间(采样时间)短、采样用的电容小、宽带化的构成(其中，若采样用的电容小，则有时保持时的噪声成为问题)。
这样，根据本实施方式，可以消除在关联技术中成为问题的DC传输特性的不连续性，而可以进行稳定的动作。尤其是，在定时严格的高速动作中是有效的。另外，输出该结果的数字输出代码成为格雷码输出。在使数字代码输出的CMOS逻辑电路稳定且高速动作之上是有效的。
此外，也可在上述实施方式中，在图1、图2、图3(D)的选择器16中，在ADOUT＝低电平时Voa＝-Vb(使输入第2放大电路12的输出的选择器16的第2差动输入端子的非反转输入和第1差动输出端子的反转输入、选择器16的第2差动输入端子的反转输入和第1差动输出端子的非反转输出交叉连接，而从第1差动输出端子反转Vb的极性后输出)、Vob＝-Vc(使输入第3放大电路13的输出输入的选择器16的第3差动输入端子的非反转输入和第2差动输出端子的反转输入、选择器16的第3差动输入端子的反转输入和第2差动输出端子的非反转输出交叉连接，而从第2差动输出端子反转Vc的极性后输出)；在ADOUT＝高电平时Voa＝Va(使输入第1放大电路11的输出、输入第1放大电路11的输出的选择器16的第1差动输入端子的非反转输入和反转输入与第1差动输出端子的非反转输入和反转输入直接连接)、Vob＝Vc(使输入第3放大电路13的输出的选择器16的第3差动输入端子的非反转输入和反转输入与第2差动输出端子的非反转输入和反转输入直接连接)。
上述实施方式中说明过的A/D转换装置，优选安装于例如混载有CMOS模拟/数字的半导体装置等，当然也可将A/D转换装置单体分别作为半导体装置进行制造。此外，在本说明书中重复引用了上述专利文献、非专利文献的各公开内容。在本发明的全部公开(包括权利要求书)的范围内，进一步基于其基本的技术思想，可以变更/调整实施方式。另外，在本发明的权利要求书的范围内可以进行各种公开要素的多样组合并进行选择。即、对于本领域技术人员而言很容易想到根据包括权利要求书的全部公开、技术思想可进行各种变形、修改。
符号说明
10 1比特A/D转换器
11 第1放大电路
12 第2放大电路
13 第3放大电路
14 比较器
15、16 选择器
17 反相器
21 第1前置放大电路
22 第2前置放大电路
31 第1跟踪保持电路(T/H电路)
32 第2跟踪保持电路(T/H电路)
1601、1603、1605 非反转输入端子
1602、1604、1606 反转输入端子
1607、1609 非反转输出端子
1608、1610 反转输出端子
1611～1618 传输晶体管

Claims (13)

1.一种A/D转换电路，使将输入电压模拟/数字变换成1比特的1比特A/D转换器进行N级级联连接，将在初级输入的输入电压进行放大后输出，在次级依次传输，在各级进行A/D转换，整体进行N比特的A/D转换，其中N为2以上的规定的正整数，所述A/D转换电路的特征在于，
所述1比特A/D转换器
采用具有以模拟/数字变换对象的输入电压的中心电压为边界来折叠的直流传输特性的构成，
具备：
第1、第2放大电路，作为向所述1比特A/D转换器输入的输入模拟电压而分别输入第1、第2输入信号；
第3放大电路，输入所述第1输入信号和所述第2输入信号的中间值；
比较器，输入所述第3放大电路的输出，根据正负来输出2值的信号；以及
选择器，将所述比较器的输出作为选择控制信号，选择所述第1至第3放大电路的3个输出之中的、所述第3放大电路的输出和所述第1及第2放大电路中的一方输出这2个输出的第1组、或者、所述第3放大电路的输出和所述第1及第2放大电路的另一方输出这2个输出的第2组，并作为第1、第2输出信号进行输出，
从所述选择器输出的所述第1、第2输出信号被作为第1、第2输入信号而输入至次级的1比特A/D转换器
所述选择器按照以所述第1输入信号和所述第2输入信号的所述中间值为边界、且所述1比特A/D转换器的直流传输特性对称地折叠的方式，输出将所选择出的所述第1或第2组的一方的2个输出的极性反转后的信号。
2.根据权利要求1所述的A/D转换电路，其特征在于，
所述1比特A/D转换器的所述选择器在所述比较器的输出为第1值时选择所述第3放大电路、第2放大电路的输出来分别作为所述第1输出信号、第2输出信号，
在所述比较器的输出为第2值时选择使所述第3放大电路、第1放大电路的输出的极性反转后的信号来分别作为所述第1输出信号、第2输出信号。
3.根据权利要求1或2所述的A/D转换电路，其特征在于，
所述1比特A/D转换器的所述第1及第2输出信号在所述输入电压的所述中心电压附近，在所述输入电压低于所述中心电压时和所述输入电压高于所述中心电压时不改变各自的极性，在所述1比特A/D转换器的次级的1比特A/D转换器中设为对所述第3放大电路的输出进行输入的所述比较器的输出是与在不以所述输入电压的所述中心电压为边界来改变值的情况下的值相同的值。
4.根据权利要求1或2所述的A/D转换电路，其特征在于，
所述选择器通过由MOS晶体管构成的传输门而构成。
5.根据权利要求1至4任意一项所述的A/D转换电路，其特征在于，
所述选择器具备：
第1至第3输入端子，分别输入所述第1至第3放大电路的输出；
第1及第2输出端子，输出所述第1及第2输出信号；
第1及第2开关，分别插入在所述第1及第2输入端子与所述第2输出端子之间；以及
第3及第4开关，分别插入在使所述第3输入端子2分支后的2个输入节点与所述第1输出端子之间，
所述第1及第2开关分别根据所述选择控制信号及所述选择控制信号的反转信号以互补的方式控制导通/不导通，
所述第3及第4开关分别根据所述选择控制信号及所述选择控制信号的反转信号以互补的方式控制导通/不导通，
在所述选择控制信号为第1值时，所述第2及第4开关导通，所述第1及第3开关不导通，所述第3放大电路、第2放大电路的输出被分别作为所述第1、第2输出信号而从所述第1、第2输出端子输出，
在所述选择控制信号为第2值时，所述第1及第3开关导通，所述第2及第4开关不导通，使所述第3放大电路的输出的极性反转后的信号和使所述第1放大电路的输出的极性反转后的信号被分别作为所述第1、第2输出信号而从所述第1、第2输出端子输出。
6.根据权利要求1或2所述的A/D转换电路，其特征在于，
所述选择器具备包括纵向堆叠在电源之间的多级的差动对在内的差动电路，并利用所述选择控制信号来切换所述差动对的电流路径的导通/不导通。
7.根据权利要求1、2、6任意一项所述的A/D转换电路，其特征在于，
所述选择器具备：
第1差动对晶体管，被共用耦合的源极连接于与第1电源相连接的电流源，将作为所述比较器的输出的所述选择控制信号及其互补信号输入到栅极；
第2差动对晶体管，源极被共用地连接于所述第1差动对晶体管的第1输出，将第1输入信号及其互补信号输入到栅极；以及
第3差动对晶体管，源极被共用地连接于所述第1差动对晶体管的第2输出，将第2输入信号及其互补信号输入到栅极，
所述第2、3差动对晶体管的差动输出的第1输出经由第1电阻元件被连接于第2电源并且被输出到差动输出端子的一方，
所述第2、3差动对晶体管的差动输出的第2输出经由第2电阻元件被连接于所述第2电源且被输出到差动输出端子的另一方。
8.根据权利要求1至7任意一项所述的A/D转换电路，其特征在于，
在前级的所述1比特A/D转换器的输出与后级的所述1比特A/D转换器的输入之间具备根据时钟信号来控制跟踪和保持动作的跟踪保持电路，
使被多级级联连接的各级的所述1比特A/D转换器进行流水线动作。
9.一种A/D转换电路，具备被多级级联连接的1比特A/D转换器，
所述1比特A/D转换器具备：
第1至第3差动放大电路；
比较器，输入所述第3差动放大电路的差动输出信号，并基于所述差动输出信号的值来输出2值的信号；以及
选择器，具有分别差动输入所述第1至第3差动放大电路的差动输出信号的第1至第3差动输入端子、和第1及第2差动输出端子，
所述选择器
在所述比较器的输出为第1值时，
将所述第3差动输入端子的非反转端子和反转端子分别连接于所述第1差动输出端子的非反转端子和反转端子，
将所述第2差动输入端子的非反转端子和反转端子分别连接于所述第2差动输出端子的非反转端子和反转端子，
在所述比较器的输出为第2值时，
将所述第3差动输入端子的反转端子和非反转端子分别连接于所述第1差动输出端子的非反转端子和反转端子，
将所述第1差动输入端子的反转端子和非反转端子分别连接于所述第2差动输出端子的非反转端子和反转端子，
后级的所述1比特A/D转换器的所述第1、第2差动放大电路分别输入来自紧前面的所述1比特A/D转换器的所述选择器的所述第1、第2差动输出端子的差动信号，
后级的所述1比特A/D转换器的所述第3差动放大电路差动输入紧前面的所述1比特A/D转换器的所述选择器的所述第1差动输出端子的非反转端子的信号、和紧前面的所述1比特A/D转换器的所述选择器的所述第2差动输出端子的反转端子的信号，
初级的所述1比特A/D转换器的所述第1、第2差动放大电路分别差动输入来自第1、第2前置差动放大电路的差动输出端子的差动输出信号，
初级的所述1比特A/D转换器的所述第3差动放大电路差动输入所述第1前置差动放大电路的差动输出端子的非反转端子的信号、和所述第2前置差动放大电路的差动输出端子的反转端子的信号，
所述第1前置差动放大电路对输入信号和第1参考信号进行差动输入，
所述第2前置差动放大电路对所述输入信号和电位不同于所述第1参考信号的第2参考信号进行差动输入，
将所述多级的1比特A/D转换器的多个所述比较器的输出信号设为A/D转换结果。
10.根据权利要求9所述的A/D转换电路，其特征在于，
具备第1、第2跟踪保持电路：在时钟信号为第1值时，分别输入并保持前级的所述1比特A/D转换器的所述选择器的第1、第2差动输出端子，并传输到次级的所述1比特A/D转换器。
11.根据权利要求9所述的A/D转换电路，其特征在于，
所述选择器具备：
第1、第2传输晶体管，分别被插入在所述第1差动输入端子的非反转端子和反转端子与所述第2差动输出端子的反转端子和非反转端子之间，并利用所述比较器的输出信号来共用地控制导通、不导通；
第3、第4传输晶体管，分别插入在所述第2差动输入端子的非反转端子和反转端子与所述第2差动输出端子的非反转端子和反转端子之间，并利用所述比较器的输出信号的反转信号来共用地控制导通、不导通；
第5、第6传输晶体管，分别插入在所述第3差动输入端子的非反转端子和反转端子与所述第1差动输出端子的非反转端子和反转端子之间，并利用所述比较器的输出信号的反转信号来共用地控制导通、不导通；以及
第7、第8传输晶体管，分别插入在所述第3差动输入端子的非反转端子和反转端子与所述第1差动输出端子的反转端子和非反转端子之间，并利用所述比较器的输出信号来共用地控制导通、不导通。
12.根据权利要求9所述的A/D转换电路，其特征在于，
所述选择器具备：
第1差动对，源极被共用连接且连接于电流源，并差动输入选择控制信号；
第2、第3差动对，源极被连接于所述第1差动对的差动输出，差动输入被输入的第1、第2差动信号，各自的差动输出经由电阻元件而与电源连接。
13.一种半导体装置，具备权利要求1至12任意一项所述的A/D转换电路。
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