DE10058783A1

DE10058783A1 - A/D-Wandler und A/D-Wandlungsverfahren

Info

Publication number: DE10058783A1
Application number: DE10058783A
Authority: DE
Inventors: Sanroku Tsukamoto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2000-06-08
Filing date: 2000-11-27
Publication date: 2001-12-20
Anticipated expiration: 2020-11-28
Also published as: JP2001352243A; US6504500B1; KR20010110971A; DE10058783B4; KR100635311B1

Abstract

A/D-Wandler, der eine Bitzelle umfasst, um ein analoges Eingangssignal in ein Einzelbit-Digitalsignal umzuwandeln. Die Bitzelle umfasst eine operative Schaltung, um zumindest eine von einer ersten Operation (Vin - VRH) + (Vin - VRL) und einer zweiten Operation (VRH - Vin) + (VRL - Vin) durchzuführen, wobei VRH eine Referenzspannung mit hohem Potential, VRL eine Referenzspannung mit einem niedrigen Potential und Vin das analoge Eingangssignal ist.

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft einen Analog zu-Digital-(A/D)-Wandler und ein A/D-Wandlungsverfahren, und spezieller einen in Reihe geschalteten A/D-Wandler, wie beispielsweise einen sukzessiv approximierenden A/D- Wandler, einen zyklisch vergleichenden A/D-Wandler und einen Pipeline-A/D-Wandler.

Ein A/D-Wandler wandelt ein Analogsignal in ein Digitalsignal um, das n Bits aufweist, und umfasst typi scher Weise eine Stufe, die als Bitzelle bezeichnet wird, und einen analogen Block, der eine Anzahl von n Operationen durchführt.

Der analoge Block von einem sukzessiv approximie renden A/D-Wandler ist mit einer Einzelbitzelle (Stufe) ausgestattet. Das Ausgangssignal der Bitzelle wird zum Eingangsanschluss des A/D-Wandlers zurückgeführt. Die Bitzelle führt eine Anzahl von n Operationen aus, um ein Digitalsignal zu erzeugen, das n Bits aufweist.

Der analoge Block von einem zyklisch vergleichen den A/D-Wandler weist eine Anzahl m (2 ≦ m < n) von Bitzellen auf. Das Ausgangssignal der letzten Bitzelle (der Bitzelle mit der Nummer m) wird zu dem Eingangsanschluss der ersten Bitzelle zurückgeführt. Die Bitzellen führen eine Anzahl von n/m Operationen aus, um ein Digitalsignal zu erzeugen, das n Bits aufweist.

Der analoge Block von einem Pipeline-A/D-Wandler ist mit einer Anzahl von n Bitzellen ausgestattet. Jede dieser Bitzellen führt eine einzige Operation durch, um ein Digitalsignal zu erzeugen, das n Bits aufweist.

Fig. 1 ist ein schematisches Blockdiagramm, das eine Bitzelle 10 gemäß dem Stand der Technik zeigt.

Die Bitzelle 10 umfasst eine Abtast- und Halte schaltung (S/H) 11, einen Einzelbit Analogzu- Digitalwandler (ADC) 12, einen Einzelbit Digital-zu- Analogwandler (DAC) 13, einen Subtrahierer 14, und einen Verstärker 15.

Die S/H-Schaltung 11 tastet ein Eingangssignal IN ab und hält es. Dann führt die S/H-Schaltung 11 das gehal tene Analogsignal Vin dem ADC 12 und dem Subtrahierer 14 zu.

Der ADC 12 empfängt eine Mittelspannung 1/2Vref von einem Wandlungsbereich (Eingangsbereich) und vergleicht die Mittelspannung 1/2Vref mit dem analogen Signal Vin, um ein Einzelbit-Digitalsignal Dout zu erzeugen. Dann führt der ADC 12 das Digitalsignal Dout dem DAC 13 zu.

Als Antwort auf das Digitalsignal Dout erzeugt der DAC 13 ein Analogsignal V1, das eine Mittelspannung 1/2Vref oder ein Potential von Null Volt (V) aufweist. Der DAC 13 führt das Analogsignal V1 dann dem Subtrahierer 14 zu.

Der Subtrahierer 14 subtrahiert das Analogsignal V1 von dem Analogsignal Vin und versorgt den Verstärker 15 mit dem Subtraktionssignal. Der Verstärker 15 weist eine Verstärkung von zwei auf und verstärkt das Subtraktions signal, um ein verstärktes Subtraktionssignal OUT zu erzeugen.

Fig. 2 ist eine Darstellung, die einen Algorith mus veranschaulicht, der durch die Bitzelle 10 durchgeführt wird, und Fig. 3 ist eine Darstellung, die die Operation beziehungsweise den Betrieb der Bitzelle 10 veranschau licht. Fig. 4 ist ein Graph, der das Verhältnis zwischen dem analogen Signal der Bitzelle 10 und einer Referenzspan nung zeigt. Fig. 5 ist ein Timing-Diagramm der Bitzelle 10.

Das analoge Signal Vin, das von einer externen (das heißt vorhergehenden) Bitzelle (Stufe) zugeführt wird, wird mit der Mittelspannung 1/2Vref des Wandlungsbereiches (Schritt 21) verglichen. Dadurch wird ein Einzelbit- Digitalsignal Dout von "0" oder "1" erzeugt. Dann wird das Digitalsignal Dout einer mathematischen Operation von 2 (Vin-1/2 × Vref) oder 2 × Vin unterzogen (Schritte 22, 23). Das Operationsergebnis wird zu der nächsten Bitzelle übertra gen.

Das bekannte Verfahren weist jedoch die nachfol gend aufgeführten Mängel auf.

a) Es muss eine absolute Mittelspannung 1/2 × Vref erzeugt werden. Weiterhin ist ein DAC erforderlich, um die mathematischen Operationen und die Vergleiche durchzufüh ren.
b) Der Verstärker 15, der eine zweifache Ver stärkungsrate aufweist, ist erforderlich. Dies kann einen Fehler während einer mathematischen Operation verursachen, der durch Faktoren wie beispielsweise die Verstärkung und den Offset des Verstärkers 15 verursacht wird.
c) Der DAC 13, der das Signal V1 mit Null Volt oder der Mittelspannung 1/2 × Vref erzeugt, ist erforderlich.

Dies kann einen Fehler während des Betriebs verursachen, der durch Faktoren wie das Einschwingverhalten des DAC 13 verursacht wird.

a) Der Vergleich zwischen der absoluten Mit telspannung 1/2 × Vref und dem Analogsignal Vin kann einen Fehler hervorrufen, der aus einem Abtastfehler folgt, der während des Hochgeschwindigkeits-Vergleichsprozesses her vorgerufen wird.
b) Der Einschwingfehler wird hervorgerufen, wenn die Geschwindigkeit des Operationsprozesses steigt. Dies beeinträchtigt die Genauigkeit der A/D-Wandlung.

Die vorstehenden Mängel sind im Detail beschrie ben in Ingino Jr., Joseph and Wooley, Bruce, A Continuous ly-Calibrated 10Msample/s 12b 3.3 V ADC, ISSCC Digest of Technical Papers, Feb. 1998, pp 144-145.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung einen hochgenauen A/D-Wandler und ein hochgenaues A/D- Wandlungsverfahren vorzusehen, die einen Hochgeschwindig keitsbetrieb ermöglichen.

Um diese Aufgabe zu lösen, sieht die vorliegende Erfindung einen A/D-Wandler 30 vor, der eine Bitzelle zum Wandeln eines analogen Eingangssignals in ein Einzelbit- Digitalsignal aufweist. Die Bitzelle umfasst eine operative Schaltung (52, 53, 55), um zumindest eine einer ersten Operation (Vin - VRH) + (Vin - VRL) und einer zweiten Operation (VRH - Vin) - (VRL - Vin) durchzuführen. VRH ist eine Referenz spannung mit hohem Potential, VRL ist eine Referenzspannung mit einem niedrigen Potential und Vin ist die Spannung des analogen Eingangssignals.

Ein weiterer Grundgedanke der vorliegenden Erfin dung ergibt einen A/D-Wandler (30), der eine Bitzelle (41) zum Wandeln eines analogen Eingangssignals in ein Einzel bit-Digitalsignal aufweist. Die Bitzelle umfasst eine erste operative Schaltung (52), um eine erste Operation Vin - VRH durchzuführen, um ein erstes Operationsergebnis Va zu erhalten, eine zweite operative Schaltung (53), um eine zweite Operation Vin - VRL durchzuführen, um ein zweites Operationsergebnis Vb zu erhalten, und eine dritte operati ve Schaltung (55), die mit der ersten und der zweiten operativen Schaltung verbunden ist, um eine dritte Operati on Va + Vb durchzuführen und ein drittes Operationsergebnis zu erhalten. VRH ist eine Referenzspannung mit hohem Poten tial, VRL ist eine Referenzspannung mit einem niedrigen Potential und Vin ist die Spannung des analogen Eingangs signals.

Ein weiterer Grundgedanke der vorliegenden Erfin dung ergibt einen A/D-Wandler (30), der eine Bitzelle (41) aufweist, um ein analoges Eingangssignal in ein Einzelbit- Digitalsignal zu wandeln. Die Bitzelle umfasst eine erste operative Schaltung (52) um eine erste Operation VRH - Vin durchzuführen, um ein erstes Operationsergebnis Va zu erhalten, eine zweite operative Schaltung (53), um eine zweite Operation VRL - Vin durchzuführen, um ein zweites Operationsergebnis Vb zu erhalten, und eine dritte operati ve Schaltung (55), die mit der ersten und der zweiten operativen Schaltung verbunden ist, um eine dritte Operati on Va + Vb durchzuführen und ein drittes Operationsergebnis zu erhalten. VRH ist eine Referenzspannung mit hohem Poten tial, VRL ist eine Referenzspannung mit einem niedrigen Potential und Vin ist die Spannung des analogen Eingangs signals.

Ein weiterer Grundgedanke der vorliegenden Erfin dung ergibt einen A/D-Wandler (30), der eine Bitzelle (41) aufweist, um ein analoges Eingangssignal in ein Digitalsi gnal zu wandeln. Die Bitzelle umfasst eine Abtast- und -Halteschaltung (51), um ein analoges Eingangssignal abzutasten und zu halten, eine erste operative Schaltung (52) um die Differenz zwischen einer Spannung des abgetasteten und gehaltenen Analogsignals und einer Referenzspannung mit hohem Potential zu erhalten, um ein erstes Differenzspannungssignal zu erzeugen, eine zweite operative Schaltung (53) um die Differenz zwischen dem abgetasteten und gehaltenen Analogsignal und einer Referenzspannung mit einem niedrigen Potential zu erhalten, um ein zweites Differenzspannungssignal zu erzeugen, einen Komparator beziehungsweise Vergleicher (54) der mit der ersten und der zweiten operativen Schaltung verbunden ist, um das erste und das zweite Differenzspannungssignal zu vergleichen, und eine dritte operative Schaltung (55), die mit der ersten und der zweiten operativen Schaltung verbunden ist, um das erste Differenzspannungssignal und das zweite Differenzspannungssignal zu addieren, um komplementäre erste und zweite analoge Ausgangssignale zu erzeugen. Der Vergleicher gibt eines des ersten und des zweiten analogen Ausgangssignals aus.

Ein weiterer Grundgedanke der vorliegenden Erfin dung ergibt ein Verfahren zum Wandeln eines analogen Ein gangssignals in ein Digitalsignal. Das Verfahren umfasst die Schritte des Berechnens einer Differenz zwischen dem analogen Eingangssignal und einer Referenzspannung mit hohem Potential, um ein erstes Operationsergebnis zu erhal ten, des Berechnens einer Differenz zwischen dem analogen Eingangssignal und einer Referenzspannung mit einem niedri gen Potential, um ein zweites Operationsergebnis zu erhal ten, des Berechnens einer Summe aus dem ersten und dem zweiten Operationsergebnis, um ein drittes Operationsergeb nis zu erhalten, des Erzeugens von einem eines ersten Digitalsignals und eines zweiten Digitalsignals, in dem bestimmt wird, ob das dritte Operationsergebnis positiv ist, und des Ausgebens eines des dritten Operationsergeb nisses und einer Invertierung des dritten Operationsergeb nisses, auf der Grundlage des Bestimmungsergebnisses.

Ein weiterer Grundgedanke der vorliegenden Erfin dung ergibt ein Verfahren zum Wandeln eines analogen Ein gangssignals in ein Digitalsignal. Das Verfahren umfasst die Schritte des Abtastens und Haltens des analogen Ein gangssignals, des Berechnens der Differenz zwischen einer Spannung des abgetasteten und gehaltenen Analogsignals und einer Referenzspannung mit hohem Potential, um ein erstes Operationsergebnis zu erhalten, des Berechnens der Diffe renz zwischen der Spannung des abgetasteten und gehaltenen Analogsignals und einer Referenzspannung mit einem niedri gen Potential, um ein zweites Operationsergebnis zu erhal ten, des Vergleichens des ersten und des zweiten Operati onsergebnisses, um eines eines ersten Digitalsignals und eines zweiten Digitalsignals zu erzeugen, des Berechnens der Summe des ersten und des zweiten Operationsergebnisses, um ein drittes Operationsergebnis zu erhalten, und des Ausgebens eines des dritten Operationsergebnisses und einer Invertierung des dritten Operationsergebnisses, auf der Grundlage von einem des erzeugten ersten und des zweiten Digitalsignal.

Weitere Grundgedanken und Vorteile der vorliegen den Erfindung ergeben sich aus der folgenden Beschreibung in Verbindung mit den zugehörigen Zeichnungen, die die Prinzipien der Erfindung beispielhaft veranschaulichen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung, zusammen mit ihren Aufgaben und Vorteilen, ist am besten unter Bezugnahme auf die folgende Beschreibung der derzeit bevorzugten Ausführungsformen zusammen mit den zugehörigen Zeichnungen zu verstehen, in denen:

Fig. 1 ein schematisches Blockdiagramm einer Bitzelle gemäß dem Stand der Technik ist;

Fig. 2 eine erläuternde Darstellung ist, die den durch den A/D-Wandler gemäß dem Stand der Technik durchge führten Algorithmus veranschaulicht;

Fig. 3 eine Darstellung ist, die den Betrieb beziehungsweise die Operation der Bitzelle gemäß dem Stand der Technik veranschaulicht;

Fig. 4 ein Graph ist, der das Übertragungsverhal ten der Bitzelle gemäß dem Stand der Technik veranschau licht;

Fig. 5 ein Timing-Diagramm ist, das den Betrieb beziehungsweise die Operation der Bitzelle gemäß Fig. 1 veranschaulicht;

Fig. 6 ein schematisches Blockdiagramm von einem Pipeline-A/D-Wandler gemäß einer bevorzugten Ausführungs form der vorliegenden Erfindung ist;

Fig. 7 ein schematisches Blockdiagramm von einer Bitzelle des A/D-wandlers gemäß Fig. 6 ist;

Fig. 8 ein Schaltplan von einer S/H-Schaltung der in Fig. 7 dargestellten Bitzelle ist;

Fig. 9 ein Schaltplan von einem operativen Block der in Fig. 7 gezeigten Bitzelle ist;

Fig. 10 eine erläuternde Darstellung ist, die den Betrieb beziehungsweise die Operation der in Fig. 7 darge stellten Bitzelle veranschaulicht;

Fig. 11 ein Graph ist, der das Übertragungsver halten der in Fig. 7 gezeigten Bitzelle veranschaulicht;

Fig. 12 ein Timing-Diagramm ist, das den Betrieb beziehungsweise die Operation von der in Fig. 7 gezeigten Bitzelle veranschaulicht; und

Fig. 13 ein Diagramm ist, das den von dem A/D- Wandler von Fig. 6 durchgeführten Algorithmus veranschau licht.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

In den Zeichnungen sind gleiche Bezugszeichen durchgehend für gleiche Elemente verwendet. Fig. 6 ist ein schematisches Blockdiagramm eines Pipeline-A/D-wandlers 30 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Der A/D-Wandler 30 wandelt ein analoges Ein gangssignal Ain in ein Acht-Bit-Digigalsignal Dout um.

Der A/D-Wandler 30 ist mit einem analogen Block 31 und einer Logikschaltung 32 ausgestattet. Der analoge Block 31 umfasst Bitzellen (Stufen) 41 bis 48, deren Anzahl (acht bei dieser Ausführungsform) der Bitanzahl des Digi talsignals Dout entspricht. Jede der Bitzellen 41-48 ist eine Wandlerstufe zum Wandeln eines Eingangssignals in ein Einzelbit-Digitalsignal.

Die Bitzellen eins bis acht (erste bis achte Stufe) 41-48 sind in Reihe geschaltet. Der ersten Bitzelle 41 wird das analoge Eingangssignal Ain zugeführt, und den Bitzellen zwei bis acht 42-48 wird jeweils das Ausgangs signal der vorhergehenden Bitzelle zugeführt (Bitzellen eins bis sieben 41-47).

Die erste Bitzelle 41 führt eine mathematische Operation unter Verwendung des analogen Signals Ain durch, um ein Einzelbit-Digitalsignal D7 zu erzeugen, das der Logikschaltung 32 zugeführt wird. Weiterhin versorgt die erste Bitzelle 41 die nächste, zweite Bitzelle 42 mit einem analogen Signal auf der Grundlage des mathematischen Opera tionsergebnisses.

Auf die gleiche Weise führt jede der sieben Bitzellen 42-47 eine mathematische Operation unter Verwen dung des analogen Signals durch, das von der vorhergehenden Bitzelle zugeführt wird, um der Logikschaltung 32 ein Einzelbit-Digitalsignal zu zuführen und der nächsten, benachbarte Bitzelle ein analoges Ausgangssignal auf der Grundlage des mathematischen Operationsergebnisses zu zuführen.

Die achte Bitzelle 48 führt eine mathematische Operation unter Verwendung des analogen Signals durch, das von der siebten Bitzelle 47 zugeführt wird. Auf der Grund lage des Ergebnisses führt die achte Bitzelle 48 ein Digi talsignal D0 der Logikschaltung 32 zu.

Fig. 7 ist ein schematisches Blockdiagramm von der ersten Bitzelle 41. Die Bitzellen zwei bis acht 42-82 weisen jeweils eine Konfiguration auf, die identisch zu der der erste Bitzelle 41 ist, und sie werden daher nachfolgend nicht beschrieben.

Die erste Bitzelle 41 umfasste eine Abtast- und -Halte-(S/H-)Schaltung 51, erste und zweite operative Schaltungen 52, 53, einen Vergleicher 54 und eine dritte operative Schaltung 55.

Unter Bezugnahme auf Fig. 8 umfasst die S/H- Schaltung 51 einen Schalter SW und einen Kondensator C1. Der Schalter SW weist einen ersten Anschluss, dem ein Eingangssignal IN zugeführt wird, und einen zweiten An schluss auf, der mit einem ersten Anschluss des Kondensa tors C1 verbunden ist. Ein zweiter Anschluss des Kondensa tors C1 ist mit der Masse GND verbunden. Ein Knoten zwi schen dem Schalter SW und dem Kondensator C1 ist mit der ersten und der zweiten operativen Schaltung 52, 53, verbun den, denen das Analogsignal Vin von der S/H-Schaltung 51 zugeführt wird. Der Schalter SW geht an und aus, entspre chend, beispielsweise, einem Abtasttakt CLK, der durch die Logikschaltung 32 vorgesehen wird. Das Eingangssignal IN wird durch den Kondensator C1 abgetastet, wenn der Schalter SW angeht und durch den Kondensator C1 gehalten, wenn der Schalter SW ausgeht. Das gehaltene Eingangssignal IN wird der ersten und der zweiten operativen Schaltung 52, 53 von der S/H-Schaltung 51 als das Analogsignal Vin zugeführt.

Der ersten operativen Schaltung 52 wird das Analogsignal Vin und eine Referenzspannung VRH mit hohem Potential zugeführt. Der zweiten operativen Schaltung 53 wird das Analogsignal Vin und eine Referenzspannung VRL mit einem niedrigen Potential zugeführt. Bei der bevorzugten Ausführungsform wird eine erste Vergleichsspannung Vref als die Referenzspannung VRH mit hohem Potential verwendet, und eine zweite Vergleichsspannung GND (0 V) wird als die Referenzspannung VRL mit einem niedrigen Potential verwen det. Die Spannungen VRH und Vref und die Spannungen VRL und GND werden nachfolgenden austauschbar verwendet.

Unter Bezugnahme auf Fig. 9 ist die erste opera tive Schaltung 52 ein Subtrahierer (Differenzschaltung).

Die erste operative Schaltung 52 umfasst Transistoren T1, T2, Widerstände R1, R2 und eine Konstantstromquelle 52a. Es wird bevorzugt, dass jeder der Transistoren T1, T2 ein n- Kanal-MOS-Transistor ist. Die Source-Anschlüsse der Transi storen T1, T2 sind miteinander verbunden, und ihr Verbin dungsknoten ist mit dem einem niedrigen Potential der Leistungsversorgung (bei der bevorzugten Ausführungsform der Masse) GND über die Konstantstromquelle 52a verbunden. Die Drain-Anschlüsse der Transistoren T1, T2 sind mit einem hohen Potential der Leistungsversorgung VDD über die Wider stände R1 beziehungsweise R2 verbunden. Das Analogsignal Vin wird dem Gate des ersten Transistors T1 zugeführt, und die erste Vergleichsspannung Vref wird dem Gate des zweiten Transistors T2 zugeführt. Eine erste Differenzspannung Va wird von einem Knoten zwischen dem zweiten Transistor T2 und dem Widerstand R2 ausgegeben.

Die erste operative Schaltung 52 berechnet eine Spannungsdifferenz zwischen dem Analogsignal Vin und der ersten Vergleichsspannung Vref (Vin - Vref = Vin - VRH). Dann gibt die erste operative Schaltung 52 die Spannungsdiffe renz als die erste Differenzspannung Va aus.

Weil die zweite operative Schaltung 53 ein Sub trahierer ähnlich der ersten operativen Schaltung 52 ist, ist die zweite operative Schaltung 53 nicht dargestellt. Die zweite operative Schaltung 53 berechnet die Spannungs differenz zwischen dem Analogsignal Vin und der zweiten Vergleichsspannung GND (Vin - GND = Vin - VRL) und gibt die Spannungsdifferenz als eine zweite Differenzspannung Vb aus. Die erste Differenzspannung Va kann auch durch die Spannungsdifferenz (Vref - Vin) dargestellt werden, und die zweite Differenzspannung Vb kann auch durch die Spannungs differenz (GND - Vin) dargestellt werden.

Der Vergleicher 54 empfängt und vergleicht die erste und die zweite Differenzspannung Va, Vb und erzeugt ein Einzelbit-Digitalsignal Dout (das Digitalsignal D7 in Fig. 6), das einen Logikwert auf der Grundlage des Ver gleichsergebnisses aufweist. Wenn beispielsweise der abso lute Wert der ersten Differenzspannung Va größer als der absolute Wert der zweiten Differenzspannung Vb ist, das heißt, wenn das Analogsignal Vin kleiner als die Mit telspannung 1/2 × Vref ist, ist das Signal Dout das durch den Vergleicher 54 ausgegeben wird, logisch 0. Andererseits, wenn der absolute Wert der ersten Differenzspannung Va kleiner als der absolute Wert der zweiten Differenzspannung Vb ist, das heißt, wenn das Analogsignal Vin größer als die Mittelspannung 1/2 × Vref ist, ist das Signal Dout das durch den Vergleicher 54 ausgegeben wird, logisch 1.

Die dritte operative Schaltung 55 empfängt die erste und die zweite Differenzspannung Va, Vb und das Digitalsignal Dout. Weiterhin ist die dritte operative Schaltung 55 ein Addierer und addiert die erste und die zweite Differenzspannung Va, Vb und erzeugt eine erste und eine zweite komplementäre Spannung VP(Va + Vb), VN(-(Va + Vb)). Die dritte operative Schaltung 55 gibt ein analoges Aus gangssignal OUT gemäß der Logik des Digitalsignals Dout aus. Das heißt, die dritte operative Schaltung 55 gibt eine erste Spannung VP als das analoge Ausgangssignal OUT, wenn das Signal Dout 1 ist, und eine zweite Spannung VN als das analoge Ausgangssignal OUT aus, wenn das Signal Dout 0 ist.

Der Betrieb beziehungsweise die Operation der ersten Bitzelle 41 wird nun beschrieben.

Unter Bezugnahme auf Fig. 10 wird das Analogsi gnal Vin, das ein vorherbestimmtes Potential (1/2Vref < Vin < Vref) aufweist, der ersten und der zweiten operativen Schaltung 52, 53 über die S/H-Schaltung 51 zugeführt.

Die erste operative Schaltung 52 gibt die Diffe renzspannung zwischen dem Analogsignal Vin und der ersten Vergleichsspannung Vref (Vin - Vref) oder die erste Diffe renzspannung Va mit einem negativen Code aus. Die zweite operative Schaltung 53 gibt die Differenzspannung (Vin - GND) zwischen dem Analogsignal Vin und der zweiten Vergleichs spannung GND, oder die zweite Differenzspannung Vb aus, die einen positiven Code aufweist.

Die erste und die zweite Differenzspannung Va, Vb werden beim Abschluss der Abtastung bestimmt. Demgemäß führt der Vergleicher 54 unmittelbar einen Vergleichspro zess durch, wenn die Abtastung abgeschlossen ist, um das Logsich-1-Einzelbit-Digitalsignal Dout auszugeben.

Wenn die Abtastung abgeschlossen ist, führt die dritte operative Schaltung 55 unmittelbar eine mathemati sche Operation unter Verwendung der bestimmten ersten und zweiten Differenzspannung Va, Vb durch. Das heißt, die dritte operative Schaltung 55 führt die mathematische Operation parallel zu dem Vergleichsprozess durch, der von dem Vergleicher 54 durchgeführt wird. Die dritte operative Schaltung 55 gibt die erste Spannung VP gemäß dem Digital signal Dout aus, und sie gibt die erste Spannung VP als das analoge Ausgangssignal OUT aus. Das Potential Vout des analogen Ausgangssignals OUT ist wie folgt:

Vout = Va + Vb
= (Vin - Vref) + (Vin - 0)
= 2 × Vin - Vref
= 2(Vin - 1/2 × Vref).

Das Potential Vout ist gleich dem Potential Vout des herkömmlichen analogen Ausgangssignals OUT, das durch direkten Vergleich des Analogsignals Vin und des Mittelpo tentials 1/2 × Vref und die Multiplikation des Vergleichser gebnisses mit zwei erhalten wird.

Demgemäß wird, bei der bevorzugten Ausführungs form, das Mittelpotential 1/2 × Vref praktisch bestimmt auf der Grundlage der ersten Vergleichsspannung Vref und der zweiten Vergleichsspannung GND. Das Mittelpotential 1/2 × Vref und das Analogsignal Vin werden dann verglichen, um das Einzelbit-Digitalsignal Dout und das Analogsignal OUT zu erzeugen, das zu der nächsten Stufe übertragen wird. Anders ausgedrückt, arbeitet jede der Bitzellen 41-48 als eine Vergleichsstufe zum Vergleichen des Analogsignals Vin mit dem Mittelpotential 1/2 × Vref, das auf der Grundlage der ersten Vergleichsspannung Vref und der zweiten Vergleichs spannung GND bestimmt wird.

Wenn das Analogsignal Vin niedriger als das Mittelpotential 1/2Vref ist, gibt die dritte operative Schaltung 55 die zweite Spannung VN (-(Va + Vb)) aus. Das entsprechende Übertragungsverhalten der Bitzelle 41 ist in Fig. 11 dargestellt.

Fig. 12 ist ein Timing-Diagramm, das den Betrieb beziehungsweise die Operation der Bitzelle veranschaulicht. Die erste und die zweite Differenzspannung Va, Vb werden beim Abschluss der Abtastung (fallende Flanke des Ab tasttakts) bestimmt. Dies startet die mathematische Opera tion des Digitalsignals Dout und des Analogsignals OUT zu einem früheren Zeitpunkt, im Vergleich zum Stand der Tech nik, und bestimmt das Digitalsignal Dout und das Analogsi gnal OUT innerhalb der Haltzeit (der Zeitabschnitt, während dem der Takt CLK low beziehungsweise niedrig ist).

Fig. 13 ist eine schematische Darstellung, die das A/D-Wandlungsverfahren gemäß der vorliegenden Erfindung veranschaulicht. Der in der Darstellung veranschaulichte Algorithmus kann durch irgendeine Software und irgendeine Hardware ausgeführt werden.

Wie dies in Fig. 13 dargestellt ist, werden die ersten Vergleichsspannung Vref und die zweite Vergleichs spannung GND jeweils von dem Analogsignal Vin subtrahiert, das von einer externen Vorrichtung über eine S/H-Schaltung zugeführt wird (Schritte 61, 62). Dann werden die beiden Subtraktionsergebnisse, oder die erste Differenzspannung Va und die zweite Differenzspannung Vb addiert. Die Summe ist gleich dem Zweifachen der Differenz zwischen dem Analogsi gnal Vin und dem virtuellen Referenzpotential 1/2 × Vref (Schritt 63).

Als nächstes wird bestimmt, ob der Wert der Summe positiv ist (Schritt 64). Wenn die Summe ein positiver Wert ist, wird ein Digitalsignal Dout, das, beispielsweise, logisch 1 ist, ausgegeben (Schritt 65), und die Summe wird als ein analoges Ausgangssignal OUT (Va + Vb) ausgegeben (Schritt 66).

Wenn die Summe ein negativer Wert ist, wird ein Digitalsignal Dout, das, beispielsweise, logisch 0 ist, ausgegeben (Schritt 67). Als ein Ergebnis wird ein analoges Ausgangssignal OUT(-(Va + Vb)) ausgegeben, das ein invertier tes Potential der Summe aufweist.

Der A/D-Wandler 30 und das A/D-Wandlungsverfahren gemäß der bevorzugten Ausführungsform weisen die nachfol gend beschriebenen Vorteile auf.

1. Die erste operative Schaltung 52 gibt die erste Differenzspannung Va (Vin - Vref) aus, und die zweite operative Schaltung 53 gibt die zweite Differenzspannung Vb (Vin - 0) aus. Die dritte operative Schaltung 55 erzeugt ein Analogsignal, in dem die erste und die zweite Differenz spannung Va, Vb addiert werden (Va + Vb). Das analoge Aus gangssignal OUT weist den gleichen Wert wie das analoge Ausgangssignal (2(Vin - 1/2 × Vref)) auf, das durch das her kömmliche Verfahren erhalten wird.
Anders ausgedrückt, erhält der A/D-Wandler 30 die gleichen Ergebnisse ohne den herkömmlichen DAC und den 2× Verstärker zu verwenden. Demgemäß wird der A/D-Wandler 30 nicht durch einen DAC oder einen 2× Verstärker beeinflusst (zum Beispiel die Einschwingzeit und den Offset). Somit wird die A/D Wandlung genau durchgeführt, mit einer hohen Geschwindigkeit. Weiterhin wird der Stromverbrauch gesenkt.
2. Die erste und die zweite operative Schaltung 52, 53 führen mathematische Operationen auf der Grundlage des Analogsignals Vin aus, das durch die S/H-Schaltung 51 zugeführt wird. Demgemäß werden die Bearbeitungsergebnisse der operativen Schaltungen 52, 53 beim Abschluss der Abta stung bestimmt. Somit wird die Bearbeitung des Digitalsi gnals Dout und des Analogsignals OUT zu einem frühen Zeit punkt im Vergleich mit dem Stand der Technik gestartet. Als ein Ergebnis werden das Digitalsignal Dout und das analoge Ausgangssignal OUT innerhalb der Haltezeit bestimmt (dem Zeitabschnitt, während dem der Takt CLK low beziehungsweise niedrig ist), und die Geschwindigkeit der A/D Wandlung wird erhöht.

Dem Fachmann sollte klar sein, dass die vorlie gende Erfindung durch viele andere spezifische Formen verwirklicht werden kann, ohne den Grundgedanken oder den Schutzumfang der Erfindung zu verlassen. Insbesondere sollte klar sein, dass die vorliegende Erfindung durch die folgenden Formen verwirklicht werden kann.

Jede der acht Bitzellen 41-48 kann mit einer einzigen Schaltung ausgestattet sein, die eine Vielzahl von Funktionen hat, oder einer Vielzahl von Schaltungen, die eine einzige Funktion erzielen.

Beispielsweise kann eine operative Schaltung verwendet werden, die die erste und die zweite operative Schaltung 52, 53 integriert. Alternative kann eine operati ve Schaltung verwendet werden, die die dritte operative Schaltung 55 und zumindest eine der ersten und der zweiten operativen Schaltung 52, 53 integriert. Das heißt, eine Schaltung, die zumindest zwei der Schritte 61-63 von Fig. 13 in einem einzigen Schritt durchführt, kann verwendet werden.

Weiterhin kann eine Schaltung verwendet werden, die den Vergleicher 54 und zumindest eine der ersten bis dritten operativen Schaltungen 52, 53, 55 integriert.

Die Operation beziehungsweise der Betrieb der dritten operativen Schaltung 55 kann durch einen Strommodus durchgeführt werden. In diesem Fall werden die Ergebnisse der durch die erste und die zweite operative Schaltung 52, 53 durchgeführten mathematischen Operationen in einen Strom umgewandelt. Alternativ können die erste bis dritte opera tive Schaltung 52, 53, 55 mathematische Operationen durch führen, indem das Analogsignal Vin und zumindest eine der ersten und der zweiten Vergleichsspannung Vref, GND in einen Strom umgewandelt werden. Die Reihenfolge und Struk tur der mathematischen Operationen kann wie erforderlich verändert werden.

Ein Potential zwischen der ersten Vergleichsspan nung Vref und einer zweiten Vergleichsspannung GND (erste Referenzspannung VRH und zweite Referenzspannung VRL) kann als die Vergleichsspannung eingestellt beziehungsweise verwendet werden. Alternativ können zwei oder mehr Poten tiale zwischen der ersten Vergleichsspannung und der zwei ten Vergleichsspannung GND als die virtuelle Vergleichs spannung eingesetzt werden.

In diesem Fall, wenn das Potential des Analogsi gnals Vin nahe bei der Mittelspannung liegt, wird eine fehlerhafte Funktion vermieden, die durch auf das Analogsi gnal Vin überlagertes Rauschen verursacht wird. Wenn bei spielsweise Rauschen auf ein Analogsignal Vin überlagert wird, das ein niedrigeres Potential als das Mittelpotential aufweist, kann das Analogsignal Vin größer als das Mittel potential werden. Dies kann einen Fehler in dem Bestim mungsergebnis hervorrufen.

Der A/D-Wandler gemäß der vorliegenden Erfindung kann mit einem sukzessiv approximierenden A/D-Wandler oder einem zyklisch vergleichenden A/D-Wandler verwendet werden. Wenn die vorliegende Erfindung auf einen sukzessiv approxi mierenden A/D-Wandler angewendet wird, umfasst ein Analog block nur eine Bitzelle (z. B. die Bitzelle 41). Die Bitzel le 41 führt mathematische Operationen eine Anzahl n mal durch (achtmal, um der bevorzugten Ausführungsform zu entsprechen), um ein acht-Bit-Digital-Ausgangssignal zu erzeugen. Wenn die vorliegende Erfindung auf einen zyklisch vergleichenden A/D-Wandler angewendet wird, umfasst ein analoger Block eine Anzahl m (2 = m<n) von Bitzellen (z. B. die beiden Bitzellen 41, 42). Das Ausgangssignal der zwei ten Bitzelle 42 wird zu dem Eingangsanschluss der ersten Bitzelle 41 zurückgeführt, und jede der Bitzellen 41, 42 führt, beispielsweise, vier mathematische Operationen durch, um ein acht-Bit-Digital-Ausgangssignal zu erzeugen.

Die Bitanzahl des A/D-gewandelten Digitalsignals Dout kann wie erforderlich geändert werden.

Die vorliegenden Beispiele und Ausführungsformen sind zur Erläuterung und nicht einschränkend vorgesehen, und die Erfindung ist nicht auf die hier erwähnten Details beschränkt, sondern kann innerhalb des Schutzumfangs und der Äquivalente der zugehörigen Ansprüche modifiziert werden.

Claims

1. A/D-Wandler (30), der eine Bitzelle (41) umfasst, um ein analoges Eingangssignal in ein Einzelbit- Digitalsignal umzuwandeln, wobei der A/D-Wandler dadurch gekennzeichnet ist, dass:
die Bitzelle eine operative Schaltung (52, 53, 55) umfasst, um zumindest eine der folgenden Operationen durchzuführen:
eine erste Operation (Vin - VRH) + (Vin - VRL), und
eine zweite Operation (VRH - Vin) + (VRL - Vin),
wobei VRH eine Referenzspannung mit hohem Poten tial, VRL eine Referenzspannung mit einem niedri gen Potential und Vin die Spannung des analogen Eingangssignals ist.

2. A/D-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass die Bitzelle eine von einer Vielzahl von in Reihe geschalteten Bitzellen (41-48) ist, und dass die operative Schaltung von jeder der Bitzellen das Ergebnis von einer der ersten Operation oder der zweiten Operation zum nächsten Bit überträgt.

3. A/D-Wandler nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die operative Schal tung die Spannung des analogen Eingangssignals zumindest mit einem Potentialpegel vergleicht, der auf einen Wert zwischen der Referenzspannung mit einem hohen Potential und der Referenzspannung mit einem niedrigen Potential einge stellt ist.

4. A/D-Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die operative Schal tung eine Differenzschaltung (52, 53) aufweist.

5. A/D-Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die operative Schal tung eine der ersten Operation und der zweiten Operation in einem Strommodus durchführt.

6. A/D-Wandler (30) der eine Bitzelle (41) um fasst, um ein analoges Eingangssignal in ein Einzelbit- Digitalsignal umzuwandeln, wobei der A/D-Wandler dadurch gekennzeichnet ist, dass:
die Bitzelle umfasst:
eine erste operative Schaltung (52), um eine erste Operation Vin - VRH durchzuführen, um ein er stes Operationsergebnis Va zu erhalten,
eine zweite operative Schaltung (53), um eine zweit Operation Vin - VRL durchzuführen, um ein zweites Operationsergebnis Vb zu erhalten, und
eine dritte operative Schaltung (55), die mit der ersten und der zweiten operativen Schaltung verbunden ist, um eine dritte Operation Va + Vb durchzuführen und ein drittes Operationsergebnis zu erhalten, wobei VRH eine Referenzspannung mit einem hohen Potential, VRL eine Referenzspannung mit einem niedrigen Potential und Vin die Span nung des analogen Eingangssignals ist.

7. A/D-Wandler (30) der eine Bitzelle (41) um fasst, um ein analoges Eingangssignal in ein Einzelbit- Digitalsignal umzuwandeln, wobei der A/D-Wandler dadurch gekennzeichnet ist, dass:
die Bitzelle umfasst: eine erste operative Schaltung (52), um eine erste Operation VRH - Vin durchzuführen, um ein er stes Operationsergebnis Va zu erhalten,
eine zweite operative Schaltung (53), um eine zweite Operation VRL - Vin durchzuführen, um ein zweites Operationsergebnis Vb zu erhalten, und
eine dritte operative Schaltung (55), die mit der ersten und der zweiten operativen Schaltung verbunden ist, um eine dritte Operation Va + Vb durchzuführen und ein drittes Operationsergebnis zu erhalten, wobei VRH eine Referenzspannung mit einem hohen Potential, VRL eine Referenzspannung mit einem niedrigen Potential und Vin die Span nung des analogen Eingangssignals ist.

8. A/D-Wandler nach einem der Ansprüche 6 oder 7, gekennzeichnet durch:
einen Vergleicher (54), der mit der ersten und der zweiten operativen Schaltung verbunden ist, wobei der Vergleicher das erste Operationsergebnis Va und das zweite Operationsergebnis Vb vergleicht, um ein Digitalsignal zu erzeugen.

9. A/D-Wandler nach Anspruch 8, dadurch gekenn zeichnet, dass die dritte operative Schaltung die dritte Operation parallel zu dem von dem Vergleicher durchgeführ ten Vergleich durchführt.

10. A/D-Wandler nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass die Bitzelle die Spannung des analogen Eingangssignals zumindest mit einem Potentialpegel vergleicht, der auf einen Wert zwischen der Referenzspan nung mit einem hohen Potentialpegel und der Referenzspan nung mit einem niedrigen Potentialpegel eingestellt ist.

11. A/D-Wandler nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, dass die Bitzelle eine von einer Vielzahl von in Reihe geschalteten Bitzellen (41-48) ist, und dass die dritte operative Schaltung von jeder der Bitzellen eines von dem dritten Operationsergebnis und einer Invertierung des dritten Operationsergebnisses zu der nächsten Bitzelle überträgt.

12. A/D-Wandler nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, dass die erste operative Schal tung und die zweite operative Schaltung jeweils eine Diffe renzschaltung (T1, T2, 52a) aufweisen.

13. A/D-Wandler nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, dass die dritte operative Schaltung die dritte Operation in einem Strommodus durch führt.

14. A/D-Wandler nach einem der Ansprüche 6 bis 13, dadurch gekennzeichnet, dass die ersten bis dritten Operationen zumindest zweimal in einer zyklischer Weise durchgeführt werden.

15. A/D-Wandler (30), der eine Abtast- und -Halteschaltung (51) zum Abtasten und Halten eines analogen Eingangssignals und eine Bitzelle (41) umfasst, um ein analoges Eingangssignal in ein Digitalsignal umzuwandeln, dadurch gekennzeichnet, dass die Bitzelle umfasst:
eine erste operative Schaltung (52), um die Differenz zwischen einer Spannung des abgetasteten und gehaltenen Analogsignals und einer Referenzspannung mit einem hohen Potential zu erhalten, um ein erstes Differenz spannungssignal zu erzeugen;
eine zweite operative Schaltung (53), um die Differenz zwischen der Spannung des abgetasteten und gehal tenen Analogsignals und einer Referenzspannung mit einem niedrigen Potential zu erhalten, um ein zweites Differenz spannungssignal zu erzeugen;
einen Vergleicher (54), der mit der erste und der zweiten operativen Schaltung verbunden ist, um das erste und das zweite Differenzspannungssignal zu vergleichen; und
eine dritte operative Schaltung (55), die mit der ersten und der zweiten operativen Schaltung verbunden ist, um das erste Differenzspannungssignal und das zweite Diffe renzspannungssignal zu addieren, um ein komplementäres erstes und zweites Ausgangssignal zu erzeugen, wobei der Vergleicher eines von dem ersten und dem zweiten analogen Ausgangssignal ausgibt.

16. A/D-Wandler nach Anspruch 15, dadurch gekenn zeichnet, dass die dritte operative Schaltung die Ad dieroperation parallel zu dem durch den Vergleicher durch geführten Vergleich durchführt.

17. A/D-Wandler nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass die erste und die zweite operative Schaltung jeweils eine Differenzschaltung (T1, T2, 52a) aufweisen.

18. A/D-Wandler nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass die Bitzelle eine von einer Vielzahl von in Reihe geschalteten Bitzellen (41-48) ist, und das die dritte operative Schaltung von jeder der Bitzellen eines von dem ersten und dem zweiten analogen Ausgangssignal zu der nächsten Bitzelle überträgt.

19. A/D-Wandler nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass die dritte operative Schaltung die Operation in einem Strommodus durchführt.

20. A/D-Wandler nach einem der Ansprüche 15 bis 19, dadurch gekennzeichnet, dass der Bitzelle zumindest zweimal in einer zyklischen Weise das analoge Ausgangs signal zugeführt wird.

21. A/D-Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Bitzelle eine von einer Vielzahl von in Reihe geschalteten Bitzellen (41-48) ist, wobei deren Anzahl der Anzahl von Bits des Digi talsignals entspricht.

22. A/D-Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Bitzelle eine sukzessive Approximation durchführt.

23. Verfahren zum Umwandeln eines analogen Ein ganssignals in ein Digitalsignal, wobei das Verfahren durch die folgenden Schritte gekennzeichnet ist:
Berechnen einer Differenz zwischen dem analogen Eingangssignal und einer Referenzspannung mit einem hohen Potential, um ein erstes Operationsergebnis zu erhalten;
Berechnen einer Differenz zwischen dem analogen Eingangssignal und einer Referenzspannung mit einem niedri gen Potential, um ein zweites Operationsergebnis zu erhal ten;
Berechnen einer Summe aus dem ersten und dem zweiten Operationsergebnis, um ein drittes Operationsergeb nis zu erhalten;
Erzeugen von einem eines ersten Digitalsignals und eines zweiten Digitalsignals, in dem bestimmt wird, ob das dritte Operationsergebnis positiv ist; und
Ausgeben von einem des dritten Operationsergeb nisses und einer Invertierung des dritten Operationsergeb nisses, auf der Grundlage des Bestimmungsergebnisses.

24. Verfahren zum Umwandeln eines analogen Ein gangssignals in ein Digitalsignal, wobei das Verfahren einen Schritt des Abtastens und Haltens des analogen Ein gangssignals umfasst und durch die folgenden Schritte gekennzeichnet ist:
Berechnen der Differenz zwischen einer Spannung des abgetasteten und gehaltenen Analogsignals und einer Referenzspannung mit einem hohen Potential, um ein erstes Operationsergebnis zu erhalten;
Berechnen der Differenz zwischen der Spannung des abgetasteten und gehaltenen Analogsignals und einer Refe renzspannung mit einem niedrigen Potential, um ein zweites Operationsergebnis zu erhalten;
Vergleichen des ersten und des zweiten Operati onsergebnisses, um eines von einem ersten Digitalsignal und einem zweiten Digitalsignal zu erzeugen;
Berechnen der Summe des ersten und des zweiten Operationsergebnisses, um ein drittes Operationsergebnis zu erhalten; und
Ausgeben von einem des dritten Operationsergeb nisses und einer Invertierung des dritten Operationsergeb nisses, auf der Grundlage von dem erzeugten einen des ersten und des zweiten Digitalsignals.

25. Verfahren nach Anspruch 24, bei dem der Vergleichsschritt parallel zu dem Berechnungsschritt für das dritte Operationsergebnis durchgeführt wird.