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Gebiet der
Erfindung
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Die
vorliegende Erfindung bezieht sich auf einen redundanten Analog/Digital-Wandler
mit vorzeichenbehafteter Ziffer (RSD) und im Besonderen auf einen
einstufigen RSD-A/D-Wandler
mit niedriger Leistung.
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Hintergrund
der Erfindung
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Fortschritte
auf dem Gebiet der Technologie von integrierten Schaltungen haben
die Entwicklung von komplexen "System-auf-einen-Chip"-ICs für eine Vielfalt
von Anwendungen, wie zum Beispiel drahtlose Kommunikationen und
Digitalkameras, ermöglicht.
Solche Anwendungen sind in tragbaren elektronischen Vorrichtungen
enthalten, für
die eine niedrige Leistung und eine kleine Schaltungsfläche Schlüsselkonstruktionsfaktoren
sind. Es werden Schwachstrom- und Niedrigpegelspannungsschaltungen
benötigt,
um Batterieleis tungserfordernisse zu verringern, was Konstruktionen
zulassen kann, die weniger oder kleinere Batterien erfordern, was
wiederum die Größe, das
Gewicht und die Betriebstemperatur der Vorrichtung verringert.
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Solche
Vorrichtungen empfangen jedoch analoge Eingangssignale, die in digitale
Signale gewandelt werden müssen.
Es sind verschiedene konventionelle zyklische (algorithmische) A/D-Wandler
bekannt, die einen Schwachstrombetrieb und eine hohe Auflösung auf
einer kleinen Fläche
erreichen. Zum Beispiel offenbart das US-Patent Nr. 5,644,313, hierin
durch Bezugnahme enthalten, erteilt an Motorola Inc., dem Abtretungsempfänger der
vorliegenden Erfindung, eine zyklische RSD, die über zwei RSD-Stufen, gefolgt
von einem digitalen Logikabschnitt, der Synchronisierungs- und Korrekturfunktionen
durchführt,
verfügt.
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Es
wird auf 1 Bezug genommen, darin wird
ein Blockdiagramm eines zyklischen RSD-A/D-Wandlers 10,
wie der in dem US-Patent Nr. 5,644,313 offenbarte, gezeigt. Der
A/D-Wandler 10 umfasst einen analogen Abschnitt, der über die
zwei RSD-Stufen 11 und 12 verfügt, gefolgt von einem digitalen
Abschnitt 14, der über
einen Ausrichtungs- und Synchronisierungsblock 15 und einen
Korrekturblock 16 verfügt.
Ein analoges Eingangssignal (Spannung) wird durch einen Schalter 18 in
die erste RSD-Stufe 11 eingegeben. Nachdem das Eingangssignal
empfangen wurde, wird der Schalter 18 geöffnet. Die
erste RSD-Stufe 11 vergleicht, das Eingangssignal mit einer
Hochpegelspannung (VH) und einer Niedrigpegelspannung (VL) und erzeugt
ein erstes digitales Ausgangssignal, in diesem Falle das msb, basierend
auf den Vergleichsergebnissen. Die erste RSD-Stufe 11 erzeugt
außerdem
eine erste Restspannung VRl. Das msb wird an den di gitalen Abschnitt 14 ausgegeben
und die Restspannung VR1 wird in die zweite RSD-Stufe 12 eingegeben.
Die zweite RSD-Stufe 12 führt außerdem Hoch-
und Niedrigpegelspannungsvergleichsoperationen durch, erzeugt ein
zweites digitales Ausgangssignal (msb-1) und eine zweite Restspannung
VR2. Das zweite digitale Ausgangssignal (msb-1) wird an den digitalen
Abschnitt 14 ausgegeben, der Schalter 18 wird
bewegt, um den Rückkopplungspfad
anzuschließen
und die zweite Restspannung VR2 wird der ersten RSD-Stufe 11 zur
Verfügung
gestellt. Diese Operation wird wiederholt, wobei die RSD-Stufen 11 und 12 zusätzliche
digitale Bits des Eingangssignals ausgeben. Die digitalen Bits werden
ausgerichtet, synchronisiert und in dem digitalen Abschnitt 14 verknüpft, um einen
binären
Ausgangscode mit einem Standardformat zur Verfügung zu stellen.
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Obwohl
diese Zweistufenlösung
einen A/D-Wandler mit niedriger Leistung, hoher Auflösung und
hoher Geschwindigkeit zur Verfügung
stellt, gibt es einen Bedarf an einen A/D-Wandler, der über minimale
Leistungsansprüche,
eine angemessene Geschwindigkeit und einen verkleinerten Siliziumbereich
verfügt.
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Die
US 6,016,115 beschreibt
einen Analog/Digital-Wandler,
der über
eine unipolare Referenzspannung und einen Wandlungsalgorithmus mit
drei Entscheidungsbereichen verfügt.
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Zusammenfassung
der Erfindung
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Um
einen A/D-Wandler mit niedriger Leistung, hoher Geschwindigkeit
und hoher Auflösung
zur Verfügung
zu stellen, der nicht viel Raum einnimmt, stellt die vorliegende
Erfin dung einen zyklischen A/D-Wandler zur Verfügung, in dem eine einzige Stufe
wiederholt verwendet wird, um die Wandlung durchzuführen. Ein niedriger
Stromverbrauch wird durch die Verwendung eines effizienten Verstärkungs-/Additions-/Subtraktions-Blocks
erreicht, der die selben Funktionen bei der selben Geschwindigkeit,
wie der oben erwähnte
zweistufige zyklische ADC, aber mit ungefähr der Hälfte an Schaltung, durchführt. Die
einzige Stufe verfügt über eine
direkt angeschlossene Rückkopplungsschleife,
die dem Eingangsanschluss der einzigen Stufe ein Restspannungsausgangssignal
zur Verfügung
stellt. Somit wird ein Analog/Digital-Wandler gemäß Anspruch
1 beschrieben.
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Kurze Beschreibung
der Zeichnungen
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Die
vorangehende Zusammenfassung sowie die nachfolgende ausführliche
Beschreibung bevorzugter Ausführungsformen
der Erfindung werden besser verstanden, wenn sie in Verbindung mit
den angehängten Zeichnungen
gelesen werden. Um die Erfindung darzustellen, werden in den Zeichnungen
Ausführungsformen gezeigt,
die zur Zeit bevorzugt werden. Es ist jedoch klar, dass die Erfindung
nicht auf die gezeigten genauen Anordnungen und Mittel beschränkt ist.
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1 ist
ein schematisches Blockdiagramm, das einen zweistufigen RSD-Analog/Digital-Wandler nach
dem Stand der Technik darstellt;
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2 ist
ein schematisches Blockdiagramm eines einstufigen RSD-A/D-Wandlers
gemäß der vorliegenden
Erfindung;
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3 ist
ein schematisches Blockdiagramm einer Ausführungsform des analogen Abschnitts
des A/D-Wandlers von 2;
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4 ist
ein schematisches Schaltbild des analogen Abschnitts von 3;
und
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5 ist
ein Timingdiagramm von Steuersignalen des in 4 gezeigten
analogen Abschnitts.
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Ausführliche
Beschreibung von bevorzugten Ausführungsformen
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Die
unten in Verbindung mit den angehängten Zeichnungen dargelegte
ausführliche
Beschreibung soll eine Beschreibung der zur Zeit bevorzugten Ausführungsformen
der Erfindung zur Verfügung
stellen und soll nicht die einzigen Formen darstellen, in denen
die vorliegende Erfindung praktiziert werden könnte. In den Zeichnungen werden
gleiche Bezugszeichen verwendet, um durchgehend gleiche Elemente
anzuzeigen.
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Es
wird nun auf 2 Bezug genommen, darin wird
ein Blockdiagramm eines zyklischen A/D-Wandlers 20 gemäß der vorliegenden
Erfindung gezeigt. Der A/D-Wandler 20 umfasst eine einzige
RSD-Stufe 22 und einen digitalen Abschnitt 24.
Die einzige RSD-Stufe 22 ist imstande, die Abtastrate und
Auflösung
der zweistufigen Architektur nach dem Stand der Technik aufrechtzuerhalten,
ohne die Geschwindigkeit der erforderlichen Verstärkungs-/Additions-/Subtraktions-Schaltung zu erhöhen. Nur
die Geschwindigkeit der Komparatoren wird erhöht. Die Verstärkungs-/Additions-/Subtraktions-Funktionen,
die zuvor zwei Stufen erforderten, werden durch die Verwendung einer
effizienten Architektur, die keine Erhöhung der Geschwindigkeit erfordert, in
eine Stufe implementiert, was in wesentlichen Einsparungen hinsichtlich
Fläche
und Leistung resultiert.
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Der
RSD-Stufe 22 wird durch einen ersten Schalter 32 ein
analoges Eingangssignal von einem Eingangsanschluss 30 zur
Verfügung
gestellt. Die RSD-Stufe 22 stellt dem digitalen Abschnitt 24 ein
digitales Ausgangssignal zur Verfügung. Die RSD-Stufe 22 erzeugt
außerdem
ein Restspannungssignal VR, das durch den ersten Schalter 32 rückgekoppelt
wird. Der erste Schalter 32 wird für den ersten Zyklus, in dem
das analoge Eingangssignal empfangen wird, geschlossen und dann
für die
restliche Zahl von Zyklen, die erforderlich sind, um ein Wandeln
des analogen Signals in ein digitales Signal abzuschließen, geöffnet. Vorzugsweise
ist die Rückkopplungsschleife
der RSD-Stufe 22 direkt von dem Ausgang der RSD-Stufe 22 an
den ersten Schalter 32 geschaltet. Dem Fachmann auf dem
Gebiet ist klar, dass die Zahl der erforderlichen Zyklen von der
Zahl von Bits in dem digitalen Ausgangssignal abhängt. Zum
Beispiel werden, wie unten ausführlicher
beschrieben, für
ein Zehn-Bit-Ausgangssignal zehn Komparator-Taktzyklen benötigt, während im
Falle der ursprünglichen zweistufigen
Architektur nur fünf
Verstärkungs-/Additions-/Subtraktions-Schaltungstaktzyklen
(10 Taktphasen) benötigt
werden.
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Der
digitale Abschnitt 24, wie der digitale Abschnitt 14 des
in 1 gezeigten A/D-Wandlers 10, verfügt über einen
Ausrichtungs- und Synchronisierungsblock 26 und einen Korrekturblock 28.
Die von der RSD-Stufe 22 ausgegebenen digitalen Bits werden
dem digitalen Abschnitt 24 zur Verfügung gestellt, wo sie ausgerichtet,
synchronisiert und verknüpft
werden, um einen binären
Ausgangscode mit einem Standardformat zur Verfügung zu stellen. Dem Fachmann
auf dem Gebiet ist klar, dass es eine Zahl von Möglichkeiten gibt, die Ausrichtung
und Synchronisierung durchzuführen, wie
zum Beispiel in dem oben erwähnten
US-Patent Nr. 5,644,313 offenbart, und die vorliegende Erfindung
soll nicht auf irgendeine bestimmte Möglichkeit begrenzt sein.
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Es
wird nun auf 3 Bezug genommen, darin wird
ein schematisches Blockdiagramm einer Ausführungsform der RSD-Stufe 22 gezeigt.
Die RSD-Stufe 22 umfasst den Eingangsanschluss 30,
dem das analoge Eingangssignal oder die Eingangsspannung zugeführt wird,
und den ersten Schalter 32, der verwendet wird, um das
analoge Eingangssignal als die Eingabe in die RSD-Stufe 22 auszuwählen.
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Die
RSD-Stufe 22 umfasst weiterhin einen ersten Komparator 34 und
einen zweiten Komparator 36. Der erste Komparator 34 verfügt über einen
ersten Anschluss, der an den ersten Schalter 32 angeschlossen ist,
der entweder das analoge Eingangssignal oder das Restspannungsrückkopplungssignal
VR empfängt,
und über
einen zweiten Anschluss, der ein erstes vorbestimmtes Spannungssignal
empfängt.
Vorzugsweise wird das Restspannungsrückkopplungssignal VR dem ersten
Komparator 34 über
einen direkten Rückkopplungssignalpfad
zur Verfügung
gestellt, wie in 3 gezeigt (das heißt, nicht über eine
dazwischenliegende Schaltung, wie zum Beispiel eine Abtast- und
Halteschaltung). Der erste Komparator 34 vergleicht die
seinen Eingangsanschlüssen
zugeführten
Signale und erzeugt ein erstes Komparatorausgangssignal.
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Der
zweite Komparator 36 verfügt ebenfalls über einen
ersten Anschluss, der an den ersten Schalter 32 angeschlossen
ist, der entweder das analoge Eingangssignal oder das Restspannungsrückkopplungssignal
VR empfängt,
und einen zweiten Anschluss, der ein zweites vorbestimmtes Spannungssignal
empfängt. Vorzugsweise
wird das Restspannungsrück kopplungssignal
VR dem zweiten Komparator 36, so wie dem ersten Komparator 34, über einen
direkten Rückkopplungssignalpfad,
ohne eine dazwischenliegende Schaltung, zur Verfügung gestellt, wie in 3 gezeigt.
Der zweite Komparator 36 vergleicht wahlweise das analoge
Eingangssignal oder das Restspannungsrückkopplungssignal VR mit dem
zweiten vorbestimmten Spannungssignal und erzeugt ein zweites Komparatorausgangssignal.
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In
der derzeit bevorzugten Ausführungsform
ist das erste vorbestimmte Spannungssignal eine vorbestimmte Hochpegelspannung
(VH), die einem positiven Eingangsanschluss des ersten Komparators 34 zugeführt wird,
und das zweite vorbestimmte Spannungssignal eine vorbestimmte Niedrigpegelspannung
(VL), die einem positiven Eingangsanschluss des zweiten Komparators 36 zugeführt wird.
Wahlweise wird das analoge Eingangssignal oder das Restspannungsrückkopplungssignal
in einen negativen Eingangsanschluss des ersten und zweiten Komparators 34, 36 eingegeben.
Die Werte für
VH und VL hängen
von der Verfahrenstechnologie ab, da diese die Netzspannung begrenzen
kann. In der derzeit bevorzugten Ausführungsform jedoch ist VH ungefähr 1,5 V,
möglichst
1,475 V, während
VL ungefähr
1,2 V, möglichst
1,225 V, ist.
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Die
Ausgänge
des ersten und zweiten Komparators 34, 36 sind
an eine Logikschaltung 38 angeschlossen, die das erste
und zweite Komparatorausgangssignal empfängt und ein digitales Zwei-Bit-Ausgangssignal D0,
D1 erzeugt, das das Eingangssignal darstellt. Die Logikschaltung 38 arbeitet
auf die selbe Art und Weise wie die in dem oben erwähnten US-Patent Nr. 5,644,313
beschriebene Logikschaltung. Für
den ersten Zyklus werden die unbearbeiteten digitalen Ausgangsbits
D0, D1 in dem digitalen Abschnitt 24 ausgerichtet und synchronisiert
und dann mit den digitalen Ausgangsbits aus nachfolgenden Zyklen
verknüpft,
um einen binären Ausgangscode
mit einem Standardformat zu bilden, wie unten ausführlicher
diskutiert. Die Logikschaltung 38 erzeugt außerdem ein
hohes Schaltersteuersignal 40, ein mittleres Schaltersteuersignal 41 und
ein niedriges Schaltersteuersignal 42, basierend auf den
ersten und zweiten Komparatorausgangssignalen.
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Die
RSD-Stufe 22 umfasst außerdem einen Verstärkungsblock 44,
der über
einen Eingang verfügt,
der an den ersten Schalter 32 angeschlossen ist. Der Verstärkerblock 44 empfängt wahlweise
das analoge Eingangssignal oder das Restspannungsrückkopplungssignal
VR und erzeugt ein Verstärkerblockausgangssignal.
In der derzeit bevorzugten Ausführungsform
multipliziert der Verstärkerblock 44 die
in ihn eingegebene Spannung mit einem Faktor von 2.
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Eine
Addierschaltung oder ein Addierer 46 ist mit dem Ausgang
des Verstärkerblocks 44 verbunden. Der
Addierer 46 erzeugt das Restspannungsrückkopplungssignal VR durch
Addieren des Verstärkerblockausgangssignals
zu einer ersten Referenzspannung, einer zweiten Referenzspannung,
oder Null. Die erste und zweite Referenzspannung, oder Null, werden
unter Verwendung der durch die Logikschaltung 38 erzeugten hohen,
mittleren und niedrigen Schaltersteuersignale 40, 41 und 42 ausgewählt. Im
Besonderen ist eine vorbestimmte hohe Referenzspannungsquelle (+Vref)
an den Addierer 46 durch einen zweiten Schalter 48 angeschlossen,
eine vorbestimmte Nullspannung an den Addierer 46 durch
einen dritten Schalter 49 angeschlossen und eine vorbestimmte
niedrige Referenzspannungsquelle (–Vref) an den Addierer 46 durch
einen vierten Schalter 50 angeschlossen. Der zweite Schalter 48 wird
durch das hohe Schaltersteuersignal 40, der dritte Schalter 49 durch
das mittlere Schaltersteuersignal 41 und der vierte Schalter 50 durch
das niedrige Schaltersteuersignal 42 gesteuert. Wie oben
diskutiert, hängen
Spannungswerte im Allgemeinen von dem Verfahren ab. In der derzeit
bevorzugten Ausführungsform
jedoch ist die Spannung Vdd ungefähr 2,7 V, +Vref ungefähr (2,7
V/2+0,5 V) oder ungefähr
1,85 V und –Vref
ungefähr
(2,7 V/2–0,5
V) oder ungefähr
0,85 V.
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Ein
Rückkopplungsschalter 52 wird
zur Auswahl des Restspannungsrückkopplungssignals
VR als eine Eingabe in den Verstärkerblock 44 und
den ersten und zweiten Komparator 34, 36 zur Verfügung gestellt. Der
Rückkopplungsschalter 52 ist
bei einem Knoten zwischen den Eingängen zu dem ersten und zweiten
Komparator 34, 36, dem Eingang zu dem Verstärkungsblock 44 und
dem Ausgang des Addierers 46 lokalisiert. Wenn der Rückkopplungsschalter 52 geschlossen
ist, ist der erste Schalter 32 offen, so dass das Restspannungsrückkopplungssignal
VR in den ersten und zweiten Komparator 34, 36 und
den Verstärkerblock 44 eingegeben
wird. Wenn der erste Schalter 32 geschlossen ist, ist der
Rückkopplungsschalter 52 offen,
so dass das analoge Eingangssignal in den Verstärkerblock 44 und den
ersten und zweiten Komparator 34, 36 eingegeben
wird. Wie zuvor diskutiert, ist der erste Schalter 32 in
einem ersten Zyklus des Wandelns eines analogen Eingangssignals
geschlossen und wird für
nachfolgende Zyklen eines Wandelns des analogen Eingangssignals
geöffnet.
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In
einer Ausführungsform
der Erfindung arbeitet die Logikschaltung 38 gemäß den in
Tabelle 1 spezifizierten Bedingungen.
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Wie
unten ausführlicher
diskutiert werden wird, arbeiten der erste und der zweite Komparator 34, 36 bei
ungefähr
der doppelten Geschwindigkeit des Verstärkerblocks 44 und
des Addierers 48, da der Wandler 20 nur über eine
einzige RSD-Stufe 22 verfügt.
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4 ist
ein ausführlicheres
schematisches Schaltbild einer Implementierung einer RSD-Stufe 60 gemäß einer
bevorzugten Ausführungsform
der Erfindung. Die RSD-Stufe 60 umfasst den Eingangsanschluss 30,
der ein analoges Eingangssignal empfängt. Der erste Schalter 32 ist
zwischen den Eingangsanschluss 30 und einen ersten Knoten
N1 zur selektiven Zuführung
des analogen Eingangssignals an den ersten Knoten N1 geschaltet.
Der Rückkopplungsschalter 52 ist
zwischen den ersten Knoten N1 und einen zweiten Knoten N2 zur selektiven
Zuführung
des Restspannungsrückkopplungssignals
VR an den ersten Knoten N1 geschaltet. Wie zuvor diskutiert, ist,
wenn der erste Schalter 32 geschlossen ist, der Rückkopplungsschalter 52 offen,
und, wenn der erste Schalter 32 offen ist, der Rückkopplungsschalter 52 geschlossen.
Der erste Schalter 32 ist in einem ersten Zyklus einer
A/D-Operation geschlossen und der Rückkopplungsschalter 52 ist
in nachfolgenden Zyklen der A/D-Operation geschlossen. Wenn der
Rückkopplungsschalter 52 geschlossen ist,
wird dem ersten Knoten N1 ein Restspannungsrückkopplungssignal zugeführt.
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Der
erste Komparator 34 verfügt über einen positiven Eingangsanschluss,
der an den ersten Knoten N1 angeschlossen ist, und einen negativen
Eingangsanschluss, der die vorbestimmte Hochpegelspannung VH empfängt. Der
erste Komparator 34 vergleicht wahlweise das analoge Eingangssignal
oder das Restspannungsrückkopplungssignal,
wie durch die Stellung des ersten Schalters 32 beziehungsweise
des Rückkopplungsschalters 52 bestimmt,
mit der vorbestimmten Hochpegelspannung VH und erzeugt ein erstes
Komparatorausgangssignal. Der positive Eingangsanschluss des zweiten
Komparators 36 ist an den ersten Knoten N1 angeschlossen
und sein negativer Eingangsanschluss empfängt die vorbestimmte Niedrigpegelspannung
VL. Der zweite Komparator 36 vergleicht wahlweise das analoge
Eingangssignal oder das Restspannungsrückkopplungssignal mit der vorbestimmten
Niedrigpegelspannung VL und erzeugt ein zweites Komparatorausgangssignal.
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Ein
betriebsbereiter Verstärker 62 verfügt über einen
negativen Eingangsanschluss, der an den ersten Knoten N1 zum Empfangen
wahlweise des analogen Eingangssignals oder des Restspannungsrückkopplungssignals
angeschlossen ist. Ein positiver Eingangsanschluss des betriebsbereiten
Verstärkers 62 ist
mit der Erde verbunden. Ein Ausgangsanschluss des betriebsbereiten
Verstärkers 62 ist
mit der Erde verbunden. Ein Ausgangsanschluss des betriebsbereiten
Verstärkers 62 ist
an den zweiten Knoten N2 angeschlossen. Der betriebsbereite Verstärker 62 erzeugt
das Restspannungsrückkopplungssignal
VR und führt
es dem zweiten Knoten N2 zu. Wie zuvor diskutiert, wird das Restspannungsrück kopplungssignal
vorzugsweise direkt von dem Ausgang des betriebsbereiten Verstärkers 62 bei
dem zweiten Knoten N2 dem Eingang des betriebsbereiten Verstärkers 62 ohne
eine dazwischen liegende Abtast- und Halteschaltung zugeführt.
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Die
Logikschaltung 38 ist an den ersten und den zweiten Komparator 34, 36 angeschlossen
und empfängt
das erste und zweite Komparatorausgangssignal. Die Logikschaltung 38 erzeugt
ein digitales Ausgangssignal D0, D1 basierend auf dem ersten und
zweiten Komparatorausgangssignal (siehe Tabelle 1). Die Logikschaltung 38 erzeugt
außerdem
eine Mehrzahl von Steuersignalen h1, h2, 11, 12, m1 und m2, die
verwendet werden, um die Schalter der RSD-Stufe 60 zu steuern.
Dem Fachmann auf dem Gebiet ist klar, dass die Steuersignale hl,
h2, 11, 12, m1 und m2 den hohen, mittleren beziehungsweise niedrigen
Steuersignalen 40, 41 und 42 von 3 entsprechen.
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Der
Verstärkungsblock 44 und
die Addiererschaltung 46 von 3 werden
unter Verwendung einer gemeinsam verwendeten Schaltung, die den
betriebsbereiten Verstärker 62 und
die in 4 gezeigten und unten ausführlich beschriebenen Kondensatoren
und Schalter umfasst, implementiert.
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Ein
erster Kondensator C1 ist durch einen dritten Schalter 64 an
den zweiten Knoten N2 und durch einen vierten Schalter 66 an
den negativen Eingangsanschluss des betriebsbereiten Verstärkers 62 angeschlossen.
Der dritte und vierte Schalter 64, 66 werden mit
einem Taktsignal p2 gesteuert. Ein zweiter Kondensator C2 ist durch
den vierten Schalter 66 an den negativen Eingangsanschluss
des betriebsbereiten Verstärkers 62 und
durch einen fünften
Schalter 68 an den ersten Knoten angeschlossen. Der fünfte Schalter 68 wird durch
ein Taktsignal p1 gesteuert.
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Ein
sechster Schalter 70 ist zwischen eine erste Referenzspannungsquelle
(+Vref) und einen dritten Knoten N3, der zwischen dem zweiten Kondensator
C2 und dem fünften
Schalter 68 lokalisiert ist, geschaltet. Der sechste Schalter
wird durch das durch die Logikschaltung 38 erzeugte Signal
h1 gesteuert. Ein siebter Schalter 72 ist zwischen eine
zweite Referenzspannungsquelle (–Vref) und den dritten Knoten
N3 geschaltet. Der siebte Schalter 72 wird durch das durch
die Logikschaltung 38 erzeugte Signal 11 gesteuert.
Ein achter Schalter 74 ist zwischen eine Null-Spannung
oder Erde und den dritten Knoten N3 geschaltet. Der achte Schalter 74 wird
durch ein durch die Logikschaltung 38 erzeugtes Signal
m1 gesteuert.
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Ein
dritter Kondensator C3 ist durch einen neunten Schalter 76 an
den zweiten Knoten N2 und durch einen zehnten Schalter 78 an
den negativen Eingangsanschluss des betriebsbereiten Verstärkers 62 angeschlossen.
Der neunte Schalter 76 wird durch das Taktsignal p2 und
der zehnte Schalter 78 durch das Taktsignal p1 gesteuert.
Ein vierter Kondensator C4 ist durch einen elften Schalter 80 an
den zweiten Knoten N2 und durch den zehnten Schalter 78 an
den negativen Eingangsanschluss des betriebsbereiten Verstärkers 62 angeschlossen.
Der elfte Schalter 80 wird durch das Taktsignal p2 gesteuert.
Ein zwölfter
Schalter 82 ist zwischen den zweiten Knoten N2 und einen
vierten Knoten N4, der zwischen dem dritten Kondensator C3 und dem neunten
Schalter 76 lokalisiert ist, geschaltet. Der zwölfte Schalter 82 wird
durch das Taktsignal p1 gesteuert. Ein dreizehnter Schalter 84 ist
zwischen den Rückkopplungsschalter 52 und
einen fünften
Knoten N5, der zwischen dem ersten Kondensator C1 und dem dritten
Schalter 64 lokalisiert ist, geschaltet. Der dreizehnte
Schalter 84 wird durch das Taktsignal p1 gesteuert.
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Ein
vierzehnter Schalter 86 ist zwischen die erste Referenzspannungsquelle
(+Vref) und einen sechsten Knoten N6, der zwischen dem elften Schalter 80 und
dem vierten Kondensator C4 lokalisiert ist, geschaltet. Der vierzehnte
Schalter 86 wird durch das durch die Logikschaltung 38 erzeugte
Steuersignal h2 gesteuert. Ein fünfzehnter
Schalter 88 ist zwischen die zweite Referenzspannungsquelle
(–Vref)
und den sechsten Knoten N6 geschaltet. Der fünfzehnte Schalter 88 wird
durch das durch die Logikschaltung 38 erzeugte Steuersignal 12 gesteuert.
Ein sechzehnter Schalter 90 ist zwischen den sechsten Knoten
N6 und die Erde geschaltet. Der sechzehnte Schalter 90 wird
durch das durch die Logikschaltung 38 erzeugte Steuersignal
m2 gesteuert.
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Das
Eingangssignal oder die Restspannungsrückkopplung werden auf den Kondensatoren
C1 und C2 während
der Zeit p1 abgetastet, wie in 5 gezeigt.
Dann wird, während
der Zeit p2, das abgetastete Eingangssignal, das zuvor auf den Kondensatoren
C1 und C2 während
der Zeit p1 gespeichert war, verarbeitet, um ein Ausgangs- oder
Restsignal zu erzeugen, das gleich zweimal das Eingangssignal plus
oder minus die Referenzspannung (+Vref, –Vref) beziehungsweise die
Nullspannung ist.
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5 ist
ein Timingdiagramm, das die Taktsignale c1, c2, p1 und p2 der in 4 gezeigten
RSD-Stufe 60 zeigt. Die Taktsignale c1 und c2 werden verwendet,
um den ersten und zweiten Komparator 34, 36 zu
betreiben, während
die Taktsignale p1, p2 die Schalter 64, 66, 68, 76, 78, 80, 82 und 84 betreiben.
Das Timingdiagramm zeigt, dass der erste und zweite Komparator 34, 36 bei
ungefähr
der doppelten Ge schwindigkeit des betriebsbereiten Verstärkers 62 arbeiten. 4 und 5 zeigen
der Einfachheit halber nur vier Taktsignale und sollen auf keinen
Fall die Verwendung zusätzlicher
Taktphasen in der vorliegenden Erfindung ausschließen. Es
sollte beachtet werden, dass, obwohl nur vier Taktsignale (c1, c2,
p1 und p2) gezeigt werden, dem Fachmann auf dem Gebiet gut bekannt
ist, dass häufig
verzögerte
Versionen dieser Signale verwendet werden, um die Schalter zu betreiben,
die an den invertierenden Eingang des betriebsbereiten Verstärkers oder andere
kritische Standorte angeschlossen sind, um Fehler in dem Abtast-
und Resterzeugungsprozess zu verringern.
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Der
einstufige RSD-A/D-Wandler der vorliegenden Erfindung verfügt über verringerte
Leistungsanforderungen und eine kleinere Fläche als der zweistufige RSD-A/D
nach dem Stand der Technik. Die Verringerung in Leistung und Fläche werden
durch eine effiziente Verwendung eines einzigen betriebsbereiten
Verstärkers
erreicht, der in dem Verstärkungs-/Additions-Block
enthalten ist. Der betriebsbereite Verstärker 62 wird auf beiden
Phasen des Taktes verwendet, so dass keine Zeit verschwendet wird,
wie es in der ursprünglichen zweistufigen
Architektur der Fall war. Aus einem Wiederverwenden der Komparatoren
resultiert eine zusätzliche
Einsparung von Fläche
oder Immobilien. In der vorliegenden Erfindung werden nur zwei Komparatoren benötigt. Da
nur zwei Komparatoren verwenden werden, werden die zwei Komparatoren
jedoch bei ungefähr der
doppelten Rate als der Rest der Schaltung in der RSD-Stufe getaktet.
Das heißt,
die Komparatoren werden bei der doppelten Rate wie in dem ursprünglichen
zweistufigen ADC getaktet, während die
anderen Schaltungen bei der selben Rate wie die Schaltung nach dem
Stand der Technik getaktet werden.
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Ein
Vergleich des zweistufigen RSD-A/D-Wandlers nach dem Stand der Technik
mit dem einstufigen RSD-A/D-Wandler der vorliegenden Erfindung wird
in Tabelle 2 gezeigt.
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Der
Tabelle 2 kann entnommen werden, dass der einstufige RSD-A/D-Komparator
eine Auflösung
von 10 Bits bei einer Abtastrate von 1 Ms/s zur Verfügung stellt.
Die Menge an verbrauchtem Strom wird von 15 mW auf 1,38 mW wesentlich
und die Chip-Fläche
um einen Faktor von 10 verringert. Solche Verbesserungen werden
außerdem
erreicht, ohne DNL und INL zu beeinflussen. DNL (Differential-Nichtlinearität) und INL
(Integral-Nichtlinearität)
sind Genauigkeitsparameter, die verwendet werden, um die Leistung
von A/D-Wandlern zu messen.
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Dem
Fachmann auf dem Gebiet ist klar, dass, obwohl die Zeichnungen der
Einfachheit halber unsymmetrische Schaltungen zeigen, der A/D-Wandler
vorzugsweise unter durchgängi ger
Verwendung von vollständig
differentialen Schaltungen für
eine verbesserte Unterdrückung
des Stromverbrauchs und einen erhöhten dynamischen Bereich implementiert
wird. Es ist offensichtlich, dass die vorliegende Erfindung einen
leistungsstarken einstufigen zyklischen RSD-A/D-Wandler zur Verfügung stellt.
Die einstufige Architektur ist imstande, die selbe oder eine bessere
Leistung als der zweistufige RSD-A/D-Wandler nach dem Stand der
Technik und gleichzeitig mit einem viel geringeren Stromverbrauch
und in einer kleineren Fläche
zu erreichen. Es ist klar, dass der A/D-Wandler unter Verwendung verschiedener
Technologien hergestellt werden kann, wie zum Beispiel CMOS und
BiCMOS. Weiterhin kann der A/D-Wandler in vielen Anwendungen verwendet
werden, die digitale Kameras und drahtlose Kommunikationsvorrichtungen
umfassen. Es ist klar, dass die vorliegende Erfindung nicht auf
die offenbarten bestimmten Ausführungsformen
begrenzt ist, sondern Modifikationen der vorliegenden Erfindung
umfasst, wie in den angehängten
Ansprüchen
definiert.
