KR20040033031A - 저전력 순환 ａ/ｄ 변환기 - Google Patents
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Abstract
저전력 순환 RSD ADC(20)는 아날로그 입력 신호와 잔류 전압 피드백 신호 중 하나를 수신하고, 그 선택된 신호를 디지털 출력 신호로 변환하는 단일 RSD 스테이지(22)를 갖는다. 이 RSD 스테이지(22)는 잔류 전압 피드백 신호를 발생시킨다. 제 1 스위치(32)는 아날로그 입력을 RSD 스테이지에 인가하기 위해 변환기 입력 단자(30)와 RSD 스테이지(22)의 입력 사이에 접속된다. 제 2 스위치(52)는 RSD 스테이지(22)의 출력과 RSD 스테이지의 입력 사이에 접속된다. RSD 스테이지(22)는 고전압 및 저전압을 각각 미리 결정하는 한 쌍의 비교기들(34, 36)을 포함한다. 논리 회로(38)는 이들 출력들에 기초하여 디지털 출력 신호를 발생시킨다.
Description
집적 회로 기술에 있어서의 진보는 무선 통신들 및 디지털 카메라들과 같은 여러 가지 애플리케이션을 위해 복잡한 "시스템온칩(system-on-a-chip)"의 개발을 가능케 하고 있다. 그러한 애플리케이션들은 저전력 및 작은 회로 영역이 중요한 디자인 요소인 휴대용 전자 디바이스들에서 구현된다. 저전력 및 저전압 회로들은 배터리 전력 요건들을 감소시키는데 필요하고, 이는 보다 소수의 또는 보다 작은 배터리들을 요하는 디자인들을 위해 허용될 수 있고, 이는 다시 디바이스 크기, 중량 및 작동 온도를 감소시킨다.
그러나, 그러한 디바이스들은 디지털 신호들로 변환되어야 하는 아날로그 입력 신호들을 수신한다. 작은 영역 내에서 저전력 동작 및 고분해능을 달성하는 여러 가지 종래의 순환(알고리즘) A/D 변환기들이 공지되어 있다. 예를 들면, 본 발명의 양수인인 Motorola Inc.에 양도된 미합중국 특허 제 5,644,313호는 동기화 및 정정 기능들을 수행하는 디지털 논리 섹션이 후속하는 2개의 RSD 스테이지들을 갖는 순환 RSD를 개시하고 있으며, 이 특허 문헌을 참고 문헌으로서 본 명세서에 인용한다.
도 1을 참조하면, 미합중국 특허 제 5,644,313호에 개시된 것과 같은 순환 RSD A/D의 블록도가 도시된다. A/D 변환기(10)는 정렬 및 동기화 블록(15) 및 정정 블록(16)을 갖는 디지털 섹션(14)이 후속하는 2개의 RSD 스테이지들(11 및 12)을 갖는 아날로그 섹션을 포함한다. 아날로그 입력 신호(전압)는 스위치(18)를 경유하여 제 1 RSD 스테이지(11)에 입력된다. 입력 신호가 수신된 후, 스위치(18)가 개방된다. 제 1 RSD 스테이지(11)는 입력 신호를 고전압(VH) 및 저전압(VL)과 비교하고, 그 비교 결과들에 기초하여, 제 1 디지털 출력 신호, 이 경우, msb를 발생시킨다. 제 1 RSD 스테이지(11)는 또한 제 1 잔류 전압(VR1)을 발생시키기도 한다. msb는 디지털 섹션(14)으로 출력되고, 잔류 전압(VR1)은 제 2 RSD 스테이지(12)로 입력된다. 제 2 RSD 스테이지(12)는 또한 고전압 및 저전압 비교 동작들을 수행하고, 제 2 디지털 출력 신호(msb-1), 및 제 2 잔류 전압(VR2)을 발생시킨다. 제 2 디지털 출력 신호(msb-1)는 디지털 섹션(14)에 출력되고, 스위치(18)는 피드백 경로에 접속하도록 이동되고, 제 2 잔류 전압(VR2)은 제 1 RSD 스테이지(11)에 제공된다. 이러한 동작은 입력 신호의 추가 디지털 비트들을 출력하는 RSD 스테이지들(11, 12)에 의해 반복된다. 디지털 비트들은 표준 포맷 2진 출력 코드를 제공하도록 디지털 섹션(14)에서 정렬되고, 동기화되고, 조합된다.
이러한 2-스테이지 해결책은 저전력, 고분해능 및 고속 A/D 변환기를 제공하지만, 최소 전력 요건들, 등가 속도 및 감소된 실리콘 영역을 갖는 A/D 변환기가 필요하다.
본 발명은 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기에 관한 것이며, 특히 저전력 단일 스테이지 RSD A/D 변환기에 관한 것이다.
도 1은 종래 기술의 2-스테이지 RSD 아날로그-디지털 변환기를 도시하는 개략적 블록도.
도 2는 본 발명에 따른 단일 스테이지 RSD A/D 변환기의 개략적 블록도.
도 3은 도 2의 A/D 변환기의 아날로그 섹션의 일 실시예의 개략적 블록도.
도 4는 도 3의 아날로그 섹션의 개략적 회로도.
도 5는 도 4에 도시된 아날로그 섹션의 제어 신호들의 타이밍도.
본 발명의 요약
많은 공간을 점유하지 않는 저전력, 고속, 고분해능 A/D 변환기를 제공하기 위해, 본 발명은 단일 스테이지가 변환을 실행하도록 반복적으로 사용되는 순환 A/D 변환기를 제공한다. 상기 2-스테이지 순환 ADC와 동일한 속도로 동일한 기능을 수행하지만, 그 회로의 거의 절반인, 저전력 소비가 충분한 이득/부가/감산 블록의 사용을 통해 달성된다. 단일 스테이지는 잔류 전압 출력 신호를 단일 스테이지 입력 단자에 제공하는 직접 접속된 피드백 루프를 갖는다.
상기 요약뿐만 아니라, 본 발명의 바람직한 실시예들의 다음 상세한 설명은 첨부된 도면들과 관련하여 판독할 때 보다 잘 이해될 것이다. 본 발명을 예시하기 위해, 현재 바람직한 실시예들이 도면에 도시된다. 그러나, 본 발명은 도시된 바와 같은 배열들과 수단들에만 한정되지 않음을 알아야 한다.
첨부된 도면들과 관련하여 아래 설명된 상세한 설명은 본 발명의 현재의 바람직한 실시예들을 설명하는 것으로 의도되며, 본 발명이 실시될 수 있는 형태들만을 나타내고자 의도되는 것은 아니다. 동일하거나 또는 등가의 기능들은 본 발명의 정신 및 범위에 포함되는 상이한 실시예들에 의해 수행될 수 있는 것으로 이해되어야 한다. 도면들에서, 동일한 번호들은 명세서 전반에서 동일한 소자들을 지시하기 위해 사용된다.
이하, 도 2를 참조하면, 본 발명에 따른 순환 A/D 변환기(20)의 블록도가 도시된다. A/D 변환기(20)는 단일 RSD 스테이지(22) 및 디지털 섹션(24)을 포함한다. 단일 RSD 스테이지(22)는 필요한 이득/부가/감산 회로의 속도를 증가시키지 않고 종래 기술의 2-스테이지 아키텍처의 샘플 속도 및 분해능을 유지할 수 있다. 비교기들의 속도 만이 증가된다. 이전에 2 스테이지들을 필요로 했던 이득/부가/감산 기능들은 속도의 증가를 필요로 하지 않는 효율적인 아키텍처의 사용을 통해 1 스테이지로 구현되고, 그에 따라 현저한 영역 및 전력 절감을 초래한다.
아날로그 입력 신호는 입력 단자(30)로부터 제 1 스위치(32)를 경유하여 RSD 스테이지(22)로 제공된다. RSD 스테이지(22)는 디지털 출력 신호를 디지털 섹션(24)에 제공한다. RSD 스테이지(22)는 또한 잔류 전압 신호(VR)를 발생시키고, 이는 제 1 스위치(22)를 통해 피드백된다. 제 1 스위치(32)는 제 1 사이클을 위해 폐쇄되고, 여기서 아날로그 입력 신호가 수신되고, 이어서 아날로그 신호를 디지털 신호로 변환시키는 것을 완료하기 위해 그것이 취하는 사이클들의 나머지 수에 대해 개방된다. 바람직하게는, RSD 스테이지(22)의 피드백 루프는 RSD 스테이지(22) 출력으로부터 제 1 스위치(32)로 직접 접속된다. 당업계의 숙련자들이 이해하는 바와 같이, 필요한 사이클들의 수는 디지털 출력 신호의 비트들의 수에 좌우된다. 예를 들면, 아래 상세히 설명되는 바와 같이, 10 비트 출력 신호에 대해, 10개의 비교기 클록 사이클들이 요구되는 한편, 오리지널 2-스테이지 아키텍처를 갖는 경우에 의한 바 단지 5개의 이득/부가/감산 회로 클록 주기들(10 클록 위상들)이 요구된다.
도 1에 나타낸 A/D 변환기(10)의 디지털 섹션(14)과 마찬가지로 디지털 섹션(24)은 정렬 및 동기화 블록(26) 및 정정 블록(28)을 갖는다. RSD 스테이지(22)로부터 출력된 디지털 비트들은 디지털 섹션(24)에 제공되고, 여기서, 이들은 정렬되고, 동기화되고, 조합되어 표준 포맷 2진 출력 코드를 제공한다. 당업계의 통상의 기술을 가진 자들이 이해하는 바와 같이, 상기 미합중국 특허 제 5,644,313호에 교시된 바의 정렬 및 동기화를 수행하는 많은 방식들이 존재하고, 본 발명은 임의의 특정 방식으로 제한되도록 의도되지 않는다.
이하 도 3을 참조하면, RSD 스테이지(22)의 일 실시예의 개략적 블록도가 도시된다. RSD 스테이지(22)는 아날로그 입력 신호 또는 전압이 인가되는 입력 단자(30) 및 RSD 스테이지(22)에 대한 입력으로서 아날로그 입력 신호를 선택하기 위해 사용되는 제 1 스위치(32)를 포함한다.
RSD 스테이지(22)는 제 1 비교기(34) 및 제 2 비교기(36)를 더 포함한다. 제 1 비교기(34)는 아날로그 입력 신호 또는 잔류 전압 피드백 신호(VR)를 수신하는 제 1 스위치(32)에 접속된 제 1 단자 및 제 1의 소정의 전압 신호를 수신하는제 2 단자를 갖는다. 바람직하게는, 잔류 전압 피드백 신호(VR)는 도 3에 도시된 바와 같은 직접적인 피드백 신호 경로를 통해 (즉, 시료 및 유지 회로 등의 개입하는 회로 없이) 제 1 비교기(34)에 제공된다. 제 1 비교기(34)는 그의 입력 단자들에 인가된 신호들을 비교하고 제 1 비교기 출력 신호를 발생시킨다.
제 2 비교기(36)는 아날로그 입력 신호 또는 잔류 전압 피드백 신호(VR)를 수신하는 제 1 스위치(32)에 접속된 제 1 단자 및 제 2의 소정의 전압 신호를 수신하는 제 2 단자를 갖는다. 바람직하게는, 제 1 비교기(34)와 마찬가지로, 잔류 전압 피드백 신호(VR)는 도 3에 도시된 바와 같이 개입하는 회로 없이 직접적인 피드백 신호 경로를 통해 제 2 비교기(36)에 제공된다. 제 2 비교기(36)는 제 2의 소정의 전압 신호에 대해 아날로그 입력 신호의 선택된 것 및 잔류 전압 피드백 신호(VR)를 비교하고, 제 2 비교기 출력 신호를 발생시킨다.
현재 바람직한 실시예에서, 제 1의 소정의 전압 신호는 제 1 비교기(34)의 양의 입력 단자에 인가된 소정의 고전압(VH)이고, 제 2의 소정의 전압 신호는 제 2 비교기(36)의 양의 입력 단자에 인가된 소정의 저전압(VL)이다. 아날로그 입력 신호의 선택된 것 및 잔류 전압 피드백 신호는 제 1 및 제 2 비교기들(34, 36)의 음의 입력 단자에 입력된다. VH 및 VL에 대한 값들은 이들이 전력 공급 전압을 제한할 수 있기 때문에 공정 기술의 함수이다. 그러나, 현재의 바람직한 실시예에서, VH는 약 1.5v이고, 보다 바람직하게는 약 1.475v인 한편, VL은 약 1.2v이고, 보다 바람직하게는 1.225v이다.
제 1 및 제 2 비교기들(34, 36)의 출력들은 논리 회로(38)에 접속되고, 이는제 1 및 제 2 비교기 출력 신호들을 수신하고 아날로그 입력 신호의 대표인 2-비트 디지털 출력 신호(D0, D1)를 발생시킨다. 논리 회로(38)는 상기 미합중국 특허 제 5,644,313호에 개시된 논리 회로와 동일한 방식으로 작동한다. 제 1 사이클에 대해, 원료 디지털 출력 비트들(D0, D1)은 디지털 섹션(24)에서 정렬되고 동기화되고, 이어서 아래 보다 상세히 고찰되는 바의 표준 포맷 2진 출력 코드를 형성하기 위해 후속 사이클들로부터 디지털 출력 비트들과 조합된다. 논리 회로(38)는 또한 제 1 및 제 2 비교기 출력 신호들에 기초하여 높은 스위치 제어 신호(40), 중간 스위치 제어 신호(41) 및 낮은 스위치 제어 신호(42)를 발생시킨다.
RSD 스테이지(22)는 또한 제 1 스위치(32)에 접속된 입력을 갖는 이득 블록(44)을 포함한다. 이득 블록(44)은 아날로그 입력 신호의 선택된 것 및 잔류 전압 피드백 신호(VR)를 수신하고 이득 블록 출력 신호를 발생시킨다. 현재의 바람직한 실시예에서, 이득 블록(44)은 그에 입력된 전압에 팩터 2를 승산시킨다.
합산 회로 또는 가산기(46)는 이득 블록(44)의 출력에 접속된다. 가산기(46)는 이득 블록 출력 신호를 제 1 기준 전압, 제 2 기준 전압 또는 0에 부가함으로써 잔류 전압 피드백 신호를 발생시킨다. 제 1 및 제 2 기준 전압들 또는 0은 논리 회로(38)에 의해 발생된 고, 중, 및 저 스위치 제어 신호들(40, 41 및 42)을 사용하여 선택된다. 보다 상세하게는, 소정의 높은 기준 전압원(+Vref)은 제 2 스위치(48)를 경유하여 가산기(46)에 접속되고, 소정의 0 전압은 제 3 스위치(49)를 경유하여 가산기(46)에 접속되고, 소정의 낮은 기준 전압원(-Vref)은 제 4 스위치(50)를 경유하여 가산기(46)에 접속된다. 제 2 스위치는 높은 스위치제어 신호(40)에 의해 제어되고, 제 3 스위치(49)는 중간 스위치 제어 신호(41)에 의해 제어되고, 제 4 스위치(50)는 낮은 스위치 제어 신호(42)에 의해 제어된다. 상기 고찰한 바와 같이, 전압 값들은 일반적으로 공정의 함수이다. 그러나, 현재의 바람직한 실시예에서, 전압(Vdd)는 약 2.7v이고, +Vref는 약 (2.7v/2+0.5v)이거나 약 1.85v이고, -Vref는 약 (2.7v/2-0.5v)이거나 약 0.85v이다.
피드백 스위치(52)는 이득 블록(44) 및 제 1 및 제 2 비교기들(34, 36)에 대한 입력으로서 잔류 전압 피드백 신호(VR)를 선택하기 위해 제공된다. 피드백 스위치(52)는 제 1 및 제 2 비교기들(34, 36)에 대한 입력들, 이득 블록(44)에 대한 입력 및 가산기(46)의 출력 사이의 노드에 배치된다. 피드백 스위치(52)가 폐쇄될 때, 제 1 스위치(32)는 잔류 전압 피드백 신호(VR)가 제 1 및 제 2 비교기들(34, 36) 및 이득 블록(44)으로 입력되도록 개방된다. 제 1 스위치(32)가 폐쇄될 때, 피드백 스위치(52)는 아날로그 입력 신호가 이득 블록(44) 및 제 1 및 제 2 비교기들(34, 36)에 입력되도록 개방된다. 이미 고찰된 바와 같이, 제 1 스위치(32)는 아날로그 입력 신호를 변환시키는 제 1 사이클에서 폐쇄되고, 제 1 스위치(32)는 아날로그 입력 신호를 변환시키는 후속 사이클들에서 개방된다.
본 발명의 일 실시예에서, 논리 회로(38)는 표 1에 명시된 조건들에 따라 작동한다.
| 입력 전압 | D0 | D1 | 스위치 48 | 스위치 50 | 스위치 49 |
| Vin > VH | 1 | 0 | 개방됨 | 폐쇄됨 | 개방됨 |
| VL < Vin < VH | 0 | 1 | 개방됨 | 개방됨 | 폐쇄됨 |
| Vin < VL | 0 | 0 | 폐쇄됨 | 개방됨 | 개방됨 |
아래 보다 상세히 고찰하게 되는 바와 같이, A/D 변환기(20)는 단일 RSD 스테이지(22)만을 갖고, 제 1 및 제 2 비교기들(34, 36)은 이득 블록(44) 및 가산기(48)의 속도의 약 2배로 작동한다.
도 4는 본 발명의 바람직한 실시예에 따른 RSD 스테이지(60)의 하나의 구현의 보다 상세한 개략적 회로도이다. RSD 스테이지(60)는 아날로그 입력 신호를 수신하는 입력 단자(30)를 포함한다. 제 1 스위치(32)는 아날로그 입력 신호를 제 1 노드(N1)에 선택적으로 인가하기 위해 입력 단자(30)와 제 1 노드(N1) 사이에 접속된다. 피드백 스위치(52)는 잔류 전압 피드백 신호(VR)를 제 1 노드(N1)에 선택적으로 인가하기 위해 제 1 노드(N1)와 제 2 노드(N2) 사이에 접속된다. 앞서 고찰된 바와 같이, 제 1 스위치(32)가 폐쇄될 때, 피드백 스위치(52)는 개방되고, 제 1 스위치(32)가 개방될 때, 피드백 스위치(52)는 폐쇄된다. 제 1 스위치(32)는 A/D 오퍼레이션의 제 1 사이클에서 폐쇄되고, 피드백 스위치(52)는 A/D 오퍼레이션의 후속 사이클들에서 폐쇄된다. 피드백 스위치(52)가 폐쇄될 때, 잔류 전압 피드백 신호는 제 1 노드(N1)에 인가된다.
제 1 비교기(34)는 제 1 노드(N1)에 접속된 양의 입력 단자 및 소정의 고전압(VH)을 수신하는 음의 입력 단자를 갖는다. 제 1 비교기(34)는 소정의 고전압(VH)에 대해 제 1 스위치(32) 및 피드백 스위치(52)의 위치에 의해 결정되는 바와 같이 아날로그 입력 신호의 선택된 것 및 잔류 전압 피드백 신호를 비교하고, 제 1 비교기 출력 신호를 발생시킨다. 제 2 비교기(36)는 제 1 노드(N1)에 접속된 그의 양의 입력 단자 및 소정의 저전압(VL)을 수신하는 그의 음의 입력 단자를 갖는다. 제 2 비교기(36)는 소정의 저전압(VL)에 대해 아날로그 입력 신호의 선택된 것 및 잔류 전압 피드백 신호를 비교하고, 제 2 비교기 출력 신호를 발생시킨다.
연산 증폭기(62)는 아날로그 입력 신호의 선택된 것 및 잔류 전압 피드백 신호를 수신하기 위해 제 1 노드(N1)에 결합된 음의 입력 단자를 갖는다. 연산 증폭기(62)의 양의 입력 단자는 접지에 접속된다. 연산 증폭기(62)의 출력 단자는 제 2 노드(N2)에 접속된다. 연산 증폭기(62)는 잔류 전압 피드백 신호(VR)를 발생시키고, 이를 제 2 노드(N2)에 인가한다. 앞서 고찰한 바와 같이, 잔류 전압 피드백 신호(VR)는 바람직하게는 개입하는 시료 및 유지 회로 없이 제 2 노드(N2)에서 연산 증폭기(62)의 출력으로부터 연산 증폭기(62)의 입력으로 직접적으로 제공된다.
논리 회로(38)는 제 1 및 제 2 비교기들(34, 36)에 접속되고, 제 1 및 제 2 비교기 출력 신호들을 수신한다. 논리 회로(38)는 제 1 및 제 2 비교기 출력 신호들에 기초하여 디지털 출력 신호(D0, D1)를 발생시킨다(표 1 참조). 논리 회로(38)는 또한 복수개의 제어 신호들(h1, h2, l1, l2, m1 및 m2)을 발생시키고, 이들은 RSD 스테이지(60)의 스위치들을 제어하기 위해 사용된다. 당업계의 숙련자들이 이해하게 될 바와 같이, 제어 신호들(h1, h2, l1, l2, m1 및 m2)은 도 3의 고, 중 및 저 스위치 제어 신호들(40, 41 및 42)에 대응한다.
도 3의 이득 블록(44) 및 가산기 회로(46)는 연산 증폭기(62) 및 도 4에 도시되고 아래 상세히 개시되는 바의 커패시터들 및 스위치들을 포함하여, 공유 회로들을 사용하여 구현된다.
제 1 커패시터(C1)는 제 3 스위치(64)를 경유하여 제 2 노드(N2)에 접속되고, 제 4 스위치(66)를 경유하여 연산 증폭기(62)의 음의 입력 단자에 접속된다. 제 3 및 제 4 스위치들(64, 66)은 클록 신호(p2)에 의해 제어된다. 제 2 커패시터(C2)는 제 4 스위치(66)를 경유하여 연산 증폭기(62)의 음의 입력 단자에 접속되고, 제 5 스위치(68)를 경유하여 제 1 노드에 접속된다. 제 5 스위치(68)는 클록 신호(p1)에 의해 제어된다.
제 6 스위치(70)는 제 2 커패시터(C2)와 제 5 스위치(68) 사이에 배치된 제 3 노드(N3)와 제 1 기준 전압원(+Vref) 사이에 접속된다. 제 6 스위치는 논리 회로(38)에 의해 발생된 신호(h1)에 의해 제어된다. 제 7 스위치(72)는 제 2 기준 전압원(-Vref)과 제 3 노드(N3) 사이에 접속된다. 제 7 스위치는 논리 회로(38)에 의해 발생된 신호(l1)에 의해 제어된다. 제 8 스위치(74)는 0 전압 또는 접지와 제 3 노드(N3) 사이에 접속된다. 제 8 스위치(74)는 논리 회로(38)에 의해 발생된 신호(m1)에 의해 제어된다.
제 3 커패시터(C3)는 제 9 스위치(76)를 경유하여 제 2 노드(N2)에 접속되고, 제 10 스위치(78)를 경유하여 연산 증폭기(62)의 음의 입력 단자에 접속된다. 제 9 스위치(76)는 클록 신호(p2)에 의해 제어되고, 제 10 스위치(78)는 클록 신호(p1)에 의해 제어된다. 제 4 커패시터(C4)는 제 11 스위치(80)를 경유하여 제 2 노드(N2)에 접속되고, 제 10 스위치(78)를 경유하여 연산 증폭기(62)의 음의 입력 단자에 접속된다. 제 11 스위치(80)는 클록 신호(p2)에 의해 제어된다. 제 12 스위치(82)는 제 3 커패시터(C3)와 제 9 스위치(76) 사이에 배치된 제 4 노드(N4)와 제 2 노드(N2) 사이에 접속된다. 제 12 스위치(82)는 클록 신호(p1)에 의해 제어된다. 제 13 스위치(84)는 피드백 스위치(52)와 제 5 노드(N5) 사이에 접속되고, 이는 제 1 커패시터(C1)와 제 13 스위치(64) 사이에 배치된다. 제 3 스위치(84)는 클록 신호(p1)에 의해 제어된다.
제 14 스위치(86)는 제 11 스위치(80)와 제 4 커패시터(C4) 사이에 배치된 제 6 노드(N6)와 제 1 기준 전압원(+Vref) 사이에 접속된다. 제 14 스위치(86)는 논리 회로(38)에 의해 발생된 제어 신호(h2)에 의해 제어된다. 제 15 스위치(88)는 제 2 기준 전압원(-Vref)과 제 6 노드(N6) 사이에 접속된다. 제 15 스위치(88)는 논리 회로(38)에 의해 발생된 제어 신호(l2)에 의해 제어된다. 제 16 스위치(90)는 제 6 노드(N6)와 접지 사이에 접속된다. 제 16 스위치(90)는 논리 회로(38)에 의해 발생된 제어 신호(m2)에 의해 제어된다.
입력 신호 또는 잔류 전압 피드백은 도 5에 도시된 바와 같이 시간(p1) 동안 커패시터들(C1 및 C2) 상으로 샘플링된다. 이어서, 시간(p2) 동안, 시간(p1) 동안에 이미 커패시터(C1 및 C2) 상에 저장된 샘플링된 입력 신호는 처리되어 입력 신호 플러스 또는 마이너스 기준 전압(+Vref, -Vref) 또는 0 전압의 2배와 동일한 출력 또는 잔류 신호를 형성한다.
도 5는 도 4에 나타낸 RSD 스테이지(60)의 클록 신호들(c1, c2, p1 및 p2)을 보여주는 타이밍도이다. 클록 신호들(c1 및 c2)은 제 1 및 제 2 비교기들(34, 36)을 작동시키기 위해 사용되는 한편, 클록 신호(p1 및 p2)는 스위치들(64, 66, 68, 76, 78, 80, 82 및 84)를 작동시킨다. 이 타이밍도는 제 1 및 제 2 비교기들(34, 36)이 연산 증폭기(62)의 속도의 거의 2배로 작동하는 것을 보여준다. 도 4 및 도5는 간단히 하기 위해 단지 4개의 클록 신호들을 보여주며, 본 발명의 추가의 클록 페이스들의 사용을 어떠한 방식으로든 배제하지 않아야 한다. 단지 4개의 클록 신호들(c1, c2, p1 및 p2)가 도시되었더라도, 당업계의 숙련자들에게는 이들 신호들의 지연된 버전들이 샘플링 및 잔류물 발생 공정에서 에러들을 감소시키기 위해 연산 증폭기 또는 다른 중요 위치들의 인버트 입력으로 접속되는 스위치들을 작동시키기 위해 종종 인가되는 것이 공지되어 있음을 인식해야 한다.
본 발명의 단일 RSD 스테이지 A/D 변환기는 종래 기술의 2-스테이지 RSD A/D보다 작은 영역 및 감소된 전력 요건들을 갖는다. 전력 및 영역의 감소는 이득/부가 블록에 포함된 단일 연산 증폭기의 효율적인 사용에 의해 달성된다. 연산 증폭기(62)는 오리지널 2-스테이지 아키텍처에서와 같이 어떠한 시간도 낭비되지 않도록 클록의 모든 페이스들에 사용된다. 추가 영역 또는 부동산(real estate) 절감은 비교기들의 재사용으로부터 기인한다. 본 발명에서, 단지 2개의 비교기들이 요구된다. 그러나, 단지 2개의 비교기들이 사용되기 때문에, 이 2개의 비교기들은 RSD 스테이지에서 회로의 나머지와 거의 2배의 속도로 클록된다. 즉, 비교기들은 원시 2-스테이지 ADC와 2배의 속도로 클록되는 한편, 다른 회로들은 종래 기술 회로와 동일한 속도로 클록된다.
종래 기술의 2-스테이지 RSD A/D 변환기 및 본 발명의 단일 스테이지 RSD A/D 변환기의 비교는 표 2에 나타낸다.
| 아키텍처 | 2-스테이지 | 단일 스테이지 |
| 분해능 | 10 비트 | 10 비트 |
| 샘플 속도(5 또는 10 MHz 클록) | 2 Ms/s | 1 Ms/s |
| 공급 전압 | 3.3v | 3.0v |
| DNL/INL | 0.4/0.53 lsb | 0.5/0.5 lsb |
| 전력 | 15mW | 1.38mW |
| 추정되는 칩 면적 | 0.93 mm2 | 0.085 mm2 |
표2에서 알 수 있듯이, 단일 스테이지 RSD A/D 비교기는 1Ms/s의 샘플 속도로 10비트의 분해능을 제공한다. 소비되는 전력의 양은 15mW에서 1.38mW로 현저히 감소되고, 칩 면적은 10의 인자에 의해 감소된다. 그러한 개선들은 또한 DNL 및 INL에 영향을 미치지 않고 달성된다. DNL(미분 비선형성) 및 INL(적분 비선형성)은 A/D 변환기들의 성능을 측정하기 위해 사용된 정확도 파라메터들이다.
도면들은 간략히 하기 위해 단일 단부 회로를 도시하더라도, A/D 변환기는 개선된 전력 공급 거부 및 증가된 다이내믹 범위를 위해 완전한 미분 회로를 전반적으로 사용하여 구현되는 것이 바람직하다는 것은 당업계의 숙련자들에 의해 이해될 것이다. 명백한 바와 같이, 본 발명은 고성능 단일-스테이지 순환 RSD A/D 변환기를 제공한다. 단일 스테이지 아키텍처는 종래 기술의 2-스테이지 RSD A/D 변환기와 동일하거나 또는 보다 양호한 성능을 달성할 수 있고, 동시에 훨신 더 적은 전력을 소비하고 보다 적은 면적을 갖는다. 인식할 수 있듯이, A/D 변환기는 CMOS 및 BiCMOS 등의 여러 가지 기술들을 사용하여 제조될 수 있다. 더욱이, A/D 변환기는 디지털 카메라 및 무선 통신 디바이스들을 포함하는 많은 용도들에 사용될 수 있다. 본 발명이 개시된 특정 실시예들로만 제한되지 않고, 첨부된 특허 청구의 범위에 의해 한정되는 바의 본 발명의 정신 및 범위 내에 속하는 변형들을 커버한다는 것을 이해해야 한다.
Claims (20)
- 순환(cyclic) 잉여 부호화 디지트(RSD: redundant signed digit) 아날로그-디지털 변환기에 있어서,아날로그 입력 신호를 수신하는 입력 단자와;상기 입력 단자에 접속되어 상기 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 선택된 신호를 수신하고 상기 선택된 신호를 디지털 출력 신호로 변환하는 단일 RSD 스테이지를 포함하며,상기 RSD 스테이지는 또한 상기 잔류 전압 피드백 신호를 발생시키고, 상기 잔류 전압 피드백 신호를 단일 RSD 스테이지의 입력으로 다시 직접 리턴하는, 순환 잉여 부호화 디지트 아날로그-디지털 변환기.
- 제 1 항에 있어서, 상기 입력 단자와 상기 RSD 스테이지 사이에 접속되며 상기 아날로그 입력 신호를 상기 RSD 스테이지로 입력하는 제 1 스위치를 더 포함하는, 순환 잉여 부호화 디지트 아날로그-디지털 변환기.
- 제 2 항에 있어서, 상기 RSD 스테이지는,제 1 스위치에 접속되며, 상기 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 선택된 신호를 소정의 고전압과 비교하고 제 1 비교기 출력 신호를 제공하는 제 1 비교기와;제 1 스위치에 접속되며, 상기 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 선택된 신호를 소정의 저전압과 비교하고 제 2 비교기 출력 신호를 제공하는 제 2 비교기와;상기 제 1 비교기와 제 2 비교기에 접속되며, 상기 제 1 및 제 2 비교기 출력 신호들을 수신하고, 상기 제 1 및 제 2 비교기 출력 신호들에 기초하여 상기 디지털 출력 신호를 발생시키는 논리 회로를 포함하는, 순환 잉여 부호화 디지트 아날로그-디지털 변환기.
- 제 3 항에 있어서, 상기 논리 회로는 상기 제 1 및 제 2 비교기 출력 신호들에 기초하여, 고, 중, 및 저 스위치 제어 신호들을 발생시키고, 상기 RSD 스테이지는,상기 제 1 스위치에 접속되고, 상기 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 선택된 신호를 수신하고, 이득 블록 출력 신호를 발생시키는 이득 블록과;상기 이득 블록과 상기 제 1 및 제 2 비교기들에 접속되며, 상기 이득 블록 출력 신호, 상기 이득 블록 신호와 제 1 기준 전압의 합, 및 상기 이득 블록 출력 신호와 제 2 기준 전압의 합 중 하나로부터 상기 잔류 전압 피드백 신호를 발생시키는 가산기를 더 포함하며,상기 제 1 및 제 2 기준 전압들 또는 0 전압 중 하나와 함께 상기 이득 블록 출력 신호의 가산은 상기 고, 중, 및 저 스위치 제어 신호들을 사용하여 결정되는,순환 잉여 부호화 디지트 아날로그-디지털 변환기.
- 제 4 항에 있어서, 상기 가산기와 상기 이득 블록과 상기 제 1 및 제 2 비교기들 사이에 접속된 피드백 스위치를 더 포함하고,상기 피드백 스위치가 폐쇄될 때, 상기 제 1 스위치는 개방되어, 상기 잔류 전압 피드백 스위치가 상기 제 1 및 제 2 비교기들 및 상기 이득 블록에 입력되고, 상기 제 1 스위치가 폐쇄될 때, 상기 피드백 스위치는 개방되어, 상기 아날로그 입력 신호가 상기 이득 블록 및 상기 제 1 및 제 2 비교기들에 입력되는, 순환 잉여 부호화 디지트 아날로그-디지털 변환기.
- 제 5 항에 있어서, 제 1 기준 전압원과 상기 가산기 사이에 접속되며 상기 제 1 기준 전압을 상기 가산기에 선택적으로 입력하는 제 2 스위치와;실질적으로 0 전압과 상기 가산기 사이에 접속되며 상기 0 전압을 상기 가산기에 선택적으로 입력하는 제 3 스위치와;상기 제 2 기준 전압원과 상기 가산기 사이에 접속되며 상기 제 2 기준 전압을 상기 가산기에 선택적으로 입력하는 제 4 스위치를 더 포함하고,여기서 상기 논리 회로에 의해 발생된 상기 고, 중, 및 저 스위치 제어 신호들은 각각 제 2, 제 3, 및 제 4 스위치들을 제어하는, 순환 잉여 부호화 디지트 아날로그-디지털 변환기.
- 제 6 항에 있어서, 상기 제 1 및 제 2 비교기들은 상기 이득 블록 및 상기 가산기의 속도의 약 2배로 작동하는, 순환 잉여 부호화 디지트 아날로그-디지털 변환기.
- 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기에 있어서,아날로그 입력 신호를 수신하는 입력 단자와;상기 입력 단자에 접속되어, 상기 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 하나를 수신하고 상기 선택된 신호를 디지털 출력 신호로 변환하는 단일 RSD 스테이지로서, 상기 RSD 스테이지는 잔류 전압 피드백 신호를 발생시키는, 상기 단일 RSD 스테이지와;상기 입력 단자와 상기 RSD 스테이지 사이에 접속되며 상기 아날로그 입력 신호를 상기 RSD 스테이지로 입력하는 제 1 스위치와;상기 RSD 스테이지의 출력 단자와 상기 RSD 스테이지의 입력 단자 사이에 접속되는 제 2 스위치를 포함하며,상기 제 1 스위치가 폐쇄될 때, 상기 제 2 스위치는 개방되어, 상기 아날로그 입력 신호가 상기 RSD 스테이지에 입력되고, 상기 제 1 스위치가 개방될 때, 상기 제 2 스위치는 폐쇄되어, 상기 잔류 전압 피드백 신호가 상기 RSD 스테이지에 입력되고, 상기 잔류 전압 피드백 신호는 상기 단일 RSD 스테이지의 입력에 다시 직접 공급되는, 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기.
- 제 8 항에 있어서, 상기 RSD 스테이지는,제 1 스위치에 접속되며, 상기 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 선택된 신호를 소정의 고전압과 비교하고 제 1 비교기 출력 신호를 제공하는 제 1 비교기와;제 1 스위치에 접속되며, 상기 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 선택된 신호를 소정의 저전압과 비교하고 제 2 비교기 출력 신호를 제공하는 제 2 비교기와;상기 제 1 비교기와 제 2 비교기에 접속되며, 상기 제 1 및 제 2 비교기 출력 신호들을 수신하고, 상기 제 1 및 제 2 비교기 출력 신호들에 기초하여 상기 디지털 출력 신호를 발생시키는 논리 회로를 포함하는, 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기.
- 제 9 항에 있어서, 상기 논리 회로는 상기 제 1 및 제 2 비교기 출력 신호들에 기초하여, 고 및 저 스위치 제어 신호들을 발생시키고, 상기 RSD 스테이지는,상기 제 1 스위치에 접속되고, 상기 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 선택된 신호를 수신하고, 이득 블록 출력 신호를 발생시키는 이득 블록과;상기 이득 블록과 상기 제 1 및 제 2 비교기들 사이에 접속되며, 상기 이득 블록 출력 신호, 상기 이득 블록 신호와 제 1 기준 전압의 합, 및 상기 이득 블록 출력 신호와 제 2 기준 전압의 합 중 적어도 하나로부터 상기 잔류 전압 피드백 신호를 발생시키는 가산기를 더 포함하며,상기 제 1 및 제 2 기준 전압들 중 하나와 함께 상기 이득 블록 출력 신호의 가산은 상기 고 및 저 스위치 제어 신호들을 사용하여 결정되는, 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기.
- 제 10 항에 있어서, 상기 제 1 및 제 2 비교기들은 상기 이득 블록 및 상기 가산기의 속도의 약 2배로 작동하는, 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기.
- 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기에 있어서,아날로그 입력 신호를 수신하는 입력 단자와;상기 입력 단자와 제 1 노드 사이에 접속되며 상기 아날로그 입력 신호를 제 1 노드에 선택적으로 인가하는 제 1 스위치와;상기 제 1 노드와 제 2 노드 사이에 접속되며 잔류 전압 피드백 신호를 상기 제 1 노드에 선택적으로 인가하는 제 2 스위치와;상기 제 1 노드에 접속되며 상기 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 선택된 신호를 소정의 고전압과 비교하고 제 1 비교기 출력 신호를 발생시키는 제 1 비교기와;상기 제 1 노드에 접속되며, 상기 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 선택된 신호를 소정의 저전압과 비교하고 제 2 비교기 출력 신호를 발생시키는 제 2 비교기와;상기 아날로그 입력 신호 및 상기 잔류 전압 피드백 신호 중 선택된 신호를 수신하는 상기 제 1 노드에 연결된 입력 단자를 갖고, 상기 제 2 노드에 접속된 출력 단자를 갖는 연산 증폭기로서, 상기 잔류 전압 피드백 신호를 발생시키고 이를 상기 제 2 노드에 인가하는, 상기 연산 증폭기와;상기 제 1 비교기와 제 2 비교기에 접속되며, 상기 제 1 및 제 2 비교기 출력 신호들을 수신하고, 상기 제 1 및 제 2 비교기 출력 신호들에 기초하여 상기 디지털 출력 신호를 발생시키는 논리 회로를 포함하는, 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기.
- 제 12 항에 있어서, 상기 제 1 스위치가 폐쇄될 때, 상기 제 2 스위치는 개방되어, 상기 아날로그 입력 신호가 상기 제 1 노드에 인가되고, 상기 제 1 스위치가 개방될 때, 상기 제 2 스위치는 폐쇄되어, 상기 잔류 전압 피드백 신호가 상기 제 1 노드에 인가되는, 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기.
- 제 12 항에 있어서, 상기 논리 회로는 상기 제 1 및 제 2 비교기 출력 신호들에 기초하여, 고, 중, 및 저 스위치 제어 신호들을 발생시키는, 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기.
- 제 14 항에 있어서, 제 3 스위치를 경유하여 상기 제 2 노드에 접속되고 제4 스위치를 경유하여 상기 연산 증폭기 입력 단자에 접속된 제 1 커패시터와;상기 제 4 스위치를 경유하여 상기 연산 증폭기 입력 단자에 접속되고 제 5 스위치를 경유하여 상기 제 1 노드에 접속된 제 2 커패시터와;상기 제 2 커패시터와 제 5 스위치 사이에 위치한 제 3 노드와 제 1 기준 전압원 사이에 접속된 제 6 스위치와;제 2 기준 전압원과 상기 제 3 노드 사이에 접속된 제 7 스위치와;제 3 기준 전압원과 상기 제 3 노드 사이에 접속된 제 8 스위치를 더 포함하는, 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기.
- 제 15 항에 있어서, 제 9 스위치를 경유하여 상기 제 2 노드에 접속되고 제 10 스위치를 경유하여 상기 연산 증폭기 입력 단자에 접속된 제 3 커패시터로서, 제 4 노드는 상기 제 9 스위치와 상기 제 3 커패시터 사이의 한 점으로 규정되는, 상기 제 3 커패시터와;제 11 스위치를 경유하여 상기 제 2 노드에 접속되고 상기 제 10 스위치를 경유하여 상기 연산 증폭기 입력 단자에 접속된 제 4 커패시터와;상기 제 2 노드와 상기 제 4 노드 사이에 접속된 제 12 스위치와;상기 제 3 스위치와 상기 제 1 커패시터 사이의 한 점에 위치한 제 5 노드와 상기 제 1 노드 사이에 접속된 제 13 스위치를 더 포함하는, 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기.
- 제 16 항에 있어서, 상기 제 11 스위치와 상기 제 4 커패시터 사이에 위치한 제 6 노드와 상기 제 1 기준 전압원 사이에 접속된 제 14 스위치와;상기 제 2 기준 전압원과 상기 제 5 노드 사이에 접속된 제 15 스위치와;상기 제 3 기준 전압원과 상기 제 5 노드 사이에 접속된 제 16 스위치를 더 포함하는, 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기.
- 제 17 항에 있어서, 상기 제 1 및 제 2 비교기들은 상기 연산 증폭기의 속도의 약 2배로 작동하는, 순환 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기.
- 단일 스테이지의 잉여 부호화 디지트(RSD) 아날로그-디지털 변환기를 사용하여 아날로그 신호를 디지털 신호로 변환하는 방법에 있어서,제 1 사이클에서 입력 단자에서 아날로그 신호를 수신하는 단계와;제 1 비교 신호를 발생시키기 위해 제 1 비교기를 사용하여 상기 아날로그 신호와 상기 잔류 전압 신호 중 선택된 하나를 소정의 고전압과 비교하는 단계와;제 2 비교 신호를 발생시키기 위해 제 2 비교기를 사용하여 상기 아날로그 신호와 상기 잔류 전압 신호 중 선택된 하나를 소정의 저전압과 비교하는 단계와;상기 제 1 및 제 2 비교 신호들에 기초하여 상기 디지털 신호의 소정 부분을 발생시키는 단계와;증폭된 신호를 발생시키기 위해 연산 증폭기를 사용하여 상기 아날로그 입력 신호를 증폭하는 단계와;상기 잔류 전압 신호를 발생시키기 위해 상기 제 1 및 제 2 비교 신호들에 기초하여, 소정의 높은 기준 전압, 소정의 낮은 기준 전압 및 0 전압 중 하나에 상기 증폭된 신호를 가산하는 단계로서, 상기 제 1 및 제 2 비교기들은 상기 연산 증폭기의 속도의 약 2배로 작동하는, 상기 가산 단계를 포함하는, 아날로그 신호-디지털 신호 변환 방법.
- 제 19 항에 있어서, 상기 아날로그-디지털 변환은 소정 수의 사이클들에서 실행되고, 상기 소정 수의 사이클들 중 첫 번째는 상기 아날로그 신호를 처리하고, 상기 소정 수의 사이클들 중 후속하는 사이클들은 상기 잔류 전압 신호를 처리하는, 아날로그 신호-디지털 신호 변환 방법.
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