JP4121956B2

JP4121956B2 - 低電力循環型ａ／ｄ変換器

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Publication number: JP4121956B2
Application number: JP2003527896A
Authority: JP
Inventors: ギャリティ、ダグラス; エル．レイカーズ、パトリック
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2001-09-07
Filing date: 2002-08-15
Publication date: 2008-07-23
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Description

本発明は、冗長ＳＤ（ｓｉｇｎｅｄ＿ｄｉｇｉｔ）（ＲＳＤ）アナログ−デジタル変換器に関し、特に、低電力単一段ＲＳＤ・Ａ／Ｄ変換器に関する。

集積回路技術の進歩は、無線通信やデジタルカメラ等、様々な用途向けの複雑な“システム・オン・チップ”ＩＣの発展を可能にしてきた。このような用途は、低電力で回路面積が小さいことが重要な設計要素である携帯型電子機器に採用されている。低電力で低電圧な回路が必要とされるのは、バッテリーの所要電力を低減するためであり、これによって、バッテリーの数の低減又は小型化を要する設計が可能になり、機器の小型化、軽量化及び動作温度の低温化が図られる。

しかしながら、このような機器は、デジタル信号に変換しなければならないアナログ入力信号を受信する。小面積で低電力動作及び高解像度を実現する様々な従来の循環型（アルゴリズム的）Ａ／Ｄ変換器が、知られている。例えば、本明細書に引用参照するが、本発明の譲渡人であるモトローラ社に譲渡された米国特許第５，６４４，３１３号では、２つのＲＳＤ段と、それに続く同期及び補正機能を実行するデジタル論理部とを有する循環型ＲＳＤが開示されている。

図1は、米国特許第５，６４４，３１３号で開示したような循環型ＲＳＤ・Ａ／Ｄ変換
器１０のブロック図を示す。Ａ／Ｄ変換器１０には、２つのＲＳＤ段１１及び１２を有するアナログ部と、それに続く調整・同期ブロック１５及び補正ブロック１６とを有するデジタル部１４が含まれる。アナログ入力信号（電圧）は、スイッチ１８を介して、第１ＲＳＤ段１１に入力される。入力信号を受け取った後、スイッチ１８は、開になる。第１ＲＳＤ段１１は、入力信号を高電圧（ＶＨ）及び低電圧（ＶＬ）と比較し、この比較結果に基づき、第１デジタル出力信号（この場合ｍｓｂ）を生成する。また第１ＲＳＤ段１１は、第１残留電圧ＶＲ１も生成する。ｍｓｂは、デジタル部１４に出力され、残留電圧ＶＲ１は、第２ＲＳＤ段１２に入力される。また第２ＲＳＤ段１２は、高電圧及び低電圧比較動作も行い、第２デジタル出力信号（ｍｓｂ−１）及び第２残留電圧ＶＲ２を生成する。第２デジタル出力信号（ｍｓｂ−１）は、デジタル部１４に出力され、スイッチ１８が作動して帰還経路を接続して、第２残留電圧ＶＲ２が、第１ＲＳＤ段１１に供給される。この動作が繰り返されて、ＲＳＤ段１１、１２は、入力信号の付加デジタルビットを出力する。デジタルビットは、デジタル部１４において、調整、同期化、結合され、標準形式の２進数出力コードを提供する。

この２段階の解決法は、低電力で高解像度の高速Ａ／Ｄ変換器を提供するが、所要電力が最小限に抑えられ速度が同等な小シリコン面積のＡ／Ｄ変換器が必要である。
大きなスペースを占有せず低電力で高速の高解像度Ａ／Ｄ変換器を提供するために、本発明は、単一段を繰り返し用いて、変換を実行する循環型Ａ／Ｄ変換器を提供する。消費電力の低減は、効率的な利得／加算／減算ブロックを用いて達成されるが、このブロックは、前述の２段循環型ＡＤＣと同じ速度でありながら、約半分の回路で同じ機能を実行する。この単一段には、帰還ループが直接接続されており、このループが、残留電圧出力信号を単一段入力端子に供給する。

前述の要約及び本発明の好適な実施形態について詳述する説明は、添付図面と共に解釈すると理解が容易である。本発明を例示するために、現在の好適な実施形態を図面に示す
。しかしながら、本発明は、例示した厳密な装置や方法に限定しないことを理解されたい。

添付図面と共に後述する詳細な説明は、本発明の現時点で好適な実施形態を説明しようとするものであって、本発明を実施し得る唯一の形態を表すものではない。同じ又は同等な機能が、本発明の精神及び範囲内に含まれる異なる実施形態によって実現し得ることを理解されたい。全図面において、同様な数字を用いて同様な構成要素を示す。

次に図２は、本発明に基づく循環型Ａ／Ｄ変換器２０のブロック図を示す。Ａ／Ｄ変換器２０は、単一ＲＳＤ段２２及びデジタル部２４を含む。単一ＲＳＤ段２２は、必要な利得／加算／減算回路の速度を大きくすることなく、従来技術による２段構造のサンプル・レート及び解像度を維持し得る。大きくなるのは、比較器の速度だけである。従来２段を必要とした利得／加算／減算器機能は、速度上昇を要しない効率的な構造を用いて一段で実現され、それによって、面積及び電力が大幅に節約される。

アナログ入力信号は、第１スイッチ３２を介して、入力端子３０からＲＳＤ段２２に供給される。ＲＳＤ段２２は、デジタル部２４にデジタル出力信号を供給する。またＲＳＤ段２２は、残留電圧信号ＶＲを生成し、第１スイッチ３２を介してフィードバックされる。第１スイッチ３２は、第１サイクルの間、閉じて、アナログ入力信号を受け取り、そして、アナログ信号をデジタル信号に完全に変換するのに必要な残りのサイクル数の間、開く。好適には、ＲＳＤ段２２の帰還ループは、ＲＳＤ段２２出力部から第１スイッチ３２に直接接続する。当業者は理解されるように、必要なサイクル数は、デジタル出力信号のビット数に依存する。例えば、以下に詳述するように、１０ビット出力信号の場合、１０サイクルの比較器クロックが必要であり、一方、当初の２段構造の場合そうであったように、必要な利得／加算／減算回路クロックは、５サイクル（１０クロック位相）だけである。

図１に示すＡ／Ｄ変換器１０のデジタル部１４と同様、デジタル部２４は、調整・同期ブロック２６、及び補正ブロック２８を有する。ＲＳＤ段２２が出力するデジタルビットは、デジタル部２４に供給され、ここで、調整、同期化、結合されて、標準形式の２進数出力コードが供給される。当業者は理解されるように、前述の米国特許第５，６４４，３１３号で教示されるような調整・同期を実行するための方法が数多くあり、従って、本発明は、ある特定の方法に限定されるものではない。

次に図３は、ＲＳＤ段２２の一実施形態の概略ブロック図を示す。ＲＳＤ段２２には、アナログ入力信号又は電圧が印加される入力端子３０と、ＲＳＤ段２２への入力としてアナログ入力信号を選択するために用いる第１スイッチ３２と、が含まれる。

更に、ＲＳＤ段２２は、第１比較器３４及び第２比較器３６を含む。第１比較器３４は、アナログ入力信号又は残留電圧帰還信号ＶＲの何れかを受け取る第１スイッチ３２に接続する第１端子と、第１所定電圧信号を受け取る第２端子とを有する。好適には、残留電圧帰還信号ＶＲは、図３に示すように、直接帰還信号経路を介して、第１比較器３４に供給される（即ち、サンプル・ホールド回路等の回路を介しない）。第１比較器３４は、その入力端子に印加された信号を比較し、第１比較器出力信号を生成する。

また第２比較器３６は、アナログ入力信号又は残留電圧帰還信号ＶＲの何れかを受け取る第１スイッチ３２に接続する第１端子と、第２所定電圧信号を受け取る第２端子とを有する。好適には、図３に示すように、第１比較器３４と同様、残留電圧帰還信号ＶＲは、回路を介さず、直接、帰還信号経路を通って第２比較器３６に供給される。第２比較器３６は、アナログ入力信号及び残留電圧帰還信号ＶＲの内の選択した一方の信号を第２所定
電圧信号と比較し、第２比較器出力信号を生成する。

現在の好適な実施形態において、第１所定電圧信号は、第１比較器３４の正入力端子に印加される所定の高電圧（ＶＨ）であり、第２所定電圧信号は、第２比較器３６の正入力端子に印加される所定の低電圧（ＶＬ）である。アナログ入力信号及び残留電圧帰還信号の内の選択された一方の信号が、第１及び第２比較器３４、３６の負入力端子に入力される。ＶＨ及びＶＬの値は、電源電圧を制限し得るため、プロセス技術の関数である。しかしながら、現在の好適な実施形態において、ＶＨは、約１．５Ｖであり、より好適には１．４７５Ｖであり、一方、ＶＬは、約１．２Ｖであり、より好適には１．２２５Ｖである。

第１及び第２比較器３４、３６の出力部は、論理回路３８に接続し、論理回路３８は、第１及び第２比較器出力信号を受け取り、アナログ入力信号を表す２ビットデジタル出力信号Ｄ０、Ｄ１を生成する。論理回路３８は、前述の米国特許第５，６４４，３１３号に記載された論理回路と同様に機能する。以下に詳述するように、第１サイクルの間、生のデジタル出力ビットＤ０、Ｄ１が、デジタル部２４で調整・同期化され、そして、後続のサイクルからのデジタル出力ビットと結合して、標準形式の２進数出力コードになる。また論理回路３８は、第１及び第２比較器出力信号に基づき、高位スイッチ制御信号４０、中位スイッチ制御信号４１、及び低位スイッチ制御信号４２も生成する。

またＲＳＤ段２２は、入力部が第１スイッチ３２に接続する利得ブロック４４を含む。利得ブロック４４は、アナログ入力信号及び残留電圧帰還信号ＶＲの内の選択された一方の信号を受け取り、利得ブロック出力信号を生成する。現在の好適な実施形態において、利得ブロック４４は、そこに入力された電圧を２倍にする。

加算回路即ち加算器４６は、利得ブロック４４の出力部に接続する。加算器４６は、第１基準電圧、第２基準電圧、又はゼロ電圧に利得ブロック出力信号を加えることによって残留電圧帰還信号ＶＲを生成する。第１及び第２基準電圧、又はゼロ電圧は、論理回路３８によって生成される高位、中位、及び低位スイッチ制御信号４０、４１、及び４２を用いて選択される。詳細に述べると、所定の高基準電圧源（＋Ｖｒｅｆ）は、第２スイッチ４８を介して加算器４６に接続し、所定のゼロ電圧は、第３スイッチ４９を介して加算器４６に接続し、所定の低基準電圧源（−Ｖｒｅｆ）は、第４スイッチ５０を介して加算器４６に接続する。第２スイッチ４８は、高位スイッチ制御信号４０によって制御され、第３スイッチ４９は、中位スイッチ制御信号４１によって制御され、第４スイッチ５０は、低位スイッチ制御信号４２によって制御される。上述のように、一般的に電圧値は、プロセスの関数である。しかしながら、現在の好適な実施形態において、電圧Ｖｄｄは、約２．７Ｖであり、＋Ｖｒｅｆは、約（２．７Ｖ／２＋０．５Ｖ）即ち約１．８５Ｖであり、−Ｖｒｅｆは、約（２．７Ｖ／２−０．５Ｖ）即ち約０．８５Ｖである。

帰還スイッチ５２は、利得ブロック４４並びに第１及び第２比較器３４、３６への入力として残留電圧帰還信号ＶＲを選択するために備えられる。帰還スイッチ５２は、第１及び第２比較器３４、３６への入力部と、利得ブロック４４への入力部と、加算器４６の出力部との間のノードに位置する。帰還スイッチ５２が閉じると、第１スイッチ３２が開いて、残留電圧帰還信号ＶＲが、第１及び第２比較器３４、３６並びに利得ブロック４４に入力される。第１スイッチ３２が閉じると、帰還スイッチ５２が開いて、アナログ入力信号が、利得ブロック４４並びに第１及び第２比較器３４、３６に入力される。前述のように、第１スイッチ３２は、アナログ入力信号を変換する第１サイクルの間、閉じ、第１スイッチ３２は、アナログ入力信号を変換する後続のサイクルの間、開いている。

本発明の一実施形態において、論理回路３８は、表１に指定した条件に基づき動作する
。

以下に詳述するように、Ａ／Ｄ変換器２０は、単一ＲＳＤ段２２のみを有するため、第１及び第２比較器３４、３６は、利得ブロック４４及び加算器４８の約２倍の速度で動作する。

図４は、本発明の好適な実施形態に基づくＲＳＤ段６０の実施例の詳細な概略回路図である。ＲＳＤ段６０は、アナログ入力信号を受け取る入力端子３０を含む。第１スイッチ３２は、入力端子３０と第１ノードＮ１との間に接続して、第１ノードＮ１にアナログ入力信号を選択的に印加する。帰還スイッチ５２は、第１ノードＮ１と第２ノードＮ２との間に接続して、第１ノードＮ１に残留電圧帰還信号ＶＲを選択的に印加する。前述のように、第１スイッチ３２が閉じると、帰還スイッチ５２が開き、また、第１スイッチ３２が開くと、帰還スイッチ５２が閉じる。第１スイッチ３２は、Ａ／Ｄ動作の第１サイクルの間、閉いており、帰還スイッチ５２は、Ａ／Ｄ動作における後続のサイクルの間、閉じている。帰還スイッチ５２が閉じると、残留電圧帰還信号が、第１ノードＮ１に印加される。

第１比較器３４は、第１ノードＮ１に接続する正入力端子と、所定の高電圧ＶＨを受け取る負入力端子とを有する。第１比較器３４は、第１スイッチ３２及び帰還スイッチ５２の位置によって決定されるアナログ入力信号及び残留電圧帰還信号の内の選択された一方の信号を所定の高電圧ＶＨと比較し、第１比較器出力信号を生成する。第２比較器３６の正入力端子は、第１ノードＮ１に接続し、負入力端子は、所定の低電圧ＶＬを受け取る。第２比較器３６は、アナログ入力信号及び残留電圧帰還信号の内の選択された一方の信号を所定の低電圧ＶＬと比較し、第２比較器出力信号を生成する。

演算増幅器６２の負入力端子は、第１ノードＮ１に接続して、アナログ入力信号及び残留電圧帰還信号の内の選択された一方の信号を受け取る。演算増幅器６２の正入力端子は、接地される。演算増幅器６２の出力端子は、第２ノードＮ２に接続する。演算増幅器６２は、残留電圧帰還信号ＶＲを生成し、それを第２ノードＮ２に印加する。前述のように、残留電圧帰還信号ＶＲは、好適には、演算増幅器６２の出力部から第２ノードＮ２へ、そして、演算増幅器６２の入力部に、サンプル・ホールド回路を介さず、直接供給される。

論理回路３８は、第１及び第２比較器３４、３６に接続して、第１及び第２比較器出力信号を受け取る。論理回路３８は、第１及び第２比較器出力信号に基づきデジタル出力信号Ｄ０、Ｄ１を生成する（表１参照）。また論理回路３８は、複数の制御信号ｈ１、ｈ２、ｌ１、ｌ２、ｍ１、及びｍ２を生成し、これらを用いて、ＲＳＤ段６０のスイッチを制御する。当業者は理解されるように、制御信号ｈ１、ｈ２、ｌ１、ｌ２、ｍ１、及びｍ２は、図３の高位、中位、及び低位スイッチ制御信号４０、４１、及び４２に対応する。

図３の利得ブロック４４及び加算器４６は、図４に示す以下に詳述する演算増幅器６２並びにコンデンサ及びスイッチ等の共有回路を用いて実現される。
第１コンデンサＣ１は、第３スイッチ６４を介して第２ノードＮ２に接続し、また、第
４スイッチ６６を介して演算増幅器６２の負入力端子に接続する。第３及び第４スイッチ６４、６６は、クロック信号ｐ２で制御される。第２コンデンサＣ２は、第４スイッチ６６を介して演算増幅器６２の負入力端子に接続し、また、第５スイッチ６８を介して第１ノードに接続する。第５スイッチ６８は、クロック信号ｐ１で制御される。

第６スイッチ７０は、第１基準電圧源（＋Ｖｒｅｆ）と、第２コンデンサＣ２と第５スイッチ６８との間に位置する第３ノードＮ３と、の間に接続する。第６スイッチは、論理回路３８が生成する信号ｈ１によって制御される。第７スイッチ７２は、第２基準電圧源（−Ｖｒｅｆ）と第３ノードＮ３との間に接続する。第７スイッチ７２は、論理回路３８が生成する信号ｌ１によって制御される。第８スイッチ７４は、ゼロ電圧または接地と第３ノードＮ３との間に接続される。第８スイッチ７４は、論理回路３８が生成する信号ｍ１によって制御される。

第３コンデンサＣ３は、第９スイッチ７６を介して第２ノードＮ２に接続し、また、第１０スイッチ７８を介して演算増幅器６２の負入力端子に接続する。第９スイッチ７６は、クロック信号ｐ２によって制御され、また、第１０スイッチ７８は、クロック信号ｐ１によって制御される。第４コンデンサＣ４は、第１１スイッチ８０を介して第２ノードＮ２に接続し、また、第１０スイッチ７８を介して演算増幅器６２の負入力端子に接続する。第１１スイッチ８０は、クロック信号ｐ２によって制御される。第１２スイッチ８２は、第２ノードＮ２と、第３コンデンサＣ３と第９スイッチ７６との間に位置する第４ノードＮ４と、の間に接続する。第１２スイッチ８２は、クロック信号ｐ１によって制御される。第１３スイッチ８４は、帰還スイッチ５２と第５ノードＮ５の間に接続し、第５ノードＮ５は、第１コンデンサＣ１と第３スイッチ６４の間に位置する。第１３スイッチ８４は、クロック信号ｐ１によって制御される。

第１４スイッチ８６は、第１基準電圧源（＋Ｖｒｅｆ）と、第１１スイッチ８０と第４コンデンサＣ４との間に位置する第６ノードＮ６と、の間に接続する。第１４スイッチ８６は、論理回路３８が生成する制御信号ｈ２によって制御される。第１５スイッチ８８は、第２基準電圧源（−Ｖｒｅｆ）と第６ノードＮ６との間に接続する。第１５スイッチ８８は、論理回路３８が生成する制御信号１２によって制御される。第１６スイッチ９０は、第６ノードＮ６と接地との間に接続する。第１６スイッチ９０は、論理回路３８が生成する制御信号ｍ２によって制御される。

入力信号または残留電圧帰還は、図５に示すように、時間ｐ１の間、コンデンサＣ１及びＣ２上にサンプリングされる。次に時間ｐ２の間、時間ｐ１の間にコンデンサＣ１及びＣ２上に以前蓄積されたサンプリングした入力信号が処理され、出力又は残留信号＝２×入力信号＋／−基準電圧（＋Ｖｒｅｆ、−Ｖｒｅｆ）又はゼロ電圧になる。

図５は、図４に示したＲＳＤ段６０のクロック信号ｃ１、ｃ２、ｐ１、及びｐ２を示すタイミング図である。クロック信号ｃ１及びｃ２を用いて、第１及び第２比較器３４、３６を動作し、一方、クロック信号ｐ１、ｐ２は、スイッチ６４、６６、６８、７６、７８、８０、８２、及び８４を動作する。タイミング図は、第１及び第２比較器３４、３６が、演算増幅器６２の速度の約２倍で動作することを示す。図４及び５は、理解し易いように４つのクロック信号のみを示すが、本発明において他のクロック位相の使用を決して除外するものではない。４つのクロック信号（ｃ１、ｃ２、ｐ１、及びｐ２）のみを示したが、以下のことが当業者には公知なことに留意されたい。即ち、これらの信号の遅延信号を印加して、演算増幅器の反転入力部や他の重要な箇所に接続するスイッチを動作させて、サンプリング及び残留生成プロセスの誤差を低減することが多い。

本発明の単一ＲＳＤ段Ａ／Ｄ変換器は、所要電力が低減されており、また、従来技術に
よる２段ＲＳＤ段Ａ／Ｄよりも面積が小さい。電力及び面積の減少は、利得／加算ブロックに含まれる単一演算増幅器の効率的な使用によって実現される。演算増幅器６２は、クロックの両位相に用いられ、当初の２段構造においてそうであったような時間の浪費が無い。比較器を再利用することで、追加面積や実面積が節約される。本発明では、２つの比較器だけが必要である。しかしながら、比較器を２つだけ用いるため、これら２つの比較器は、ＲＳＤ段における他回路の約２倍の速度でクロック制御される。即ち、比較器は、当初の２段ＡＤＣにおける速度の２倍でクロック制御され、一方、他の回路は、従来技術による回路と同じ速度でクロック制御される。

従来技術による２段ＲＳＤ・Ａ／Ｄ変換器と本発明による単一段ＲＳＤ・Ａ／Ｄ変換器の比較結果を表２に示す。

表２から分かるように、単一段ＲＳＤ・Ａ／Ｄ比較器は、１Ｍｓ／ｓのサンプリングレートで１０ビットの解像度を提供する。消費電力量は、１５ｍＷから１．３８ｍＷに大幅に減少し、また、チップ面積は、１０分の１に減少する。またこのような改善は、ＤＮＬやＩＮＬに影響を及ぼさずに実現される。ＤＮＬ（微分非直線性）及びＩＮＬ（積分非直線性）は、Ａ／Ｄ変換器の性能測定に用いる精度パラメータである。

当業者は理解されるように、説明を簡単にするために、図面は、シングルエンド回路を示すが、Ａ／Ｄ変換器は、好適には、全差動回路を一貫して用いて実現して、電源抑制が改善され、また、ダイナミック・レンジが大きくなる。明らかなように、本発明は、高性能の単一段循環型ＲＳＤ・Ａ／Ｄ変換器を提供する。この単一段構造によって、従来技術による２段ＲＳＤ・Ａ／Ｄ変換器と同等以上の性能を実現でき、また同時に、消費電力が大幅に低減され、面積が小さくなる。認識されるように、Ａ／Ｄ変換器は、ＣＭＯＳやＢｉＣＭＯＳ等、様々な技術を用いて製造し得る。更に、Ａ／Ｄ変換器は、デジタルカメラや無線通信機器を含む数多くの用途に用い得る。本発明は、開示した特定の実施形態に限定するものではなく、添付の請求項によって規定する本発明の精神及び範囲内の変更を網羅することを理解されたい。

従来技術による２段ＲＳＤアナログ−デジタル変換器を示す概略ブロック図。本発明に基づく単一段ＲＳＤ・Ａ／Ｄ変換器を示す概略ブロック図。図２のＡ／Ｄ変換器におけるアナログ部の一実施形態を示す概略ブロック図。図３のアナログ部を示す概略回路図。図４に示すアナログ部における制御信号のタイミング図。

Claims

循環型冗長ＳＤ（ＲＳＤ）アナログ−デジタル変換器であって、
アナログ入力信号を受け取るための入力端子と、
前記入力端子に接続して、前記アナログ入力信号及び残留電圧帰還信号の内の選択した一方の信号を受け取り、前記選択した一方の信号をデジタル出力信号に変換する単一ＲＳＤ段であって、前記残留電圧帰還信号を生成し、前記単一ＲＳＤ段の入力部に前記残留電圧帰還信号を直接戻す前記単一ＲＳＤ段と、
前記入力端子と前記ＲＳＤ段との間に接続して、前記ＲＳＤ段に前記アナログ入力信号を入力する第１スイッチと、
前記単一ＲＳＤ段の前記入力部と前記単一ＲＳＤ段の出力部との間に接続する帰還スイッチであって、前記帰還スイッチが閉じると、第１スイッチが開いて、前記残留電圧帰還信号が、第１及び第２比較器並びに利得ブロックに入力され、また、第１スイッチが閉じると、前記帰還スイッチが開いて、前記アナログ入力信号が、前記単一ＲＳＤ段に入力される前記帰還スイッチと、
が含まれ、前記ＲＳＤ段は、
第１スイッチに接続して、前記アナログ入力信号及び前記残留電圧帰還信号の内の前記選択した一方の信号を所定の高電圧と比較し、第１比較器出力信号を供給する第１比較器と、
第１スイッチに接続して、前記アナログ入力信号及び前記残留電圧帰還信号の内の前記選択した一方の信号を所定の低電圧と比較し、第２比較器出力信号を供給する第２比較器と、
第１及び第２比較器に接続して、第１及び第２比較器出力信号を受け取り、第１及び第２比較器出力信号に基づき、デジタル出力信号を生成する論理回路と、を備え、
同論理回路は、更に、第１及び第２比較器出力信号に基づき、高位、中位、及び低位スイッチ制御信号を生成し、
前記ＲＳＤ段は、更に、第１スイッチに接続して、前記アナログ入力信号及び前記残留電圧帰還信号の内の前記選択した一方の信号を受け取り、利得ブロック出力信号を生成する利得ブロックと、
前記利得ブロック並びに第１及び第２比較器に接続して、前記利得ブロック出力信号、前記利得ブロック出力信号と第１基準電圧との合計、及び前記利得ブロック出力信号と第２基準電圧の合計の一つから、前記残留電圧帰還信号を生成する加算器であって、前記利得ブロック出力信号と、第１及び第２基準電圧の内の一つ又はゼロ電圧との加算が、前記高位、中位、及び低位スイッチ制御信号を用いて決定される前記加算器と、を備え、
第１及び第２比較器は、前記加算器の約２倍の速度で動作する、
アナログ−デジタル変換器。
請求項２に記載のアナログ−デジタル変換器であって、更に、
第１基準電圧源と前記加算器の間に接続して、前記加算器に第１基準電圧を選択的に入力する第２スイッチと、
ほぼゼロ電圧と前記加算器との間に接続して、前記加算器に前記ゼロ電圧を選択的に入力する第３スイッチと、
第２基準電圧源と前記加算器との間に接続して、前記加算器に第２基準電圧を選択的に入力する第４スイッチと、
が含まれ、前記論理回路が生成する前記高位、中位、低位スイッチ制御信号は、それぞれ第２、第３及び第４スイッチを制御する、アナログ−デジタル変換器。
循環型ＲＳＤアナログ−デジタル変換器であって、
アナログ入力信号を受け取るための入力端子と、
前記入力端子と第１ノードとの間に接続して、前記アナログ入力信号を第１ノードに選択的に印加する第１スイッチと、
第１ノードと第２ノードとの間に接続して、残留電圧帰還信号を第１ノードに選択的に印加する第２スイッチと、
第１ノードに接続して、前記アナログ入力信号及び前記残留電圧帰還信号の内の選択した一方の信号を所定の高電圧と比較し、第１比較器出力信号を生成する第１比較器と、
第１ノードに接続して、前記アナログ入力信号及び前記残留電圧帰還信号の内の前記選択した一方の信号を所定の低電圧と比較し、第２比較器出力信号を生成する第２比較器と、
第１ノードに接続して前記アナログ入力信号及び前記残留電圧帰還信号の内の前記選択した一方の信号を受け取る入力端子と、第２ノードに接続する出力端子とを有する演算増幅器であって、前記残留電圧帰還信号を生成して、第２ノードに印加する前記演算増幅器と、であって、
第１及び第２比較器は、前記演算増幅器の約２倍の速度で動作することと、
第１及び第２比較器に接続して、第１及び第２比較器出力信号を受け取り、第１及び第２比較器出力信号に基づき、デジタル出力信号を生成する論理回路と、
が含まれ、
第１スイッチが閉じると、第２スイッチが開いて前記アナログ入力信号が第１ノードに印加され、また、第１スイッチが開くと、第２スイッチが閉じて前記残留電圧帰還信号が第１ノードに印加される、循環型ＲＳＤアナログ−デジタル変換器。
単一段ＲＳＤアナログ−デジタル変換器でアナログ信号をデジタル信号に変換する方法であって、
第１サイクルの間、入力端子で前記アナログ信号を受け取る段階と、
前記アナログ信号及び残留電圧信号の内の選択した一方の信号を、第１比較器で所定の高電圧と比較して、第１比較信号を生成する段階と、
前記アナログ信号及び前記残留電圧信号の内の前記選択した一方の信号を、第２比較器で所定の低電圧と比較して、第２比較信号を生成する段階と、
第１及び第２比較信号に基づき、前記デジタル信号の所定部分を生成する段階と、
演算増幅器で前記アナログ入力信号を増幅して、増幅信号を生成する段階と、
第１及び第２比較信号に基づき、所定の高基準電圧、所定の低基準電圧、及びゼロ電圧の内の一つに前記増幅信号を加算して前記残留電圧信号を生成する段階であって、第１及び第２比較器は、前記演算増幅器の約２倍の速度で動作する前記段階と、が含まれ、前記アナログ−デジタル変換は、所定数のサイクルにおいて実行され、前記所定数のサイクルの第１サイクルで前記アナログ信号を処理し、また、前記所定数のサイクルの後続サイクルで前記残留電圧信号を処理する、方法。