DE10250584B4

DE10250584B4 - Differenzeingabe-A/D-Wandler

Info

Publication number: DE10250584B4
Application number: DE10250584A
Authority: DE
Inventors: Kouji Kawasaki Hirai
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2001-11-12
Filing date: 2002-10-30
Publication date: 2005-08-25
Anticipated expiration: 2022-10-31
Also published as: DE10250584A1; JP3657218B2; JP2003152541A; US6664911B2; US20030098808A1

Abstract

Differenzeingangs-A/D-Wandler, der eine Potentialdifferenz zwischen einem ersten und einem zweiten analogen Eingangssignal (1, 2) von einem analogen Wert in einen digitalen Wert umwandelt, mit:
einem ersten A/D-Umwandlungsmittel (15, 41, 51, 63) zum Ausgeben eines ersten Umwandlungsergebnisses (19), das durch A/D-Umwandlung des ersten analogen Eingangssignals erhalten wird;
einem zweiten A/D-Umwandlungsmittel (16, 42, 52, 64) zum Ausgeben eines zweiten Umwandlungsergebnisses (20), das durch A/D-Umwandlung des zweiten analogen Eingangssignals erhalten wird, und
mit einem Ausgabemittel (33) zum Ausgeben des zweiten Umwandlungsergebnisses in Form eines analogen Werts;
einem Digitalsubtraktionsmittel (17) zum Ausgeben eines Differenzumwandlungsergebnisses (18), das durch Subtrahieren des zweiten Umwandlungsergebnisses von dem ersten Umwandlungsergebnis erhalten wird,
wobei das erste A/D-Umwandlungsmittel eine Differenz zwischen dem analo- gen Wert und dem zweiten analogen Eingangssignal A/D-umwandelt und die A/D-Umwandlungsausgabe dem ersten Umwandlungsergebnis überlagert.

Description

Die vorliegende Erfindung betrifft einen Differenzeingangs-A/D-Wandler, der die Potentialdifferenz zwischen zwei analogen Eingangssignalen von einem analogen Wert in einen digitalen Wert umwandelt.

Bei einem Differenzeingangs-A/D-Wandler, der die Potentialdifferenz zwischen zwei analogen Eingangssignalen von einem analogen Wert in einen digitalen Wert umwandelt, muss die Potentialdifferenz zwischen zwei analogen Eingangsspannungen gleichzeitig in einen digitalen Wert umgewandelt werden. Außerdem ist zum Durchführen von Feinsteuerung durch Verwendung einer Steuereinrichtung so wie einem Mikrokontroller auf der Grundlage eines umgewandelten digitalen Werts eine Umwandlung mit höherer Genauigkeit erforderlich.

Der in 6 gezeigte konventionelle Differenzeingangs-A/D-Wandler wandelt ein erstes und zweites analoges Eingangssignal 1 und 2 durch Verwendung eines Analogsubtrahierers 101 in ein Eintaktsignal 7 um. Nachdem das Eintaktsignal 7 durch eine Abtast/Halteschaltung 102 abgetastet wurde, wird der abgetastete Wert durch einen A/D-Wandler 103 vom Typ mit schrittweiser Annäherung in einen digitalen Wert umgewandelt. Dieses Signal wird dann als ein Umwandlungsergebnis 6 ausgegeben. Wie in 7 gezeigt ist, besteht der Analogsubtrahierer 101 aus drei Operationsverstärkern 111 bis 113 und Widerständen 104 bis 110.

8 zeigt einen anderen konventionellen Differenzeingangs-A/D-Wandler. Bezugnehmend auf 8, wandelt der konventionelle Differenzeingangs-A/D-Wandler ein erstes analoges Eingangssignal 1 durch Verwendung eines ersten A/D-Wandlers 114 in einen digitalen Wert um und gibt diesen als ein erstes Umwandlungsergebnis 11 aus.

Gleichzeitig wandelt der Differenzeingangs-A/D-Wandler ein zweites analoges Eingangssignal 2 durch Verwendung eines zweiten A/D-Wandlers 115 in einen digitalen Wert um und gibt diesen als ein zweites Umwandlungsergebnis 12 aus. Der Differenzeingangs-A/D-Wandler berechnet dann den Unterschied zwischen dem ersten und zweiten Umwandlungsergebnis 11 und 12 durch Verwendung eines Digitalsubtrahierers 116 und gibt die Differenz als ein Differenzumwandlungsergebnis 14 aus.

Bei dem in 6 gezeigten Differenzeingangs-A/D-Wandler weisen die drei Operationsverstärker 111 bis 113, die den Analogsubtrahierer 101 bilden, Fehler so wie Versatz auf. Diese Fehler sind überlagert, um ein Umwandlungsfehler zu werden, und folglich vergrößert sich der Fehler in dem Differenzeingangs-A/D-Wandler. Außerdem muss der Differenzeingangs-A/D-Wandler zum Verhindern einer Fehlervergrößerung aufgrund der Operationsverstärker 111 bis 113 hochgenaue Operationsverstärker 111 bis 113 enthalten. Dies verursacht jedoch eine Vergrößerung der Chipfläche.

Außerdem kann die Potentialdifferenz nur dann A/D gewandelt werden, wenn das erste analoge Eingangssignal 1 eine höhere Spannung als das zweite analoge Eingangssignal 2 aufweist. Wenn das erste analoge Eingangssignal 1 jedoch eine kleinere Spannung als das zweite analoge Eingangssignal 2 aufweist, wird das Umwandlungsergebnis null.

Nimmt man ADCR1 als den Wert des ersten Umwandlungsergebnisses 11 in dem in 8 gezeigten Differenzeingangs-A/D-Wandler an und ADCR2 als den Wert des zweiten Umwandlungsergebnisses 12, kann ein Wert ADCR des Differenzumwandlungsergebnisses 14 dargestellt werden durch ADCR = ADCR1- ADCR2 (1)

Wenn man außerdem Vinl als die Spannung des ersten analogen Eingangssignals 1, Vin2 als die Spannung des zweiten analogen Eingangssignals 2, Verr1 als den Umwandlungsfehler in dem A/D-Wandler 114, Verr2 als den Umwandlungsfehler in dem A/D-Wandler 115, V(ADCR1) als die Funktion, für die das erste Umwandlungsergebnis 11 in eine A nalogspannung umgewandelt wird, und V(ADCR2) als die Funktion annimmt, für die das zweiten Umwandlungsergebnis 12 in eine Analogspannung umgewandelt wird, werden die Spannungen Vinl und Vin2 dargestellt durch Vin1 = V(ADCR1) + Verr1 2) Vin2 = V(ADCR2) + Verr2 3)

Nimmt man V(ADCR) als die Funktion, für die das Differenzumwandlungsergebnis 14 in eine Analogspannung umgewandelt wird, kann das durch den Differenzeingangs-A/D-Wandler erhaltene Differenzumwandlungsergebnis 14 allgemein ausgedrückt werden durch Vinl – Vin2 = V(ADCR) + Verr 4)

Bei Einsetzung der Gleichungen (2) und (3) in Gleichung (4) wird Gleichung (5) erhalten: V(ADCR) + Verr = {V( ADCR1) + Verr1} – {V(ADCR2) + Verr2} = V(ADCR1) – V(ADCR2) + Verr1 – Verr2 5)

Der Umwandlungsfehler in dem Differenzumwandlungsergebnis 14 wird daher (Verr1 – Verr2). Da die Umwandlungsfehler Verr1 und Verr2 unabhängig voneinander sind, ist der Fehler in dem Differenzumwandlungsergebnis 14 gleich dem Wert, der durch Überlagern der Fehler in den beiden A/D-Wandlern 114 und 115 erhalten wird. Wenn in dem in 8 gezeigten Differenzeingangs-A/D-Wandler die Fehler in den beiden A/D-Wandlern 114 und 115 ähnlich sind, verdoppelt sich deshalb der Umwandlungsfehler beinahe, maximal, verglichen mit dem Fall, wenn ein A/D-Wandler verwendet wird.

In bezug auf Quantisierungsfehler, welche A/D-Wandler theoretisch aufweisen, werden, genau ausgedrückt, ein Quantisierungsfehler von –1/2 bis +1/2 LSB in dem A/D- Wandler 114 und ein Quantisierungsfehler von –1/2 bis +1/2LSB in dem A/D-Wandler 115 miteinander addiert. Als eine Folge weist der Differenzeingangs-A/D-Wandler einen Quaritisierungsfehler von –1,0 bis +1,0LSB auf. Mit andere Worten, wenn die Auflösung der beiden A/D-Wandler 114 und 115 n Bits beträgt, wird die Auflösung des durch die A/D-Wandler 114 und 115 gebildeten Differenzeingangs-A/D-Wandlers im wesentlichen (n – 1) Bits, was um ein Bit kleiner als n Bits ist.

In EP-1 093 229 A2 wird ein differentieller Analog-Digitalwandler mit geschalteten Kapazitäten und sukzessiver Approximation offenbart. Ein Komparator ist mit den Kapazitäten verbunden und es sind binär gewichtete als Relais geschaltete Kapazitäten bezüglich der Messeingänge und der Anschlüsse an den Komparator symmetrisch angeordnet. Schalter für die Gleichladung bzw. die Kurzschlussentladung aller Kapazitäten sind so angeordnet, dass in der Phase der sukzessiven Approximation jede Kapazität wahlweise mit jeweils einer der Differenzspannungsquellen über Schalter verbindbar ist und die sukzessiver Approximation symmetrisch zu der aus den Referenzspannungen resultierenden CMV ausgelegt ist. In US-5,581,252 A ist eine Analog-Digitalwandlerschaltung offenbart, die auf Kapazitäten basierende Analog-Digitalwandlerschaltungen aufweist, die mit den Eingängen eines Spannungsvergleichers gekoppelt sind, wobei eine Bezugsspannung eines Schaltungsabschnittes hinsichtlich einer Bezugsspannung eines anderen Schaltungsabschnittes so skaliert ist, dass der eine Schaltungsabschnitt eine zusätzliche Auflösung zu dem anderen Schaltungsabschnitt hinzufügt.

Es ist eine Aufgabe der vorliegenden Erfindung, einen hochpräzisen Differenzeingangs-A/D-Wandler zu schaffen, ohne die Präzision der A/D-Wandler und Analogsubtrahierer zu vergrößern.

Diese Aufgabe wird durch einen Differenzeingangs-A/D-Wandler nach Hauptanspruch 1 gelöst. Die abhängigen Ansprüche behandeln vorteilhafte Weiterentwicklungen der Erfindung.

1 ist ein Blockdiagramm eines Differenzeingangs-A/D-Wandlers von Typ mit schrittweiser Annäherung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
2A bis 2H sind Zeitdiagramme des in 1 gezeigten Differenzeingangs-A/D-Wandlers;
3 ist ein Blockdiagramm, das einen Differenzeingangs-A/D-Wandler gemäß der zweiten Ausfüihrungsform der vorliegenden Erfindung zeigt;
4 ist ein Blockdiagramm, das einen Differenzeingangs-A/D-Wandler gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;
5 ist ein Blockdiagramm, das einen Differenzeingangs-A/D-Wandler gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;
6 ist ein Blockdiagramm, das einen konventionellen Differenzeingangs-A/D-Wandler zeigt;
7 ist ein Blockdiagramm, das den in 6 gezeigten Analogsubtrahierer zeigt; und
8 ist ein Blockdiagramm, das einen anderen konventionellen Differenzeingangs-A/D-Wandler zeigt.
Beschreibung der bevorzugten Ausführungsformen
Die vorliegende Erfindung soll im folgenden ausführlich unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden.
1 zeigt einen Differenzeingangs-A/D-Wandler vom Typ mit schrittweiser Annäherung gemäß der ersten Ausfühhrungsform der vorliegenden Erfindung. Wie in 1 gezeigt ist, besteht der Differenzeingangs-A/D-Wandler vom Typ mit schrittweiser Annäherung gemäß dieser Ausführungsform aus einem A/D-Wandler 15, einem A/D-Wandler 16 und einem Digitalsubtrahierer 17.
Der A/D-Wandler 15 erhält ein erstes analoges Eingangssignal 1, ein zweites analoges Eingangssignal 2 und das von dem A/D-Wandler 16 ausgegebene D/A-Umwandlungssignal und gibt ein erstes Umwandlungsergebnis 19 aus. Der A/D-Wandler 16 erhält das zweite analoge Eingangssignal 2 und gibt ein zweites Umwandlungsergebnis 20 aus. Der A/D-Wandler 16 gibt ein D/A-Umwandlungssignal an den A/D-Wandler 15 aus.
Der Digitalsubtrahierer 17 erhält das erste Umwandlungsergebnis 19 von dem A/D-Wandler 15 und das zweite Umwandlungsergebnis 20 von dem A/D-Wandler 16 und gibt ein Differenzumwandlungsergebnis 18 als das Ergebnis aus, das durch das Subtraktionsergebnis der eingegebenen Ergebnisse erhalten wurde.
Der A/D-Wandler 15 umfasst einen D/A-Wandler 21, ein Register 22 mit schrittweiser Annäherung, einen Komparator 23, Schalter 26 bis 30 und Abtast-/Haltekondensatoren 24 und 25. Wie später beschrieben werden soll, gibt der D/A-Wandler 21 ein D/A-Umwandlungssignal an den Komparator 23 aus, und der Komparator 23 gibt ein ein Vergleichsergebnis darstellendes Signal an das Register 22 mit schrittweiser Annäherung aus. Das Register 22 mit schrittweiser Annäherung gibt das erste Umwandlungsergebnis 19 an den Digitalsubtrahierer 17 aus und gibt ferner einen digitalen Wert an den D/A-Wandler 21 aus.
Das zweite analoge Eingangssignal 2, das über den Schalter 28 und den Abtast-/Haltekondensator 25 zugeführt wird, und eine D/A-Umwandlungsausgabe, die von einem D/A-Wandler 33 über den Schalter 29 und den Abtast-/Haltekondensator 25 zugeführt wird, werden selektiv in den nichtinvertierenden Eingangsanschluss des Komparators 23 eingegeben. Das über den Schalter 27 und den Abtast-/Haltekondensator 24 zugeführte erste analoge Eingangssignal 1 und eine D/A-Umwandlungsausgabe, die von dem D/A-Wandler 21 über den Schalter 26 und den Abtast-/Haltekondensator 24 zugeführt wird, werden selektiv in den invertierenden Eingangsanschluss des Komparators 23 eingegeben. Eine erste Bezugsspannung 31 wird selektiv an den invertierenden und nichtinvertierenden Eingangsanschluss des ersten Komparators 23 über das Schalterpaar 30 angelegt.
Der A/D-Wandler 16 umfasst den D/A-Wandler 33, ein Register 34 mit schrittweiser Annäherung, einen Komparator 35 und Schalter 38 bis 40, sowie Abtast-/Haltekondensatoren 36 und 37. Wie später beschrieben werden soll, gibt der D/A-Wandler 33 ein D/A-Umwandlungssignal an den Komparator 35 aus, und der Komparator 35 gibt ein das Vergleichsergebnis darstellendes Signal an das Register 34 mit schrittweiser Annä herung aus. Das Register 34 mit schrittweiser Annäherung gibt das zweite Umwandlungsergebnis 20 an den Digitalsubtrahierer 17 aus und gibt ferner einen digitalen Wert an den D/A-Wandler 33 aus.
Das über den Schalter 39 und den Abtast-/Haltekondensator 36 zugeführte zweite analoge Eingangssignal 2 und das Ausgangssignal, das von dem D/A-Wandler 33 über den Schalter 38 und den Abtast-/Haltekondensator 36 zugeführt wird, werden selektiv in den invertierenden Eingangsanschluss des Komparators 35 eingegeben. Die zweite Bezugsspannung 32 wird an den nichtinvertierenden Eingangsanschluss des Komparators 35 über den Abtast-/Haltekondensator 37 angelegt. Die erste Bezugsspannung 31 wird selektiv an den invertierenden und nichtinvertierenden Anschluss des Komparators 35 über das Schalterpaar 40 angelegt.
Die Operation des Differenzeingangs-A/D-Wandlers mit der obigen Anordnung soll als nächstes unter Bezugnahme auf die 2A bis 2H beschrieben werden. Bei der A/D-Umwandlung gemäß dieser Ausführungsform werden vier Operationen, d.h. erste schrittweise Annäherung, zweite schrittweise Annäherung und Subtraktion nacheinander ausgeführt. Vor A/D-Umwandlung sind alle Schalter 26 bis 30 und 38 bis 40 AUSGESCHALTET.
Zu Beginn der A/D-Umwandlung werden die Schalter 27, 28 und 39 und Schalter 30 und 40 eingeschaltet (2A und 2B), und die Abtastung wird begonnen. Das heißt, der Abtast-/Haltekondensator 24 tastet die Differenzspannung des ersten analogen Eingangssignals 1 und die erste Bezugsspannung 31 ab. Die Abtast-/Haltekondensatoren 25 und 36 tasten die Differenzspannung zwischen dem zweiten analogen Eingangssignal 2 und der ersten Bezugsspannung 31 ab. Der Abtast-/Haltekondensator 37 tastet die Differenzspannung zwischen der zweiten Bezugsspannung 32 und der ersten Bezugsspannung 31 ab.
Wenn die Schalter 30 und 40 ausgeschaltet werden, werden die durch die Abtast-/Haltekondensatoren 24, 25, 36 und 37 abgetasteten Differenzspannungen durch die Abtast-/ Haltekondensatoren 24, 25, 36 und 37 gehalten, bis die A/D-Umwandlung abgeschlossen ist. Wenn die Schalter 27, 28 und 39 ausgeschaltet werden, wird die Eingabe des ersten analogen Eingangssignals 1 und des zweiten analogen Eingangssignals 2 gestoppt.
Wenn die Schalter 26 und 38 eingeschaltet werden (2C und 2D), wird ein Ausgangssignal von dem D/A-Wandler 21 an den Abtast-/Haltekondensator 24 angeschlossen, und ein Ausgangssignal von dem D/A-Wandler 33 wird an den Abtast-/Haltekondensator 36 angeschlossen. Durch diese Operation beginnt der A/D-Wandler 16 die erste schrittweise Annäherung.
In der ersten schrittweisen Annäherung wird ein Zielbit in dem Register 34 mit schrittweiser Annäherung auf "1" gesetzt, und der digitale Wert des Registers 34 mit schrittweiser Annäherung wird zu diesem Zeitpunkt durch einen D/A-Wandler 33 D/A-gewandelt. Das durch D/A-Umwandlung erhaltene analoge Signal wird an den invertierenden Eingangsanschluss des zweiten Komparators 35 über den Schalter 38 und den Abtast-/Haltekondensator 36 ausgegeben. Infolgedessen wird die Differenzspannung zwischen einem Ausgangssignal von dem D/A-Wandler 33 und der durch den Abtast-/Haltekondensator 36 gehaltenen Spannung in den invertierenden Eingangsanschluss des Komparators 35 eingegeben. Der Komparator 35 vergleicht die Spannung an dem invertierenden Eingangsanschluss und die Spannung an dem nichtinvertierenden Eingangsanschluss und speichert das Vergleichsergebnis bei dem Zielbit in dem Register 34 mit schrittweiser Annäherung.
Wenn die Vergleichsoperation unter Verwendung des höchstwertigen Bits in dem Register 34 mit schrittweiser Annäherung als ein Zielbit durchgeführt wird, um das Vergleichsergebnis bei dem höchstwertigen Bit zu speichern, wird die Vergleichsoperation unter Verwendung des zweithöchstwertigen Bits in dem Register 34 mit schrittweiser Annäherung als das Zielbit durchgeführt, um das Vergleichsergebnis bei dem zweiten Bit in dem Register 34 bei zweiter schrittweiser Annäherung zu speichern. Anschließend wird eine Vergleichsoperation unter Verwendung des dritthöchstwertigen Bits in dem Register 34 bei zweiter schrittweiser Annäherung als ein Zielbit verwendet. Auf diese Weise wird die schrittweise Annäherungsoperation aufeinanderfolgend durchgeführt, während das Zielbit Bit für Bit von dem höchstwertigen Bit zu niedrigerwertigen Bits verschoben wird.
Wenn die Vergleichsoperation, die das niedrigstwertige Bit in dem Register 34 mit schrittweiser Annäherung als ein Zielbit verwendet, abgeschlossen ist, und die Vergleichsergebnisse bei allen der Bits in dem Register 34 mit schrittweiser Annäherung gespeichert sind, ist die erste schrittweise Annäherung abgschlossen. Bei Abschluss der ersten schrittweisen Annäherung wird der in dem Register 34 mit schrittweiser Annäherung gespeicherte digitale Wert als das zweite Umwandlungsergebnis 20 ausgegeben (2F). In der obigen Weise gibt der A/D-Wandler 16 den digitalen Wert, der durch A/D-Umwandlung des zweiten analogen Eingangssignals 2 erhalten wurde, d.h. das zweite Umwandlungsergebnis 20, an den Digitalsubtrahierer 17 aus. Nach Abschluss des ersten Vergleichs wird der Schalter 38 ausgeschaltet.
Wenn als nächstes der Schalter 29 eingeschaltet wird (2E), wird ein Ausgangssignal von dem D/A-Wandler 33 an den Abtast-/Haltekondensator 25 angeschlossen, um die zweite schrittweise Annäherung zu beginnen. In der zweiten schrittweisen Annäherung wird ein Zielbit in dem Register 22 mit schrittweiser Annäherung auf "1" gesetzt, und der digitale Wert des Registers 22 mit schrittweiser Annäherung wird zu diesem Zeitpunkt durch den D/A-Wandler 21 D/A-gewandelt. Das durch die DIA-Umwandlung erhaltene analoge Signal wird an den invertierenden Eingangsanschluss des Komparators 23 über den Abtast-/Haltekondensator 24 ausgegeben.
Infolgedessen wird die Differenzspannung zwischen dem Ausgangssignal von dem D/A-Wandler 21 und der durch den Abtast-/Haltekondensator 24 gehaltenen Spannung in den invertierenden Eingangsanschluss des Komparators 23 eingegeben. Die Differenzspannung zwischen dem Ausgangssignal von dem D/A-Wandler 33 und der durch den Abtast-/Haltekondensator 25 gehaltenen Spannung wird in den nichtinvertierenden Eingangsanschluss des Komparators 23 eingegeben. Der Komparator 23 vergleicht die Spannung an dem invertierenden Eingangsanschluss mit der Spannung an dem nichtinvertierenden Eingangsanschluss und speichert das Vergleichsergebnis bei dem Zielbit in dem Register 22 mit schrittweiser Annäherung.
Wenn das Vergleichsergebnis bei dem höchstwertigen Bit durch die Vergleichsoperation gespeichert wird, die das höchstwertige Bit in dem Register 22 mit schrittweiser Annäherung als ein Zielbit verwendet, wird das Vergleichsergebnis, das durch die Vergleichoperation unter Verwendung des zweithöchstwertigen Bits in dem Register 22 mit schrittweiser Annäherung als ein Zielbit erhalten wird, bei dem zweiten Bit in dem Register 22 mit schrittweiser Annäherung gespeichert. Anschließend wird die Vergleichsoperation unter Verwendung des dritthöchstwertigen Bits in dem Register 22 mit schrittweiser Annäherung als ein Zielbit durchgeführt. Auf diese Weise wird die schrittweise Annäherungsoperation aufeinanderfolgend durchgeführt, wobei das Zielbit von dem höchstwertigen Bit Bit für Bit zu niedrigerwertigen Bits verschoben wird.
Wenn die schrittweise Annäherung unter Verwendung des niedrigstwertigen Bits in dem ersten Register 22 mit schrittweiser Annäherung als ein Zielbit abgeschlossen ist, und die Vergleichsergebnisse bei allen der Bits in dem Register 22 mit erster schrittweiser Annäherung gespeichert sind, wird die zweite schrittweise Annäherung abschlossen. Bei Abschluss der zweiten schrittweisen Annäherung wird der digitale Wert, der in dem Register 22 mit schrittweiser Annäherung gespeichert ist, als das erste Umwandlungsergebnis 19 (2G) ausgegeben. In der obigen Weise gibt der A/D-Wandler 15 den durch A/D-Umwandlung des ersten analogen Eingangssignals 1 erhaltenen digitalen Wert, d. h. das erste Vergleichsergebnis 19, an den Digitalsubtrahierer 17 aus.
Nach Abschluss der zweiten schrittweisen Annäherung werden die Schalter 26 und 29 ausgeschaltet. Der Digitalsubtrahierer 17 subtrahiert das zweite Vergleichsergebnis 20 von dem ersten Vergleichsergebnis 19 und gibt das Differenzumwandlungsergebnis 18 als das Subtraktionsergebnis aus (2H).
Wenn das zweite analoge Eingangssignal 2 durch den A/D-Wandler 16 A/D-gewandelt wird, kann, wenn man Vin_-M als die Spannung des zweiten analogen Eingangssignals 2, Verr_-M als den Quantisierungsfehler in dem A/D-Wandler 16 und V(ADCR_M) als die Funktion zum Umwandeln des zweiten Umwandlungsergebnisses 20 in eine Analogspannung annimmt, die Spannung Vin_-M dargestellt werden durch Vin-M = V(ADCR-M) + Verr-M 6)
Wenn in dem A/D-Wandler 15 der Schalter 29 zu dem Zeitpunkt der zweiten schrittweisen Annäherung eingeschaltet wird, erfolgt Eingabeumschaltung von dem zweiten analogen Eingangssignal 2 zu dem Ausgangssignal von dem D/A-Wandler 33. Durch diese Operation wird V(ADCR_M) über den Abtast-/Haltekondensator 25 angelegt, und die Eingangsspannung wechselt von Vin-M während der Abtastung zu V(ADCR_M) während der zweiten schrittweisen Annäherung, wie angegeben durch Vin-M → V(ADCR_M) (7)
Das erste analoge Eingangssignal 1 wird in den invertierenden Eingangsanschluss des Komparators 23 über den Abtast-/Haltekondensator 24 eingegeben. Sofort nach der Abtastung sind beide Eingangsspannungen zu dem Komparator 23 gleich der ersten Bezugsspannung 31. Zum Zeitpunkt des Beginns der zweiten schrittweisen Annäherung ändert sich die an den Abtast-/Haltekondensator 25 anzulegende Spannung auf der nichtinvertierenden Eingangsanschlussseite des Komparators 23, wie durch den mathematischen Ausdruck (7) angezeigt ist. Deshalb gilt Gleichung (8) unter Verwendung von Ladungserhaltung gemäß Gleichung (6): Vref1 – {Vin-M – V(ADCR_M)} = Vref1 – Verr_M (8)
In Gleichung (8) ist Vref1 der Wert der ersten Bezugsspannung 31. Deshalb ist die durch die zweite schrittweise Annäherung zu suchende Spannung die Spannung (Vref1 – Verr_M) an dem invertierenden Eingangsanschluss des Komparators 23. Diese Spannung wird als (Vin_-P – Verr_M) im Sinne der Spannung an der Eingangsseite des Abtast-/Haltekondensators 24 entsprechend Ladungserhaltung ausgedrückt.
Nimmt man ADCR_-P als den Wert des ersten Umwandlungsergebnisses 19 als das durch die A/D-Umwandlung dieser Spannung erhaltene Ergebnis, V(ADCR_-P) als die Funktion zum Umwandeln des Werts des ersten Umwandlungsergebnisses 19 in eine Analogspannung, Vin_-P als die Spannung des ersten analogen Eingangssignals 1, und Verr als den Quantisierungsfehler in dem A/D-Wandler 15 an, gilt Gleichung (9): Vin-P – Verr_M = V(ADCR-P) + Verr (9)
Gleichung (9) zeigt an, dass der Quantisierungsfehler Verr_M in dem A/D-Wandler 16 das erste analoge Eingangssignal 1 überlagert, und das resultierende Signal wird durch den A/D-Wandler 15 A/D-umgewandelt. Nimmt man V(ADCR) als die Funktion zum Umwandeln des Differenzumwandlungsergebnisses 18 in eine Analogspannung an, ist das Differenzumwandlungsergebnis 18 gegeben durch V(ADCR) = V(ADCR-P) – V(ADCR-M) (10)
Einsetzungen von Modifikationen an Gleichungen (6) und (9) in Gleichung (10) ergeben Gleichung (11): V(ADCR) = (Vin-P – Verr-M – Verr) – (Vin_M – Verr-M) = Vin-P – Vin_M – Verr (11)
In dieser Ausführungsform wird der Quantisierungsfehler Verr_-M in dem A/D-Wandler 16 durch den A/D-Wandler 15 A/D-gewandelt, wobei er das erste analoge Eingangssignal 1 überlagert, indem das Ausgangssignal von dem D/A-Wandler 21 und das erste analoge Eingangssignal 1 in den invertierenden Eingangsanschluss des Komparators 23 über den Abtast-/Haltekondensator 24 eingegeben werden und das Ausgangssignal von dem D/A-Wandler 33 und das zweite analoge Eingangssignal 2 in den nichtinvertierenden Eingangsanschluss des Komparators 23 über den Abtast-/Haltekondensator 25 eingegeben werden.
Der in der ersten schrittweisen Annäherung erzeugte Quantisierungsfehler Verr_-M wird wie durch Gleichung (11) angezeigt durch Subtrahierung des zweiten Umwandlungsergebnisses 20, das den Quantisierungsfehler in dem A/D-Wandler 16 enthält, von dem ersten Umwandlungsergebnis 19 annulliert, das den Quantisierungsfehler Verr_-M in dem A/D-Wandler 16 enthält. Infolgedessen ist der einzige Quantisierungsfehler, der in dem Differenzumwandlungsergebnis 18 erscheint, der Quantisierungsfehler Verr, der in der zweiten schrittweisen Annäherung durch den A/D-Wandler 15 erzeugt wird, und daher in den Bereich von –1/2LSB bis +1/2LSB fällt.
Obwohl nur der Quantisierungsfehler erörtert wurde, wenn Verr_M als der Gesamtfehler in dem A/D-Wandler 16 betrachtet wird, wird der Gesamtfehler in dem A/D-Wandler 16 annulliert, und nur der Fehler in dem A/D-Wandler 15 wird in dem Differenzumwandlungsergebnis 18 reflektiert.
Diese Ausführungsform ist aufgrund der Annahme beschrieben worden, dass die Auflösung des A/D-Wandlers 15 gleich derjenigen des A/D-Wandlers 16 ist. Wenn der Kom- parator 23 jedoch einen ausreichend breiten phasengleichen Eingangsbereich aufweist, kann ausreichende Umwandlungspräzision erhalten werden, selbst wenn die Auflösung des A/D-Wandlers 16 nicht gleich derjenigen des A/D-Wandlers 15 ist, solange sie die gleiche Spannungspräzision aufweisen. Außerdem, selbst wenn der A/D-Wandler 15 und der A/D-Wandler 16 A/D-Wandler mit der gleichen n-Bit-Auflösung darstellen und Umwandlung von weniger als n Bits von einem oberen Bit in der ersten schrittweisen Annäherung durchgeführt wird, kann der gleiche Effekt wie der oben beschriebene erhalten werden.
In dieser Ausführungsform kann, da das Differenzumwandlungsergebnis 18, welches einen digitalen Wert darstellt, erhalten wird, Differenzeingangs-A/D-Umwandlung ungeachtet des Größenverhältnisses zwischen dem ersten analogen Eingangssignal 1 und dem zweiten analogen Eingangssignal 2 durchgeführt werden. Außerdem, wenn ein Zeichenbit dem Differenzumwandlungsergebnis 18 hinzugefügt wird, kann das Größenverhältnis zwischen dem ersten analogen Eingangssignal 1 und dem zweiten analogen Eingangssignal 2 auch ausgedrückt werden.
3 zeigt einen Differenzeingangs-A/D-Wandler vom Typ mit schrittweiser Annäherung gemäß der zweiten Ausführungsform der vorliegenden Erfindung. Der Differenzeingangs-A/D-Wandler vom Typ mit schrittweiser Annäherung gemäß dieser Ausführungsform besteht aus einem ersten A/D-Wandler 41, einem zweiten A/D-Wandler 42 und einem Digitalsubtrahierer 17. In dieser Ausführungsform sind die A/D-Wandler 15 und 16 des Differenzeingangs-A/D-Wandlers durch A/D-Wandler 41 und 42 ersetzt.
Der A/D-Wandler 42 besteht aus einem Register 47 mit schrittweiser Annäherung, einem Komparator 48, einer D/A-Wandler & Abtast-/Haltekondensatorschaltung vom Kondensatorarraytyp (Kondensatorarry – DAC & S/H-Schaltung) 49, und einer Bezugs-D/A-Wandler & Abtast-/Haltekondensatorschaltung (Bezugs-DAC & S/H-Schaltung) 50. Der A/D-Wandler 42 unterscheidet sich von dem in 1 gezeigten A/D-Wandler 16 darin, dass ein zweites analoges Eingangssignal 2 in die Kondensatorarry – DAC & S/H-Schaltung 49 eingegeben wird, Ausgaben von der Kondensatorarry – DAC & S/H-Schaltung 49 und der Bezugs-DAC & S/H-Schaltung 50 in den Komparator 48 eingegeben werden und eine Ausgabe von dem Register 47 mit schrittweiser Annäherung in den A/D-Wandler 41 eingegeben wird.
Der A/D-Wandler 41 besteht aus einem Register 43 mit schrittweiser Annäherung, einem Komparator 44, einer Kondensatorarry – DAC & S/H-Schaltung 45, und einer Kondensatorarry – DAC & S/H-Schaltung 46. Der A/D-Wandler 41 unterscheidet sich von dem in 1 gezeigten A/D-Wandler 15 darin, dass ein erstes analoges Eingangssignal 1 in die Kondensatorarry – DAC & S/H-Schaltung 45 eingegeben wird, das zwei te analoge Eingangssignal 2 in die Kondensatorarry – DAC & S/H-Schaltung 46 eingegeben wird, Ausgaben von den Kondensatorarry – DAC & S/H-Schaltungen 45 und 46 in den Komparator 44 eingegeben werden und eine Ausgabe von dem Register 47 mit schrittweiser Annäherung in die Kondensatorarry – DAC & S/H-Schaltung 46 eingegeben wird.
Die Operation des Differenzeingangs-A/D-Wandlers gemäß dieser Ausführungsform soll als nächstes beschrieben werden. In dieser Ausführungsform werden, wie in der ersten Ausführungsform, vier Operationen, d. h. Abtasten, die erste schrittweise Annäherung, die zweite schrittweise Annäherung, und Subtraktion aufeinanderfolgend ausgeführt.
Beim Abtasten hält die Kondensatorarry – DAC & S/H-Schaltung 45 die Spannung des ersten analogen Eingangssignals 1. Die Kondensatorarry – DAC & S/H-Schaltungen 46 und 49 halten die Spannung des zweiten analogen Eingangssignals 2. Die Bezugs-DAC & S/H-Schaltung 50 hält eine Spannung, die äquivalent zu der zweiten Bezugsspannung 32 in der ersten Ausführungsform ist.
Bei der ersten schrittweisen Annäherung wird ein Zielbit in dem Register 47 mit schrittweiser Annäherung auf "1" gesetzt, und der digitale Wert des Registers 47 mit schrittweiser Annäherung wird zu diesem Zeitpunkt durch die Kondensatorarry – DAC & S/H-Schaltung 49 D/A-gewandelt. Die Differenzspannung zwischen dem durch D/A-Umwandlung erhaltenen analogen Signal und der durch die Kondensatorarry – DAC & S/H-Schaltung 49 gehaltenen Spannung wird in den invertierenden Eingangsanschluss des Komparators 48 eingegeben. Die durch die Bezugs-DAC & S/H-Schaltung 50 gehaltene Spannung wird in den nichtinvertierenden Eingangsanschluss des zweiten Komparators 48 eingegeben. Der Komparator 48 vergleicht die Spannung an dem invertierenden Eingangsanschluss mit der Spannung an dem nichtinvertierenden Eingangsanschluss und speichert das Vergleichsergebnis bei dem Zielbit in dem Register 47 mit schrittweiser Annäherung.
Wie in der ersten Ausführungsform, wird eine solche schrittweise Annäherung aufeinanderfolgend durchgeführt, während das Zielbit von dem höchstwertigen Bit in dem Register 47 mit schrittweiser Annäherung Bit für Bit zu den niedrigeren Bits verschoben wird. Wenn die Vergleichsergebnisse bei allen der Bits in dem Register 47 mit schrittweiser Annäherung gespeichert sind, ist die erste schrittweise Annäherung abgeschlossen. Zu diesem Zeitpunkt wird der in dem Register 47 mit schrittweiser Annäherung gespeicherte digitale Wert als ein zweites Vergleichsergebnis 20 ausgegeben.
In der zweiten schrittweisen Annäherung wird das Zielbit in dem Register 43 mit schrittweiser Annäherung auf "1" gesetzt, und der digitale Wert des Registers 43 mit schrittweiser Annäherung wird zu diesem Zeitpunkt durch die Kondensatorarry – DAC & S/H-Schaltung 45 D/A-umgewandelt. Der digitale Wert (zweites Umwandlungsergebnis 20), der von dem Register 47 mit schrittweiser Annäherung des A/D-Wandlers 42 ausgegeben wird, wird durch die Kondensatorarry – DAC & S/H-Schaltung 46 D/A-gewandelt.
Die Differenzspannung zwischen dem durch D/A-Umwandlung durch die Kondensatorarry- DAC & S/H-Schaltung 45 erhaltenen analogen Signal und der durch die Kondensatorarry – DAC & S/H-Schaltung 45 gehaltenen Spannung wird in den invertierenden Eingangsanschluss des Komparators 44 eingegeben. Die Differenzspannung zwischen dem durch D/A-Umwandlung durch die Kondensatorarry – DAC & S/H-Schaltung 46 erhaltenen analogen Signal und der durch die Kondensatorarry – DAC & S/H-Schaltung 46 gehaltenen Spannung wird in den nichtinvertierenden Eingangsanschluss des Komparators 44 eingegeben. Der erste Komparator 44 vergleicht die Spannung an dem invertierenden Eingangsanschluss mit der Spannung an dem nichtinvertierenden Eingangsanschluss und speichert das Vergleichsergebnis bei dem Zielbit in dem Register 43 mit schrittweiser Annäherung.
Wie in der ersten Ausführungsform wird eine solche schrittweise Annäherung aufeinanderfolgend durchgeführt, wobei das Zielbit von dem höchstwertigen Bit in dem Register 43 mit schrittweiser Annäherung Bit für Bit zu niedrigeren Bits verschoben wird. Wenn die Vergleichsergebnisse bei allen der Bits in dem Register 43 mit schrittweiser Annäherung gespeichert sind, ist die zweite schrittweise Annäherung abgeschlossen. Zu diesem Zeitpunkt wird der in dem Register 43 mit schrittweiser Annäherung gespeicherte digitale Wert als ein erstes Umwandlungsergebnis 19 ausgegeben. Die Operation des Digitalsubtrahierers 17 ist die gleiche wie die in der ersten Ausführungsform.
In der ersten Ausführungsform wird das erste schrittweise Annäherungsergebnis als eine Ausgabe von dem D/A-Wandler 33 in den A/D-Wandler 15 in Form eines analogen Werts eingegeben. Im Gegensatz hierzu wird in dieser Ausführungsform das erste schrittweise Annäherungsergebnis als eine Ausgabe von dem Register 47 mit schrittweiser Annäherung in den A/D-Wandler 41 in Form eines digitalen Werts eingegeben, und der digitale Wert wird durch die Kondensatorarry – DAC & S/H-Schaltung 46 des A/D-Wandlers 41 in einen analogen Wert umgewandelt, wodurch die gleiche Operation wie die in der ersten Ausführungsform realisiert wird.
4 zeigt einen Differenzeingangs-A/D-Wandler gemäß der dritten Ausführungsform der vorliegenden Erfindung. Der Differenzeingangs-A/D-Wandler gemäß dieser Ausführungsform besteht aus einem ersten A/D-Wandler 51, einem zweiten A/D-Wandler 52 und einem Digitalsubtrahierer 17.
Der erste A/D-Wandler 51 besteht aus einem Register 53 mit schrittweiser Annäherung, einem Komparator 54, einer Kondensatorarry – DAC & S/H-Schaltung 55, einer Kondensatorarry – DAC & S/H-Schaltung 56 und einem Widerstandsketten-D/A-Wandler 57. Der zweite A/D-Wandler 52 besteht aus einem Register 58 mit schrittweiser Annäherung, einem Komparator 59, einer Kondensatorarry – DAC & S/H-Schaltung 60, einer Bezugs-DAC & S/H Schaltung 61 und einem Widerstandsketten-D/A-Wandler 62.
In dieser Ausführungsform besteht ein eingebauter D/A-Wandler 71 des ersten A/D-Wandlers 51 aus der Kondensatorarry – DAC & S/H-Schaltung 55 und dem Widerstandsketten-D/A-Wandler 57. Ein eingebauter D/A-Wandler 72 des zweiten A/D-Wandlers 52 besteht aus der Kondensatorarry – DAC & S/H-Schaltung 60 und dem Wi derstandsketten-D/A-Wandler 62. Die eingebauten D/A-Wandler 71 und 72 entsprechen den in 3 gezeigten Kondensatorarry – DAC & S/H-Schaltungen 45 und 49.
Wie in der ersten Ausführungsform werden in dieser Ausführungsform vier Operationen, d. h. Abtasten, die erste schrittweise Annäherung, die zweite schrittweise Annäherung und Subtraktion nacheinander ausgeführt. Beim Abtasten hält die Kondensatorarry –DAC & S/H-Schaltung 55 die Spannung des ersten analogen Eingangssignals 1. Die Kondensatorarry – DAC & S/H-Schaltungen 56 und 60 halten die Spannung des zweiten analogen Eingangssignals 2. Die Kondensatorarry – DAC & S/H-Schaltung 60 hält eine Spannung, die äquivalent zu der zweiten Bezugsspannung 32 in der ersten Ausführungsform ist.
In der ersten schrittweisen Annäherung wird ein Zielbit in dem Register 58 mit schrittweiser Annäherung auf "1" gesetzt. Die obere Bitseite des von dem Register 58 mit schrittweiser Annäherung ausgegebenen digitalen Werts wird diesmal durch die Kondensatorarry – DAC & S/H-Schaltung 60 D/A-gewandelt, und die untere Bitseite wird durch den Widerstandsketten-D/A-Wandler 62 D/A-gewandelt.
Die Differenzspannung zwischen dem durch D/A-Umwandlung durch die Kondensatorarry – DAC & S/H-Schaltung 60 und den Widerstandsketten-D/A-Wandler 62 erhaltenen analogen Signal und der durch die Kondensatorarry – DAC & S/H-Schaltung 60 gehaltenen Spannung wird in den invertierenden Eingangsanschluss des Komparators 59 eingegeben. Die durch die Bezugs-DAC & S/H Schaltung 61 gehaltene Spannung wird in den nichtinvertierenden Eingangsanschluss des Komparators 59 eingegeben. Der Komparator 59 vergleicht die Spannung an dem invertierenden Eingangsanschluss und die Spannung an dem nichtinvertierenden Eingangsanschluss und speichert das Vergleichsergebnis bei dem Zielbit in dem Register 58 mit schrittweiser Annäherung.
Wie in der ersten Ausführungsform, wird eine solche erste schrittweise Annäherung aufeinanderfolgend durchgeführt, wobei das Zielbit von dem höchstwertigen Bit in dem Register 58 mit schrittweiser Annäherung Bit für Bit zu niedrigeren Bits verschoben wird. Wenn die Vergleichsergebnisse bei allen der Bits in dem Register 58 mit schrittweiser Annäherung gespeichert werden, ist die erste schrittweise Annäherung abschlossen. Zu diesem Zeitpunkt wird der in dem Register 58 mit schrittweiser Annäherung gespeicherte digitale Wert als ein zweites Umwandlungsergebnis 20 ausgegeben.
In der zweiten schrittweisen Annäherung wird das Zielbit in dem Register 53 mit schrittweiser Annäherung auf "1" gesetzt. Die obere Bitseite des von dem Register 53 mit schrittweiser Annäherung ausgegebenen digitalen Werts wird durch die Kondensatararry – DAC & S/H-Schaltung 55 D/A-gewandelt, und die untere Bitseite wird durch den Widerstandsketten-D/A-Wandler 57 D/A-gewandelt. Außerdem wird die obere Bitseite des von dem Register 58 mit schrittweiser Annäherung ausgegebenen digitalen Werts (zweites Umwandlungsergebnis 20) durch die Kondensatorarry – DAC & S/H-Schaltung 56 D/A-konvertiert, und die untere Bitseite wird durch den Widerstandsketten-D/A-Wandler 62 D/A-gewandelt.
Die Differenzspannung zwischen dem durch D/A-Umwandlung durch die Kondensatorarry- DAC & S/H-Schaltung 55 und den Widerstandsketten-D/A-Wandler 57 erhaltenen analogen Signal und der durch die Kondensatorarry – DAC & S/H-Schaltung 55 gehaltenen Spannung wird in den invertierenden Eingangsanschluss des Komparators 54 eingegeben. Außerdem wird die Differenzspannung zwischen dem durch D/A-Umwandlung durch die Kondensatorarry – DAC & S/H-Schaltung 56 und den Widerstandsketten-D/A-Wandler 62 erhaltenen analogen Signal und der durch die Kondensatorarry – DAC & S/H-Schaltung 56 gehaltenen Spannung in den nichtinvertierenden Eingangsanschluss des Komparators 54 eingegeben. Der Komparator 54 vergleicht die Spannung an dem invertierenden Eingangsanschluss mit der Spannung an dem nichtinvertierenden Eingangsanschluss und speichert das Vergleichsergebnis bei dem Zielbit in dem Register 53 mit schrittweiser Annäherung.
Wie in der ersten Ausführungsform wird eine solche schrittweise Annäherung aufeinanderfolgend durchgeführt, wobei das Zielbit von dem höchstwertigen Bit in dem Register 53 mit schrittweiser Annäherung Bit für Bit zu niedrigeren Bits verschoben wird. Wenn die Vergleichsergebnisse bei allen der Bits in dem Register 53 mit schrittweiser Annäherung gespeichert sind, ist die zweite schrittweise Annäherung abgeschlossen. Zu diesem Zeitpunkt wird der in dem Register 53 mit schrittweiser Annäherung gespeicherte digitale Wert als das erste Umwandlungsergebnis 19 ausgegeben. Die Operation des Digitalsubtrahierers 17 ist die gleiche wie die in der ersten Ausführungsform.
In der ersten Ausführungsform wird das erste schrittweise Annäherungsergebnis als eine Ausgabe von dem D/A-Wandler 33 in den A/D-Wandler 15 in Form eines analogen Werts eingegeben. In der zweiten Ausführungsform wird das erste schrittweise Annäherungsergebnis als eine Ausgabe von dem Register 47 mit schrittweiser Annäherung in den ersten D/A-Wandler 41 in Form eines digitalen Wert eingegeben. Der digitale Wert wird dann durch die Kondensatorarry – DAC & S/H-Schaltung 46 in dem ersten D/A-Wandler 41 in einen analogen Wert umgewandelt, wodurch die gleiche Operation wie die der ersten Ausführungsform realisiert wird.
Im Gegensatz hierzu wird in dieser Ausführungsform in bezug zu durch den Widerstandsketten-D/A-Wandler zu vergleichenden Bits das erste schrittweise Annäherungsergebnis als ein Ausgangssignal von dem Widerstandsketten-D/A-Wandler 62 in den ersten A/D-Wandler 51 in Form eines analogen Werts eingegeben. In bezug zu durch den Kondensatorarry-D/A-Wandler zu vergleichenden Bits, wird das erste Ergebnis der schrittweisen Annäherung als ein Ausgangswert von dem Register 58 mit schrittweiser Annäherung in den ersten A/D-Wandler 51 in Form eines digitalen Werts ohne Umwandlung eingegeben. Das Ergebnis der ersten schrittweisen Annäherung wird dann in einen analogen Wert umgewandelt auf der Grundlage der unteren Bitseite, die durch den Widerstandsketten-D/A-Wandler 62 D/A-umgewandelt wurde, und der oberen Bitseite, die durch die Kondensatorarry – DAC & S/H-Schaltung 56 D/A-umgewandelt wurde, wodurch die gleiche Operation wie die der ersten Ausführungsform realisiert wird.
In dieser Ausführungsform wird D/A-Umwandlung der oberen Bitseite durch den Kondensatorarray-D/A-Wandler durchgeführt, und die untere Bitseite wird durch den Wi derstandsketten-D/A-Wandler D/A-gewandelt. Im Gegensatz hierzu wird die D/A-Umwandlung der oberen Bitseite jedoch durch den Widerstandsketten-D/A-Wandler durchgeführt, und die untere Bitseite wird durch den Kondensatorarray-D/A-Wandler D/A-gewandelt.
5 zeigt einen Differenzeingangs-A/D-Wandler gemäß der vierten Ausführungsform der vorliegenden Erfindung. Der Differenzeingangs-A/D-Wandler vom Typ mit schrittweiser Annäherung gemäß dieser Ausführungsform besteht aus einem ersten A/D-Wandler 63, einem zweiten A/D-Wandler 64 und einer CPU (Zentrale Verarbeitungseinheit) 65.
Die A/D-Wandler 63 und 64 weisen die gleichen Anordnungen wie diejenigen der in der ersten Ausführungsform beschriebenen A/D-Wandler 15 und 16, der in der zweiten Ausführungsform beschriebenen A/D-Wandler 41 und 42 oder der in der dritten Ausführungsform beschriebenen A/D-Wandler 51 und 52 auf. In dieser Ausführungsform, wie auch in der ersten bis dritten Ausführungsform, gibt der A/D-Wandler 63 ein erstes Umwandlungsergebnis 19 aus, und der zweite A/D-Wandler 64 gibt ein zweites Umwandlungsergebnis 20 aus.
Dieser Ausführungsform zufolge sind der Differenzeingangs-A/D-Wandler und die aus einem Mikroprozessor gebildete CPU 65 in einem Chip durch eine LSI- (hochintegrierte Schaltung) Technik integriert. Die CPU 65 subtrahiert das zweite Umwandlungsergebnis 20 von dem ersten Umwandlungsergebnis 19 und gibt ein Differenzumwandlungsergebnis 18 als das Subtraktionsergebnis aus. Mit dieser Operation kann in dieser Ausführungsform der Digitalsubtrahierer 17 weggelassen werden, und folglich kann die Chipfläche gespart werden.
Wie oben beschrieben wurde, kann gemäß der vorliegenden Erfindung, da nur der in dem ersten A/D-Wandler erzeugte Fehler in dem Differenzumwandlungsergebnis erscheint, der Quantisierungsfehler in dem Differenzeingangs-A/D-Wandler so gestaltet werden, dass er in den Bereich von –1/2LSB bis +1/2LSB fällt. Infolgedessen besteht keine Notwendigkeit, die Präzision des A/D-Wandlers zu verbessern. Da kein Analogsubtrahierer verwendet wird, besteht außerdem keine Notwendigkeit, die Präzision des Analogsubtrahierers zu verbessern.

Claims

Differenzeingangs-A/D-Wandler, der eine Potentialdifferenz zwischen einem ersten und einem zweiten analogen Eingangssignal (1, 2) von einem analogen Wert in einen digitalen Wert umwandelt, mit: einem ersten A/D-Umwandlungsmittel (15, 41, 51, 63) zum Ausgeben eines ersten Umwandlungsergebnisses (19), das durch A/D-Umwandlung des ersten analogen Eingangssignals erhalten wird; einem zweiten A/D-Umwandlungsmittel (16, 42, 52, 64) zum Ausgeben eines zweiten Umwandlungsergebnisses (20), das durch A/D-Umwandlung des zweiten analogen Eingangssignals erhalten wird, und mit einem Ausgabemittel (33) zum Ausgeben des zweiten Umwandlungsergebnisses in Form eines analogen Werts; einem Digitalsubtraktionsmittel (17) zum Ausgeben eines Differenzumwandlungsergebnisses (18), das durch Subtrahieren des zweiten Umwandlungsergebnisses von dem ersten Umwandlungsergebnis erhalten wird, wobei das erste A/D-Umwandlungsmittel eine Differenz zwischen dem analo- gen Wert und dem zweiten analogen Eingangssignal A/D-umwandelt und die A/D-Umwandlungsausgabe dem ersten Umwandlungsergebnis überlagert.
Wandler nach Anspruch 1, bei dem das erste A/D-Umwandlungsmittel umfasst: einen ersten D/A-Wandler (21), der einen durch D/A-Umwandlung eines ersten Vergleichssignals erhaltenen ersten analogen Wert ausgibt, einen ersten Komparator (23), der aufeinander folgend Signale vergleicht, die in zwei Eingangsanschlüsse eingegeben werden, wobei in einen von diesen über einen ersten Abtast-/Haltekondensator (24) der erste analoge Wert über einen ersten Schalter (26) und das erste analoge Eingangssignal über einen zweiten Schalter (27) eingegeben werden und in den anderen von diesen über einen zweiten Abtast-/Haltekondensator (25) ein zweiter analoger Wert über einen dritten Schalter (29) und das zweite analoge Eingangssignal über einen vierten Schalter (28) eingegeben werden, und ein erstes Register (22) mit schrittweiser Annäherung, welches aufeinander folgend ein Vergleichsergebnis von dem ersten Komparator speichert, einen digitalen Wert des gespeicherten Vergleichsergebnisses als das erste Vergleichssignal ausgibt, und ein erstes Vergleichsergebnis bei Abschluss der schrittweisen Annäherung als ein erstes Umwandlungsergebnis ausgibt, und wobei das zweite A/D-Umwandlungsmittel umfasst: einen zweiten D/A-Wandler (33), der den durch D/A-Umwandlung eines zweiten Vergleichssignals erhaltenen zweiten analogen Wert ausgibt, einen zweiten Komparator (35), der aufeinander folgend Signale vergleicht, die in zwei Eingangsanschlüsse eingegeben werden, wobei in einen von diesen über einen dritten Abtast-/Haltekondensator (36) der zweite analoge Wert über einen fünften Schalter (38) und das zweite analoge Eingangssignal über einen weiteren Schalter (39) eingegeben werden und in den anderen von diesen eine Bezugsspannung über einen vierten Abtast-/Haltekondensator (37) eingegeben wird, und ein zweites Register (34) mit schrittweiser Annäherung, welches aufeinander folgend ein Vergleichsergebnis von dem zweiten Komparator speichert, einen digitalen Wert des gespeicherten Vergleichsergebnisses als das zweite Vergleichssignal ausgibt und ein zweites Vergleichsergebnis bei Abschluss der schrittweisen Annäherung als ein zweites Umwandlungsergebnis ausgibt.
Wandler nach Anspruch 2, bei dem nach Durchführung schrittweiser Annäherung durch den zweiten A/D-Wandler, schrittweise Annäherung durch den ersten A/D-Wandler ausgeführt wird.
Wandler nach Anspruch 1, bei dem das erste A/D-Umwandlungsmittel umfasst: eine erste D/A-Wandler- & Abtast-/Haltekondensatorschaltung (45) vom Kondensatorarraytyp, die eine Differenz zwischen dem ersten analogen Eingangssignal und einem ersten Vergleichssignal ausgibt, eine zweite D/A-Wandler- & Abtast-/Haltekondensatorschaltung (46) vom Kondensatorarraytyp, welche eine Differenz zwischen dem zweiten analogen Eingangssignal und einem zweiten Vergleichssignal bei Abschluss von schrittweiser Annäherung durch das zweite A/D-Umwandlungsmittel ausgibt, einen ersten Komparator (44), der aufeinander folgend eine Ausgabe von der ersten D/A-Wandler- & Abtast-/Haltekondensatorschaltung mit einer Ausgabe von der zweiten D/A-Wandler- & Abtast-/Haltekondensatorschaltung vergleicht, und ein erstes Register (43) mit schrittweiser Annäherung, das aufeinander folgend ein Vergleichsergebnis von dem ersten Komparator speichert, einen digitalen Wert des gespeicherten Vergleichsergebnisses als das erste Vergleichssignal ausgibt und das Vergleichsergebnis bei Abschluss der schrittweisen Annäherung als das erste Umwandlungsergebnis ausgibt, wobei das zweite A/D-Umwandlungsmittel umfasst: eine dritte D/A-Wandler- & Abtast-/Haltekondensatorschaltung (49) vom Kondensatorarraytyp, die eine Differenz zwischen dem zweiten analogen Eingangssignal und dem zweiten Vergleichssignal ausgibt, eine Bezugs-D/A-Wandler- & Abtast-/Haltekondensatorschaltung (50), die eine Bezugsspannung ausgibt; einen zweiten Komparator (48), der aufeinander folgend eine Ausgabe von der dritten D/A-Wandler- & Abtast-/Haltekondensatorschaltung mit einer Ausgabe von der Bezugs-D/A-Wandler- & Abtast-/Haltekondensatorschaltung vergleicht, und ein zweites Register (47) mit schrittweiser Annäherung, das aufeinander folgend ein Vergleichsergebnis von dem zweiten Komparator speichert, einen digitalen Wert des gespeicherten Vergleichsergebnisses als das zweite Vergleichssignal ausgibt, und das Vergleichsergebnis bei Abschluss der schrittweisen Annäherung als das zweite Umwandlungsergebnis ausgibt.
Wandler nach Anspruch 4, bei dem nach Durchführung schrittweiser Annäherung durch den zweiten A/D-Wandler, schrittweise Annäherung durch den ersten A/D-Wandler durchgeführt wird.
Wandler nach Anspruch 1, bei dem das Digitalsubtraktionsmittel eine CPU (Zentrale Verarbeitungseinheit) aufweist, die ein Differenzumwandlungsergebnis erhält, das durch Subtrahieren des zweiten Umwandlungsergebnisses von dem ersten Umwandlungsergebnis erhalten wird.