DE3725663C2 - - Google Patents
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Description
Die Erfindung betrifft eine Schaltung für Analog/Digital- und Digital/
Analog-Umsetzer gemäß dem Oberbegriff des Anspruches 1.
Der Einsatz von binärgewichteten Kondensatoranordnungen in Analog/Digital-
und Digital/Analog-Wandler ist aus dem Aufsatz "All-MOS charge redistribution
analog-to-digital conversion techniques - part I," IEEE
Journal of solid-state circuits, Bd. SC-10, Nr. 6, Dezember 1975, Seiten
371 bis 378, bekannt. Solche Umsetzer, die mit einer binärgewichteten
Kondensatoranordnung, die in MOS-Technologie oder in einer aus Bipolar-
und CMOS-Technik kombinierten Technologie hergestellt ist, arbeiten,
zeichnen sich aus durch ausgezeichnete Langzeitstabilität; sie sind außerdem
weitgehend unempfindlich gegenüber Spannungs- und Temperaturschwankungen.
Derart aufgebaute Umsetzer haben eine Linearitätsgrenze
von ca. 9-10 Bit, wobei dieser Wert durch statistische Schwankungen
der Oxiddicke und der Oxiddielektrizität sowie durch Ätzungenauigkeiten
bedingt ist.
Aus der DE-OS 36 43 161 ist ein Verfahren und eine Vorrichtung zur Offsetspannungs-Korrektur
in einem Analog/Digital-Umsetzer bekannt, bei dem
zusätzliche Kondensatoren vorgesehen sind, und zwar sowohl in der Kondensatorgruppe
für die höchstwertigen Bits, als auch in der Kondensatorgruppe
für die niedrigstwertigen Bits. Diese zusätzlichen Kondensatoren
werden für die Offsetspannungs-Korrektur verwendet. Gleichzeitig mit der
Speicherung eines Eingangssignales in dem Haupt-Kondensatorfeld empfangen
die zusätzlichen Kondensatoren eine Korrekturladung, die äquivalent ist
dem Komplement des in einem Register gespeicherten Offsetwertes. Mit diesem
Verfahren werden nur die Offsetspannungen in dem Komparator und in
den dem Umsetzer vorausgehenden Schaltungsstufen korrigiert, während
eine Korrektur der durch Feritigungstoleranzen bedingten Fehler der Kapazitätswerte
der Kondensatoren der binärgewichteten Kondensatoranordnung
nicht berücksichtigt werden, wodurch eine Verbesserung der Genauigkeit
nicht erzielbar ist.
Zur Erhöhung der Genauigkeit ist aus der Zeitschrift
IEEE Transactions on circuits and systems, Bd. CAS-30,
Nr. 3, März 1983, "Self-calibration technique for A/D
converters", Seiten 188-190, insbesondere Fig. 1,
eine Schaltung einer binärgewichteten Kondensatoranordnung
zur automatischen Fehlerkorrektur bekannt, die die
Linearität des Umsetzers bis auf 14-16 Bit verbessert,
wobei weder zusätzliche Eichspannungen benötigt werden
noch Bauelemente mittels Laser abgestimmt werden müssen.
Ein mit einer solchen binärgewichteten Kondensatoranordnung
arbeitender Analog/Digital-Wandler zeigt das
Blockschaltbild nach Fig. 1. Weiterhin beinhaltet dieser
Analog/Digital-Wandler außer der Kondensatoranordnung
1, einen Spannungskomparator 2, eine Widerstandsleiter
1 a, einen Eich-Digital/Analog-Wandler 4, ein
sukzessives Approximationsregister 3, einen Festwertspeicher
5, einen Addierer 6, ein Register 7 und eine
Logikschaltung 8, die Kontroll- und Steuerfunktionen
ausführt.
Im folgenden soll die Funktion dieser automatischen Fehlerkorrektur
der binärgewichteten Kondensatoranordnung 1
nach Fig. 1, anhand der Fig. 1, 2a, 2b und 2c beschrieben
werden, da sie im wesentlichen auch der Funktion
der erfindungsgemäßen Schaltung gemäß Fig. 3 entspricht.
Die Funktion des Analog/Digital-Umsetzers nach Fig. 1
ergibt sich aus den beiden oben angegebenen Literaturstellen.
Der Analog/Digital-Umsetzer nach Fig. 1 enthält eine
N-Bit-gewichtete Kondensatoranordnung mit N +1 Kondensatoren
C₀, C₁, . . . , C N , wobei jeweils den Kondensatoren
C₁, . . . C N genau ein Binärwert zugeordnet ist, indem
der N-te Kondensator dem höchstwertigsten Bit und der
1-ste Kondensator C₁ dem niedrigwertesten Bit entspricht.
Der Kondensator C₀ ist ein Hilfskondensator mit einem
Kapazitätswert des Kondensators C₁. Die Nennwerte der
Kondensatoren entsprechen somit folgenden Beziehungen:
C n =2 C n-1, n =2, . . . , N
und
C₀=C₁. (1)
und
C₀=C₁. (1)
Die Komplementär-Kapazität C n ′ des Kondensators C n ist
definiert durch
C n ′=C n-1+C n-2+ . . . +C₀, n =1, . . . , N. (2)
Aus den Gleichungen (1) und (2) folgt die Gleichheit der
Kapazitätswerte der Kondensatoren C n und deren Komplementär-Kapazitäten C n ′:
C n =C n ′, n =1, . . . , N (3)
Die Kapazitätswerte der Kondensatoren C n , n =1, . . . , N
weichen in der Regel um einen Faktor, der durch (1+ê n )
gegeben sei, vom Nennwert ab:
C n =2 n-1 C (1+ê n ), n =1 . . . , N, (4)
wobei C die Kapazität des Einheitskondensators ist und
mit Hilfe der Gesamtkapazität C tot der Kondensatoranordnung
definiert ist durch
C = C tot /2 N (5)
mit
Die Ausgangsspannung U₀ einer binärgewichteten Kondensatoranordnung
nach Fig. 2a ergibt sich aus den Kapazitätswerten
der Kondensatoren und dem entsprechenden
Eingangscode:
Die ideale Ausgangsspannung U 0, ideal ergibt mit ê n =0
für alle n aus der Gleichung (6):
Die Fehlerspannung U Fehler ergibt sich als Differenz aus
der idealen und der tatsächlichen Spannung:
Damit läßt sich die Fehlerspannung U ê, n , des n-ten Kondensators
C n aufgrund seiner Fehlanpassung mit Gleichung
(8) definieren durch
Die durch die Fehlerspannungen U ê, 1, . . . , U ê, N sich äußernde
Fehlanpassung der Kondensatoren C₁, . . . , C N der
Kondensatoranordnung 1 wird während der Arbeitsphase des
Wandlers korrigiert, indem entsprechend der Fehlerspannung
U ê, n jedes Kondensators C n Korrekturladungen, durch
Anlegen einer Korrekturspannung an den Eichkondensator
C c , auf den Summenpunkt S gemäß Fig. 1 aufgebracht
werden.
Die Bestimmung der Korrekturspannung erfolgt in der sogenannten
Fehlerermittlungsphase, in der Weise, daß zuerst
die Fehleranpassung des N-ten Kondensators C N , an dem
das höchstwertigste Bit verarbeitet wird, gemessen wird.
Zunächst werden alle Kondensatoren C₀, . . . , C N-1 an die
Referenzspannung U ref und der Kondensator C N auf Erdpotential
entsprechend der Fig. 2b gelegt, wodurch sich
die Kondensatoren C₀, . . . , C N -1 auf die Spannung U ref
aufladen.
Danach werden die Schalter S₀, . . . , S N entsprechend der
Fig. 2c umgeschaltet, so daß jetzt die entgegengesetzten
Spannungspotentiale an den Kondensatoren liegen und
dadurch umgeladen werden.
Angenommen, die Kapazitätswerte der Kondensatoren
C₁, . . . , C N würden den Nennwerten entsprechen, so wäre
die Spannung nach dieser Umladung an der Kondensatoranordnung
0. Aufgrund der Fehlanpassung der Kondensatoren
C₁, . . . , C N bleibt auf den oberen Kondensatorplatten der
Kondensatoranordnung eine gewisse Restladung Q X, N :
Q X, N =2 N C U ref ê N , (10)
die an der Kondensatoranordnung 1 eine Restspannung U X, N ,
wie in Fig. 2c dargestellt, erzeugt:
U X, N =2 U ê, N . (11)
In ähnlicher Weise werden die Fehler der restlichen Kondensatoren
C₁, . . . , C N-1 bestimmt. Zwischen den Restspannungen
U X, n und den Fehlerspannungen U ê, n besteht
folgende allgemeine Beziehung:
Die Restspannungen U x, n werden mit dem Widerstandleiter
1 a zu DU x, n digitalisiert und sukzessiv entsprechend der
Gleichung (12) die digitalen Korrekturspannungen DU ê, 1,
. . . , DU ê, n berechnet und im Speicher 5 abgelegt. Die
Fehlerermittlung braucht deshalb nur ein einziges Mal
vor der Inbetriebnahme des Umsetzers durchgeführt zu
werden. Während der Arbeitsphase werden die gespeicherten
Korrekturwerte DU ê, 1 . . . , DU ê, N im Addierer 6 aufaddiert,
um nach der Umwandlung in eine analoge Spannung
durch den Eich-Digital/Analog-Wandler 4 über den
Eich-Kondensator C c die Fehlerspannungen U ê, 1 . . . , U ê, N zu
kompensieren.
Durch die bei diesem Verfahren notwendige Digitalisierung
der durch die Verhältnisfehler der Kondensatoren
entstehenden Fehlerspannungswerte sowie deren Speicherung
und digitale Addition und deren Umsetzung in einen
analogen Korrekturspannungswert ist insbesondere bei
hochauflösenden Umsetzern ein hoher schaltungstechnischer
Aufwand notwendig. Außerdem begrenzen die umfangreichen
Operationen die Umwandlungsgeschwindigkeit des
Umsetzers, insbesondere bei hochauflösenden Umsetzern.
Die Aufgabe der vorliegenden Erfindung besteht demgegenüber
darin, eine Schaltung für Analog/Digital- und Digital/Analog-Umsetzer
mit einer hohen Umwandlungsgeschwindigkeit
und mit einem geringen digitalen schaltungstechnischen Aufwand
anzugeben.
Diese Aufgabe wird durch eine Schaltung für Analog/Digital- und Digital/
Analog-Umsetzer der eingangs beschriebenen Art durch die kennzeichenden
Merkmale des Anspruchs 1 gelöst.
Der wesentliche Vorteil der Erfindung liegt darin, daß eine hohe Umwandlungsgeschwindigkeit
des Umsetzers durch eine, im Gegensatz zum
dargelegten Stand der Technik, analoge und parallele Fehlerkorrektur
in der Arbeitsphase des Umsetzers ermöglicht wird, wobei eine größere
Variabilität erzielt wird, wodurch man z. B. eine Umsetzkennlinie
nicht nur verschieben, sondern auch "geradebiegen" kann, d. h. daß
sich die Differentiallinearität trotz vorhandener Kapazitätsverhältnisfehler
verbessert.
Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus
den Unteransprüchen.
Ein Ausführungsbeispiel der Erfindung soll anhand der Fig. 3 näher beschrieben
werden.
Fig. 1 zeigt eine Schaltung eines Analog/Digital-Umsetzers nach dem
Stand der Technik.
Fig. 2a, b und c zeigen eine binärgewichtige Kondensatoranordnung
nach dem Stand der Technik zur Bestimmung der Verhältnisfehler der
Kondensatoren C₁, . . . , C N .
Fig. 3 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Schaltung.
Fig. 4 zeigt ein Ausführungsbeispiel zur Erzeugung der
Korrekturspannungen.
Fig. 5 zeigt den prinzipiellen Aufbau der Schaltermatrizen
eines Ausführungsbeispieles.
Das Ausführungsbeispiel der Erfindung nach Fig. 3
zeigt, daß die ersten Anschlüsse der Kondensatoren C₀,
. . . , C N der Kondensatoranordnung 1 mit den ersten Umschaltern
S₀, . . . , S N verbunden sind, die auf Erdpotential
oder an die Referenzspannung U ref gelegt werden
können. Die zweiten Anschlüsse der Kondensatoren C₁,
. . . , C N sind bis auf jenen Kondensator C₀, dem kein
Bitwert zugeordnet ist, mit je einem Eichkondensator
C C, 1, . . . , C C, N verbunden, die ihrerseits durch die
zweiten Umschalter S C, 1, . . . , S C, N an die Spannungsquellen
U C, 1, . . . , U C, N oder auf das Erdpotential gelegt
werden können, wobei die ersten und zweiten Umschalter
synchron schaltbar und durch die gestrichelten Linien in
der Fig. 3 dargestellt sind, die die ersten Umschalter
S₁, . . . , S N mit den zweiten Umschaltern S C, 1, . . . , S C, N
verbinden. Darüber hinaus sind die zweiten Anschlüsse
der Kondensatoren C₀, . . . , C N zusammengeschaltet und auf
den mit "S" bezeichneten Eingang des Spannungskomparators
2 gelegt. "S" wird als Summenpunkt bezeichnet, da
hier die über die Eichkondensatoren aufgebrachten Korrekturladungen
aufsummiert werden. Die Schaltung 4 beinhaltet
die Spannungsquellen V C, 1, . . . , V C, N , wobei
jedem Eichkondensator C c, n eine gesonderte Spannungsquelle
V c, n zugeordnet ist. Jede Spannungsquelle V c, n
ist mit je einem Festwertspeicher DV c, n verbunden, der
die für die Erzeugung der Korrekturspannung U c, n notwendigen
Daten enthält. Die Schaltung 5 faßt die Festwertspeicher
DV C, 1, . . . , DV C, N zusammen.
Wie in der Schaltung gemäß Stand der Technik nach Fig.
1 wird auch in dieser erfindungsgemäßen Schaltung
durch Korrektur der Verhältnisfehler mittels Korrekturspannungen
U C, 1, . . . , U C, N die Fehlanpassung der Kondensatoren
C₁, . . . , C N beseitigt, indem die Spannungsquellen
V C, 1, . . . , V C, N über die Eichkondensatoren C C, 1,
. . . , C C, N Korrekturladungen während der Arbeitsphase des
Umsetzers auf den Summenpunkt S aufbringen. Im Gegensatz
zur Schaltung nach Fig. 1 werden die Korrekturterme
nicht durch digitale und sequentielle Addition, sondern
analog und parallel erzeugt, indem gleichzeitig jedem
Eichkondensator C C, n über die Spannungsquelle V C, n eine
Korrekturspannung U C, n zugeführt wird, so daß sich die
dadurch erzeugten Korrekturladungen im Summenpunkt S
analog zur Kompensation der Linearitätsfehler aufsummieren.
Die Korrekturspannungen U C, 1 . . . , U C, N werden während
der Arbeitsphase des Umsetzers mit Hilfe einer Widerstandsleiter
10, wie in Fig. 4 dargestellt, erzeugt,
indem deren Abgriffe 11 über Schaltermatrizen 9 an die
Eichkondensatoren C C, 1, . . . , C C, N geschaltet werden. Die
Fig. 4 zeigt außer der Widerstandsleiter 10, die aus
den Schaltermatrizen SM₁, . . . , SM N bestehende Schaltung
9 und die verbundene Schaltung 5, die die Festwertspeicher
DV C, 1, . . . , DV C, N umfaßt. Die für die Erzeugung
der Korrekturspannungen U C, 1, . . . , U C, N erforderlichen
Schalterstellungen sind in den Festwertspeichern
DV C, 1, . . . , DV C, N gespeichert und werden während
der Arbeitsphase ausgelesen. Die Fehlerermittlungsphase
zur Bestimmung der Schalterstellungen in den Schaltermatrizen
SM₁, . . . , SM N braucht daher nur einmal nach der
Herstellung der Kondensatoranordnung 1 durchgeführt zu
werden.
Auch in der Fehlerermittlungsphase werden die Schalterstellungen
mit Hilfe der Widerstandsleiter 10 bestimmt,
indem die "quantisierten" Spannungswerte U C, 1, . . . , U C, N
derart auf die Eichkondensatoren geschaltet werden, daß
die Fehlerspannungen U ê, 1, . . . , U ê, N kompensiert werden.
Die Fehlerspannungen ergeben sich aus den Restspannungen
U x, i, n, i =1, . . . , N, n =1, . . . , N, die den Restspannungen
U x, 1, . . . , U x, N an den Kondensatoren der Kondensatoranordnung
1 nach Fig. 1 entsprechen. Aus den Restspannungen
U x, i, n ergibt sich die Korrekturspannung U C, n
an der Elektrode des n-ten Eichkondensators C C, n, wobei
sie aus dem Vergleich der Kapazitätswerte der Kondensatoren
C i + C C, n mit der Komplementärkapazität C i =C i -1
+ C i -2 + . . . + C₀, i = N, N -1, . . . , n bestimmt werden.
Die Fehlerermittlungsphase beginnt mit der Bestimmung
des Linearitätsfehlers am Kondensator C N derart, daß
sich die Restspannung U X, N, N am Kondensator C N aus dem
Vergleich der Kapazitäten der Kondensatoren C N +C C, N
und der Komplementärkapazität C N ′ ergibt, indem nach
einer Ladungsumverteilung entsprechend der Beschreibung
der Schaltung nach Fig. 1 die Restspannung gemessen
wird. Die Fehlerspannung U ê, N des Kondensators C N ergibt
sich aus der Gleichung (11):
Diese Fehlerspannung U ê, N wird durch die Korrekturspannung
U C, N =-U ê, N kompensiert:
Die Bestimmung der Korrekturspannung U C, N -1 erfordert
zwei Schritte, indem zuerst die Kapazität der Kondensatoren
C N +C C, N -1 mit der Komplementärkapazität C N ′ und
danach die Kapazität der Kondensatoren C N -1+C C, N -1 mit
der Komplementärkapazität C′ N -1 verglichen wird. Der
erste Schritt erzeugt die Restspannung U X, N, N -1 und der
zweite Schritt die Restspannung U X, N -1, N -1. Damit ergibt
sich für die Korrekturspannung U C, N -1=-U ê, N -1 am Kondensator
C N -1:
Dieses Verfahren wird für alle N-Kondensatoren der Kondensatoranordnung
1 durchgeführt. Es sind nach insgesamt
N(N +1)/2 Abgleichschritte alle Korrekturspannungen U C, 1,
. . . , U C, N für die Fehlerkorrektur in den Arbeitsphasen
ermittelt.
An die Genauigkeit und Reproduzierbarkeit der Eichkondensatoren
werden keine besonderen Anforderungen gestellt,
da deren Fehler in der Fehlerermittlungsphase
berücksichtigt sind.
Der allgemeine Zusammenhang zwischen den Restspannungen
U x, i, n und der Korrekturspannung U C, n ergibt sich aus
der Gleichung (12), die für einen einzigen Eichkondensator
C c gilt, indem sie für die erfindungsgemäße Schaltung
mit N-Eichkondensatoren C C, 1, . . . , C N in folgender
Weise verallgemeinert wird:
Der maximale Spannungshub an den Eichkondensatoren beträgt
während der Arbeitsphase U ref /4, in der Fehlerermittlungsphase
beträgt er dagegen U ref /2. Daher müssen
in der Fehlerermittlungsphase die Korrekturspannungen
doppelt so groß sein wie in der Arbeitsphase. Dies wird
ohne zusätzlichen Schaltungsaufwand dadurch gelöst, daß
in der Arbeitsphase nur der mittlere Teil der Widerstandsleiter
10 nach Fig. 4 an die Referenzspannung
U ref geschaltet wird. Der Gesamtwert R der Widerstandsleiter
10 ist die Summe der Einzelwiderstände R₀, die
einen Widerstandswert von R/2 ergeben, und der beiden
Widerstände R₁, mit je einem Widerstandswert von R/4.
Wenn während der Arbeitsphase der Schalter A geschlossen
ist, liegt die halbe Referenzspannung U ref /2 an den
Schaltermatrizen 9, wogegen bei geschlossenem Schalter E
während der Fehlerermittlungsphase die Referenzspannung
U ref an den Schaltermatrizen 9 anliegt.
Die Fig. 5 zeigt den prinzipiellen Aufbau der Schaltermatrizen
9, wobei die Schalter als Schalttransistoren,
beispielsweise in MOS-Technologie, aufgebaut sind.
Durch die erfindungsgemäße Schaltung zur Fehlerermittlung
und Fehlerkorrektur erfolgt die Fehlerkompensation
an den Kondensatoren C₁, . . . , C N parallel durch analoge
Ladungsaddition im Summenpunkt S der Kondensatoranordnung
1, wobei die Umwandlungsgeschwindigkeit nicht durch
die Fehlerkorrektur beschränkt wird. Außerdem läßt sich
der Schaltungs- und Speicheraufwand minimieren, wenn in
der Fehlerermittlungsphase eine einzige hochauflösende
Schaltermatrix zur Bestimmung aller Korrekturspannungswerte
benutzt wird, während für die Arbeitsphase jedoch
Schaltermatrizen eingesetzt werden, die den jeweiligen
Genauigkeitsanforderungen angepaßt sind.
Claims (6)
1. Schaltung für Analog/Digital- und Digital/Analog-Umsetzer, bestehend
aus einer binärgewichteten Kondensatoranordnung (C₀ . . . C N ), wobei die
ersten Anschlüsse der Kondensatoren (C₀ . . . C N ) mit je einem ersten Umschalter
(S₀ . . . S N ) auf zwei unterschiedliche Spannungspotentiale gelegt
werden können und die zweiten Anschlüsse der Kondensatoren (C₀ . . .
C N ) mit den ersten Anschlüssen mehrerer Eichkondensatoren verbunden
sind, deren zweiten Anschlüsse jeweils an eine Korrekturspannung anschließbar
sind dadurch gekennzeichnet, daß zur Fehlerkorrektur der
Verhältnisfehler der Kapazitätswerte der Kondensatoren der Kondensatoranordnung
(C₀ . . . C N ) jeweils eine bestimmte Korrekturladung auf die am
Umsetzvorgang beteiligten und einem definierten Binärwert zugeordneten
Kondensatoren (C₀ . . . C N ) der Kondensatoranordnung (C₀ . . . C N ) aufgebracht
wird, indem jedem dieser Kondensatoren ein gesonderter Eichkondensator
(C C, 1 . . . C C, N ) zugeordnet ist, und daß an jeden Eichkondensator (C C, 1 . . .
C C, N ) eine von dem Verhältnisfehler des Kapazitätswertes des entsprechenden
Kondensators (C₁ . . . C N ) abhängige Korrekturspannung (U C, 1 . . . U C, N )
angelegt wird.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß jeder Eichkondensator
(C C, 1 . . . C C, N ) den gleichen Kapazitätswert aufweist.
3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeder
Eichkondensator (C C, 1 . . . C C, N ) über einen zweiten Umschalter (S C, 1 . . . S C, N )
auf zwei unterschiedliche Spannungspotentiale gelegt werden kann,
wobei ein Spannungspotential eine zugeordnete Korrekturspannung (U C, 1 . . .
U C, N ) ist.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die ersten
Umschalter (S₁ . . . S N ), die mit binärgewichteten Kondensatoren verbunden
sind und die zweiten Umschalter (S C, 1 . . . S C, N ) synchron geschaltet
werden.
5. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Korrekturspannungen
(U C, 1 . . . U C, N ) über einzelne Abgriffe (11) einer Widerstandsleiter
(10) mit Hilfe von Schaltermatrizen (9) erzeugt werden.
6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Schaltermatrizen
(9) mittels in einem Festwertspeicher (5) abgelegten Digitalwerten
geschaltet werden.
Priority Applications (1)
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---|---|---|---|
DE3725663A DE3725663A1 (de) | 1987-08-03 | 1987-08-03 | Schaltung fuer a/d- und d/a-umsetzer |
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DE3725663A DE3725663A1 (de) | 1987-08-03 | 1987-08-03 | Schaltung fuer a/d- und d/a-umsetzer |
Publications (2)
Publication Number | Publication Date |
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DE3725663A1 DE3725663A1 (de) | 1989-02-23 |
DE3725663C2 true DE3725663C2 (de) | 1989-10-26 |
Family
ID=6332944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE3725663A Granted DE3725663A1 (de) | 1987-08-03 | 1987-08-03 | Schaltung fuer a/d- und d/a-umsetzer |
Country Status (1)
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