DE3725663A1 - Schaltung fuer a/d- und d/a-umsetzer - Google Patents

Description

Die Erfindung betrifft eine Schaltung für Analog/Digital- und Digital/Analog-Umsetzer, bestehend aus einer binärgewichteten Kondensatoranordnung (C₀ . . . C _N ), wobei die ersten Anschlüsse der Kondensatoren (C₀ . . . C _N ) mit je einem ersten Umschalter (S₀ . . . S _N ) auf zwei unterschiedliche Spannungspotentiale gelegt werden können und die zweiten Anschlüsse der Kondensatoren (C₀ . . . C _N ) mit einem Eichkondensator C _C verbunden sind, dessen anderer Anschluß an eine Schaltung (4) zur Erzeugung einer Korrekturspannung angeschlossen ist.

Der Einsatz von binärgewichteten Kondensatoranordnungen in Analog/Digital- und Digital/Analog-Wandler ist aus dem Aufsatz "All-MOS charge redistribution analog-to-digital conversion techniques - part I," IEEE Journal of solid-state circuits, Bd. SC-10, Nr. 6, Dezember 1975, Seiten 371-378, bekannt. Solche Umsetzer, die mit einer binärgewichteten Kondensatoranordnung, die in MOS-Technologie oder in einer aus Bipolar- und CMOS-Technik kombinierten Technologie hergestellt ist, arbeiten, zeichnen sich aus durch ausgezeichnete Langzeitstabilität; sie sind außerdem weitgehend unempfindlich gegenüber Spannungs- und Temperaturschwankungen. Derart aufgebaute Umsetzer haben eine Linearitätsgrenze von ca. 9-10 Bit, wobei dieser Wert durch statistische Schwankungen der Oxiddicke und der Oxiddielektrizität sowie durch Ätzungenauigkeiten bedingt ist.

Zur Erhöhung der Genauigkeit ist aus der Zeitschrift IEEE Transactions on circuits and systems, Bd. CAS-30, Nr. 3, März 1983, "Self-calibration technique for A/D converters", Seiten 188-190, insbesondere Fig. 1, eine Schaltung einer binärgewichteten Kondensatoranordnung zur automatischen Fehlerkorrektur bekannt, die die Linearität des Umsetzers bis auf 14-16 Bit verbessert, wobei weder zusätzliche Eichspannungen benötigt werden noch Bauelemente mittels Laser abgestimmt werden müssen. Ein mit einer solchen binärgewichteten Kondensatoranordnung arbeitender Analog/Digital-Wandler zeigt das Blockschaltbild nach Fig. 1. Weiterhin beinhaltet dieser Analog/Digital-Wandler außer der Kondensatoranordnung 1, einen Spannungskomparator 2, eine Widerstandsleiter 1 a, einen Eich-Digital/Analog-Wandler 4, ein sukzessives Approximationsregister 3, einen Festwertspeicher 5, einen Addierer 6, ein Register 7 und eine Logikschaltung 8, die Kontroll- und Steuerfunktionen ausführt.

Im folgenden soll die Funktion dieser automatischen Fehlerkorrektur der binärgewichteten Kondensatoranordnung 1 nach Fig. 1, anhand der Fig. 1, 2a, 2b und 2c beschrieben werden, da sie im wesentlichen auch der Funktion der erfindungsgemäßen Schaltung gemäß Fig. 3 entspricht. Die Funktion des Analog/Digital-Umsetzers nach Fig. 1 ergibt sich aus den beiden oben angegebenen Literaturstellen.

Der Analog/Digital-Umsetzer nach Fig. 1 enthält eine N-Bit-gewichtete Kondensatoranordnung mit N +1 Kondensatoren C₀, C₁, . . . , C _N , wobei jeweils den Kondensatoren C₁, . . . C _N genau ein Binärwert zugeordnet ist, indem der N-te Kondensator dem höchstwertigsten Bit und der 1-ste Kondensator C₁ dem niedrigwertesten Bit entspricht. Der Kondensator C₀ ist ein Hilfskondensator mit einem Kapazitätswert des Kondensators C₁. Die Nennwerte der Kondensatoren entsprechen somit folgenden Beziehungen:

C _n =2 C _n-1, n =2, . . . , N
und
C₀=C₁. (1)

Die Komplementär-Kapazität C _n ′ des Kondensators C _n ist definiert durch

C _n ′=C _n-1+C _n-2+ . . . +C₀, n =1, . . . , N. (2)

Aus den Gleichungen (1) und (2) folgt die Gleichheit der Kapazitätswerte der Kondensatoren C _n und deren Komplementär-Kapazitäten C _n ′:

C _n =C _n ′, n =1, . . . , N (3)

Die Kapazitätswerte der Kondensatoren C _n , n =1, . . . , N weichen in der Regel um einen Faktor, der durch (1+ê _n ) gegeben sei, vom Nennwert ab:

C _n =2 ^n-1 C (1+ê _n ), n =1 . . . , N, (4)

wobei C die Kapazität des Einheitskondensators ist und mit Hilfe der Gesamtkapazität C _tot der Kondensatoranordnung definiert ist durch

Die Ausgangsspannung U₀ einer binärgewichteten Kondensatoranordnung nach Fig. 2a ergibt sich aus den Kapazitätswerten der Kondensatoren und dem entsprechenden Eingangscode:

Die ideale Ausgangsspannung U _{0, ideal} ergibt mit ê _n =0 für alle n aus der Gleichung (6):

Die Fehlerspannung U _Fehler ergibt sich als Differenz aus der idealen und der tatsächlichen Spannung:

Damit läßt sich die Fehlerspannung U _{ê, n} , des n-ten Kondensators C _n aufgrund seiner Fehlanpassung mit Gleichung (8) definieren durch

Die durch die Fehlerspannungen U _{ê, 1}, . . . , U _{ê, N} sich äußernde Fehlanpassung der Kondensatoren C₁, . . . , C _N der Kondensatoranordnung 1 wird während der Arbeitsphase des Wandlers korrigiert, indem entsprechend der Fehlerspannung U _{ê, n} jedes Kondensators C _n Korrekturladungen, durch Anlegen einer Korrekturspannung an den Eichkondensator C _c , auf den Summenpunkt S gemäß Fig. 1 aufgebracht werden.

Die Bestimmung der Korrekturspannung erfolgt in der sogenannten Fehlerermittlungsphase, in der Weise, daß zuerst die Fehleranpassung des N-ten Kondensators C _N , an dem das höchstwertigste Bit verarbeitet wird, gemessen wird. Zunächst werden alle Kondensatoren C₀, . . . , C _N-1 an die Referenzspannung U _ref und der Kondensator C _N auf Erdpotential entsprechend der Fig. 2b gelegt, wodurch sich die Kondensatoren C₀, . . . , C _{N -1} auf die Spannung U _ref aufladen.

Danach werden die Schalter S₀, . . . , S _N entsprechend der Fig. 2c umgeschaltet, so daß jetzt die entgegengesetzten Spannungspotentiale an den Kondensatoren liegen und dadurch umgeladen werden.

Angenommen, die Kapazitätswerte der Kondensatoren C₁, . . . , C _N würden den Nennwerten entsprechen, so wäre die Spannung nach dieser Umladung an der Kondensatoranordnung 0. Aufgrund der Fehlanpassung der Kondensatoren C₁, . . . , C _N bleibt auf den oberen Kondensatorplatten der Kondensatoranordnung eine gewisse Restladung Q _{X, N} :

Q _{X, N} =2 ^N C U _ref ê _N , (10)

die an der Kondensatoranordnung 1 eine Restspannung U _{X, N} , wie in Fig. 2c dargestellt, erzeugt:

U _{X, N} =2 U _{ê, N} . (11)

In ähnlicher Weise werden die Fehler der restlichen Kondensatoren C₁, . . . , C _N-1 bestimmt. Zwischen den Restspannungen U _{X, n} und den Fehlerspannungen U _{ê, n} besteht folgende allgemeine Beziehung:

Die Restspannungen U _{x, n} werden mit dem Widerstandleiter 1 a zu DU _{x, n} digitalisiert und sukzessiv entsprechend der Gleichung (12) die digitalen Korrekturspannungen DU _{ê, 1}, . . . , DU _{ê, n} berechnet und im Speicher 5 abgelegt. Die Fehlerermittlung braucht deshalb nur ein einziges Mal vor der Inbetriebnahme des Umsetzers durchgeführt zu werden. Während der Arbeitsphase werden die gespeicherten Korrekturwerte DU _{ê, 1} . . . , DU _{ê, N} im Addierer 6 aufaddiert, um nach der Umwandlung in eine analoge Spannung durch den Eich-Digital/Analog-Wandler 4 über den Eich-Kondensator C _c die Fehlerspannungen U _{ê, 1} . . . , U _{ê, N} zu kompensieren.

Durch die bei diesem Verfahren notwendige Digitalisierung der durch die Verhältnisfehler der Kondensatoren entstehenden Fehlerspannungswerte sowie deren Speicherung und digitale Addition und deren Umsetzung in einen analogen Korrekturspannungswert ist insbesondere bei hochauflösenden Umsetzern ein hoher schaltungstechnischer Aufwand notwendig. Außerdem begrenzen die umfangreichen Operationen die Umwandlungsgeschwindigkeit des Umsetzers, insbesondere bei hochauflösenden Umsetzern.

Die Aufgabe der vorliegenden Erfindung besteht demgegenüber darin, eine Schaltung für Analog/Digital- und Digital/Analog-Umsetzer mit einer hohen Umwandlungsgeschwindigkeit und mit einem geringen digitalen schaltungstechnischen Aufwand anzugeben.

Diese Aufgabe wird durch eine Schaltung für Analog/Digital- und Digital/Analog-Umsetzer der eingangs beschriebenen Art erfindungsgemäß dadurch gelöst, daß je einer der einem definierten Binärwert zugeordneten Kondensatoren der Kondensatoranordnung mit einem gesonderten Eichkondensator (C _{c, 1}, . . . , C _{c, N} ) verbunden ist.

Der wesentliche Vorteil der Erfindung liegt darin, daß eine hohe Umwandlungsgeschwindigkeit des Umsetzers durch eine, im Gegensatz zum dargelegten Stand der Technik, analoge und parallele Fehlerkorrektur in der Arbeitsphase des Umsetzers ermöglicht wird, wobei durch die entfallende digitale Addition nur ein geringer digitaler schaltungstechnischer Aufwand notwendig ist. Darüber hinaus wird mit Hilfe der Erfindung auch die Linearität des Umsetzers erhöht.

Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Ein Ausführungsbeispiel der Erfindung soll anhand der Fig. 3 näher beschrieben werden.

Fig. 3 näher beschrieben werden.

Fig. 1 zeigt eine Schaltung eines Analog/Digital-Umsetzers nach dem Stand der Technik.

Fig. 2a, b und c zeigen eine binärgewichtige Kondensatoranordnung nach dem Stand der Technik zur Bestimmung der Verhältnisfehler der Kondensatoren C₁, . . . , C _N .

Fig. 3 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Schaltung.

Fig. 4 zeigt ein Ausführungsbeispiel zur Erzeugung der Korrekturspannungen.

Fig. 5 zeigt den prinzipiellen Aufbau der Schaltermatrizen eines Ausführungsbeispieles.

Das Ausführungsbeispiel der Erfindung nach Fig. 3 zeigt, daß die ersten Anschlüsse der Kondensatoren C₀, . . . , C _N der Kondensatoranordnung 1 mit den ersten Umschaltern S₀, . . . , S _N verbunden sind, die auf Erdpotential oder an die Referenzspannung U _ref gelegt werden können. Die zweiten Anschlüsse der Kondensatoren C₁, . . . , C _N sind bis auf jenen Kondensator C₀, dem kein Bitwert zugeordnet ist, mit je einem Eichkondensator C _{C, 1}, . . . C _{C, N} verbunden, die ihrerseits durch die zweiten Umschalter S _{C, 1}, . . . S _{C, N} an die Spannungsquellen U _{C, 1}, . . . , U _{C, N} oder auf das Erdpotential gelegt werden können, wobei die ersten und zweiten Umschalter synchron schaltbar und durch die gestrichelten Linien in der Fig. 3 dargestellt sind, die die ersten Umschalter S₁, . . . S _N mit den zweiten Umschalteren S _{C, 1}, . . . , S _{C, N} verbinden. Darüber hinaus sind die zweiten Anschlüsse der Kondensatoren C₀, . . . C _N zusammengeschaltet und auf den mit "S" bezeichneten Eingang des Spannungskomparators 2 gelegt. "S" wird als Summenpunkt bezeichnet, da hier die über die Eichkondensatoren aufgebrachten Korrekturladungen aufsummiert werden. Die Schaltung 4 beinhaltet die Spannungsquellen V _{C, 1}, . . . , V _{C, N} , wobei jedem Eichkondensator C _{c, n} eine gesonderte Spannungsquelle V _{c, n} zugeordnet ist. Jede Spannungsquelle V _{c, n} ist mit je einem Festwertspeicher DV _{c, n} verbunden, der die für die Erzeugung der Korrekturspannung U _{c, n} notwendigen Daten enthält. Die Schaltung 5 faßt die Festwertspeicher DV _{C, 1}, . . . DV _{C, N} zusammen.

Wie in der Schaltung gemäß Stand der Technik nach Fig. 1 wird auch in dieser erfindungsgemäßen Schaltung durch Korrektur der Verhältnisfehler mittels Korrekturspannungen U _{C, 1}, . . . U _{C, N} die Fehlanpassung der Kondensatoren C₁, . . . C _N beseitigt, indem die Spannungsquellen V _{C, 1}, . . . , V _{C, N} über die Eichkondensatoren C _{C, 1}, . . . , C _{C, N} Korrekturladungen während der Arbeitsphase des Umsetzers auf den Summenpunkt S aufbringen. Im Gegensatz zur Schaltung nach Fig. 1 werden die Korrekturterme nicht durch digitale und sequentielle Addition, sondern analog und parallel erzeugt, indem gleichzeitig jedem Eichkondensator C _{C, n} über die Spannungsquelle V _{C, n} eine Korrekturspannung U _{C, n} zugeführt wird, so daß sich die dadurch erzeugten Korrekturladungen im Summenpunkt S analog zur Kompensation der Linearitätsfehler aufsummieren.

Die Korrekturspannungen U _{C, 1} . . . , U _{C, N} werden während der Arbeitsphase des Umsetzers mit Hilfe einer Widerstandsleiter 10, wie in Fig. 4 dargestellt, erzeugt, indem deren Abgriffe 11 über Schaltermatrizen 9 an die Eichkondensatoren C _{C, 1}, . . . , C _{C, N} geschaltet werden. Die Fig. 4 zeigt außer der Widerstandsleiter 10, die aus den Schaltermatrizen SM₁, . . . , SM _N bestehende Schaltung 9 und die verbundene Schaltung 5, die die Festwertspeicher DV _{C, 1}, . . . , DV _{C, N} umfaßt. Die für die Erzeugung der Korrekturspannungen U _{C, 1}, . . . , U _{C, N} erforderlichen Schalterstellungen sind in den Festwertspeichern DV _{C, 1}, . . . , . . . DV _{C, N} gespeichert und werden während der Arbeitsphase ausgelesen. Die Fehlerermittlungsphase zur Bestimmung der Schalterstellungen in den Schaltermatrizen SM₁, . . . , SM _N braucht daher nur einmal nach der Herstellung der Kondensatoranordnung 1 durchgeführt zu werden.

Auch in der Fehlerermittlungsphase werden die Schalterstellungen mit Hilfe der Widerstandsleiter 10 bestimmt, indem die "quantisierten" Spannungswerte U _{C, 1}, . . . , U _{C, N} die Fehlerspannungen U _{ê, 1}, . . . U _{ê, N} kompensiert werden.

Die Fehlerspannungen ergeben sich aus den Restspannungen U _{x, i, n} , i =1, . . . , N, n =1, . . . , N, die den Restspannungen U _{x, 1}, . . . , U _{x, N} an den Kondensatoren der Kondensatoranordnung 1 nach Fig. 1 entsprechen. Aus den Restspannungen U _{x, i, n} ergibt sich die Korrekturspannung U _{C, n} an der Elektrode des n-ten Eichkondensators C _{C, n} wobei sie aus dem Vergleich der Kapazitätswerte der Kondensatoren C _i + C _{C, n} mit der Komplementärkapazität C _i =C _{i -1} + C _{i -2} + . . . + C₀, i = N, N -1, . . . , n bestimmt werden.

Die Fehlerermittlungsphase beginnt mit der Bestimmung des Linearitätsfehlers am Kondensator C _N derart, daß sich die Restspannung U _{X, N, N} am Kondensator C _N aus dem Vergleich der Kapazitäten der Kondensatoren C _N +C _{C, N} und der Komplementärkapazität C _N ′ ergibt, indem nach einer Ladungsumverteilung entsprechend der Beschreibung der Schaltung nach Fig. 1 die Restspannung gemessen wird. Die Fehlerspannung U _{ê, N} des Kondensators C _N ergibt sich aus der Gleichung (11):

Diese Fehlerspannung U _{ê, N} wird durch die Korrekturspannung U _{C, N} =-U _{ê, N} kompensiert:

Die Bestimmung der Korrekturspannung U _{C, N -1} erfordert zwei Schritte, indem die Kapazität der Kondensatoren C _N +C _{C, N -1} mit der Komplementärkapazität C _N ′ und danach die Kapazität der Kondensatoren C _{N -1}+C _{C, N -1} mit der Komplementärkapazität C′ _{N -1} verglichen wird. Der erste Schritt erzeugt die Restspannung U _{X, N, N -1} und der zweite Schritt die Restspannung U _{X, N -1, N -1}. Damit ergibt sich für die Korrekturspannung U _{C, N -1}=-U _{ê, N -1} am Kondensator C _{N -1}:

Dieses Verfahren wird für alle N Kondensatoren der Kondensatoranordnung 1 durchgeführt. Es sind nach insgesamt N(N +1)/2 Abgleichschritte alle Korrekturspannungen U _{C, 1}, . . . , U _{C, N} für die Fehlerkorrektur in den Arbeitsphasen ermittelt.

An die Genauigkeit und Reproduzierbarkeit der Eichkondensatoren werden keine besonderen Anforderungen gestellt, da deren Fehler in der Fehlerermittlungsphase berücksichtigt sind.

Der allgemeine Zusammenhang zwischen den Restspannungen U _{x, i, n} und der Korrekturspannung U _{C, n} ergibt sich aus der Gleichung (12), die für einen einzigen Eichkondensator C _c gilt, indem sie für die erfindungsgemäße Schaltung mit N Eichkondensatoren C _{C, 1}, . . . , C _{C, N} in folgender Weise verallgemeinert wird:

Der maximale Spannungshub an den Eichkondensatoren beträgt während der Arbeitsphase U _ref /4, in der Fehlerermittlungsphase beträgt er dagegen U _ref /2. Daher müssen in der Fehlerermittlungsphase die Korrekturspannungen doppelt so groß sein wie in der Arbeitsphase. Dies wird ohne zusätzlichen Schaltungsaufwand dadurch gelöst, daß in der Arbeitsphase nur der mittlere Teil der Widerstandsleiter 10 nach Fig. 4 an die Referenzspannung U _ref geschaltet wird. Der Gesamtwert R der Widerstandsleiter 10 ist die Summe der Einzelwiderstände R₀, die einen Widerstandswert von R/2 ergeben, und der beiden Widerstände R₁, mit je einem Widerstandswert von R/4. Wenn während der Arbeitsphase der Schalter A geschlossen ist, liegt die halbe Referenzspannung U _ref /2 an den Schaltermatrizen 9, wogegen bei geschlossenem Schalter E während der Fehlerermittlungsphase die Referenzspannung U _ref an den Schaltermatrizen 9 anliegt.

Die Fig. 5 zeigt den prinzipiellen Aufbau der Schaltermatrizen 9, wobei die Schalter als Schalttransistoren, beispielsweise in MOS-Technologie, aufgebaut sind.

Durch die erfindungsgemäße Schaltung zur Fehlerermittlung und Fehlerkorrektur erfolgt die Fehlerkompensation an den Kondensatoren C₁, . . . , C _N parallel durch analoge Ladungsaddition im Summenpunkt S der Kondensatoranordnung 1, wobei die Umwandlungsgeschwindigkeit nicht durch die Fehlerkorrektur beschränkt wird. Außerdem läßt sich der Schaltungs- und Speicheraufwand minimieren, wenn in der Fehlerermittlungsphase eine einzige hochauflösende Schaltermatrix zur Bestimmung aller Korrekturspannungswerte benutzt wird, während für die Arbeitsphase jedoch Schaltermatrizen eingesetzt werden, die den jeweiligen Genauigkeitsanforderungen angepaßt sind.

Claims (7)

1. Schaltung für Analog/Digital- und Digital/Analog-Umsetzer, bestehend aus einer binärgewichteten Kondensatoranordnung (C₀ . . . C _N ), wobei die ersten Anschlüsse der Kondensatoren (C₀ . . . C _N ) mit je einem ersten Umschalter (S₀ . . . S _N ) auf zwei unterschiedliche Spannungspotentiale gelegt werden können und die zweiten Anschlüsse der Kondensatoren (C₀ . . . C _N ) mit einem Eichkondensator C _C verbunden sind, dessen anderer Anschluß an eine Schaltung (4) zur Erzeugung einer Korrekturspannung angeschlossen ist, dadurch gekennzeichnet, daß je einer der einem definierten Binärwert zugeordneten Kondensatoren der Kondensatoranordnung mit einem gesonderten Eichkondensator (C _{C, 1} . . . C _{C, N} ) verbunden ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß jeder Eichkondensator (C _{C, 1} . . . C _{C, N} ) den gleichen Kapazitätswert aufweist.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeder Eichkondensator (C _{C, 1} . . . C _{C, N} ) über einen zweiten Umschalter (S _{C, 1} . . . S _{C, N} ) auf zwei unterschiedliche Spannungspotentiale gelegt werden kann, wobei ein Spannungspotential eine zugeordnete Korrekturspannung (U _{C, 1} . . . U _{C, N} ) ist.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die ersten Umschalter (S₁ . . . S _N ), die mit binärgewichteten Kondensatoren verbunden sind und die zweiten Umschalter (S _{C, 1} . . . S _{C, N} ) synchron geschaltet werden.

5. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Korrekturspannungen (U _{C, 1} . . . U _{C, N} ) durch die Spannungsquellen(V _{C, 1} . . . V _{C, N} ) erzeugt werden, die jeweils genau einem Eichkondensator zugeordnet sind.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Korrekturspannungen (U _{C, 1} . . . U _{C, N} ) über einzelne Abgriffe (11) einer Widerstandsleiter (10) mit Hilfe von Schaltermatrizen (9) erzeugt werden.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Schaltermatrizen (9) mittels in einem Festwertspeicher (5) abgelegten Digitalwerten geschaltet werden.