Die Erfindung geht aus von einem Digital-Analog (D/A)-
Wandler, der in einer Nachstufe einer
Digitalsignalverarbeitungsschaltung eines digitalen
Audiogerätes angeordnet ist.
Im allgemeinen wird bei einem derartigen Digital-Analog-
Wandler (nachfolgend kurz als D/A-Wandler bezeichnet) ein
beim jedem Abtastpunkt einer
Digitalsignalverarbeitungsschaltung ausgegebener digitaler
Signalwert mit Hilfe einer D/A-Wandlerschaltung mit
Kettenleiternetzwerk in einen analogen Signalwert (analoge
stufenförmige Welle) umgewandelt, woraufhin der
resultierende analoge Signalwert ein Tiefpaßfilter zum
Entfernen hochfrequenter Signalkomponenten durchläuft.
Hierbei werden die an das Tiefpaßfilter zu stellenden
Anforderungen z. B. durch Anwendung eines
Überabtastverfahrens (Oversampling) verringert, so daß die
durch das Tiefpaßfilter hervorgerufene Verschlechterung der
Audioklangqualität gemildert werden kann.
Da das Ausgangssignal des oben beschriebenen
konventionellen D/A-Wandlers eine treppenförmige Wellenform
aufweist, ist ein Tiefpaßfilter unbedingt erforderlich.
Demzufolge wird infolge der Verwendung eines solchen
Tiefpaßfilters die Phasencharakteristik verschlechtert und
eine lange Verzögerungszeit hervorgerufen. Es ist
demzufolge schwierig, eine zufriedenstellende
Audioklangqualität zu erzielen.
Es ist somit Aufgabe der Erfindung, einen D/A-Wandler
vorzuschlagen, der bei Verbesserung der Audioklangqualität
die an das Tiefpaßfilter zu stellenden Anforderungen
beträchtlich reduziert bzw. sogar die Verwendung eines
Tiefpaßfilters überflüssig macht.
Die Lösung dieser Aufgabe ergibt sich anhand der Merkmale
des Patentanspruches 1.
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand
der Unteransprüche 2 bis 6.
Der erfindungsgemäße D/A-Wandler, der für ein digitales
Audiogerät verwendet wird, weist eine binäre D/A-
Wandlerschaltung und eine Rechenschaltung auf, die ein von
der binären D/A-Wandlerschaltung erzeugtes analoges Signal
empfängt. Dieser D/A-Wandler kann die an ein Tiefpaßfilter
zu stellenden Anforderungen wesentlich verringern. Bei
Bedarf kann das Tiefpaßfilter sogar weggelassen werden. Die
binäre D/A-Wandlerschaltung gibt einen Analogsignalwert,
der dem jeweiligen Abtastpunkt eines Digitalsignals
entspricht, als ersten analogen Ausgangswert, und einen um
eine Abtastperiode verzögerten analogen Ausgangssignalwert
als zweiten analogen Ausgangswert ab. Eine
Differenzberechnungsschaltung der Rechenschaltung berechnet
den Differenzwert zwischen dem ersten analogen Ausgangswert
als ersten analogen Eingangswert und den zweiten analogen
Ausgangswert als zweiten analogen Eingangswert. Der sich
ergebende Differenzwert wird mittels einer
Integrierschaltung integriert, worauf der integrierte
Differenzwert als analoger Ausgangswert von der
Rechenschaltung ausgegeben wird. Ein Teil des
Ausgangswertes der Integrierschaltung wird zur
Eingangsseite der Differenzberechnungsschaltung
zurückgeführt und zum zweiten analogen Eingangssignalwert
hinzuaddiert.
Bei dem erfindungsgemäßen D/A-Wandler wird somit die
Ausgangswellenform durch kontinuierliches Verbinden der
Abtastwerte von benachbarten Abtastpunkten mittels einer
geraden Linie erzeugt. Mit anderen Worten, da die
Ausgangswellenform eine geglättete analoge Wellenform
darstellt, kann eine Ausgangswellenform erzeugt werden, der
keine hochfrequenten Komponenten überlagert sind.
Demzufolge können die Anforderungen an das in der Nachstufe
dieses D/A-Wandlers angeordnete Tiefpaßfilter reduziert und
demzufolge die Audioklangqualität verbessert werden. Falls
erforderlich, kann das Tiefpaßfilter auch weggelassen
werden.
Da bei einem anderen Ausführungsbeispiel des
erfindungsgemäßen D/A-Wandlers die Ausgangswellenform der
Addier/Mittelwert-Schaltung durch weiteres Unterteilen der
Abtastwerte der benachbarten Abtastimpulse und durch
kontinuierliches Verbinden der unterteilten Abtastwerte
erzeugt wird, ist die analoge Ausgangswellenform glatter
als die ersterwähnte analoge Ausgangswellenform, die von
dem oben beschriebenen D/A-Wandler erzeugt wird. Demzufolge
kann die Anforderung an das Tiefpaßfilter weiter verringert
und somit die Audioklangqualtität weiter verbessert werden.
Falls erforderlich, kann auch das Tiefpaßfilter weggelassen
werden.
Ausführungsbeispiele der Erfindung werden nachfolgend
anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 den Aufbau eines D/A-Wandlers gemäß einem ersten
Ausführungsbeispiel anhand eines schematischen
Blockdiagramms;
Fig. 2 den Aufbau eines D/A-Wandlers gemäß einem zweiten
Ausführungsbeispiel anhand eines schematischen
Blockdiagramms;
Fig. 3 ein Wellenformdiagramm zur Erläuterung der
Wirkungsweise des D/A-Wandlers gemäß dem ersten
bzw. zweiten Ausführungsbeispiel;
Fig. 4 ein schematisches Schaltdiagramm zur
Verdeutlichung einer Rechenschaltung gemäß einem
dritten Ausführungsbeispiel;
Fig. 5 den Aufbau eines D/A-Wandlers gemäß einem vierten
Ausführungsbeispiel anhand eines schematischen
Blockdiagramms;
Fig. 6 den Aufbau eines D/A-Wandlers gemäß einem fünften
Ausführungsbeispiel anhand eines schematischen
Blockdiagramms; und
Fig. 7 ein Wellenformdiagramm zur Erläuterung der
Wirkungsweise des D/A-Wandlers gemäß dem vierten
bzw. fünften Ausführungsbeispiel.
Erstes Ausführungsbeispiel (Fig. 1 und 3)
Ein Digital-Analog (D/A)-Wandler gemäß dem ersten
Ausführungsbeispiel besteht aus einer binären D/A-
Wandlerschaltung DA und einer Rechenschaltung CA.
Diese binäre D/A-Wandlerschaltung DA ist wie folgt
aufgebaut. Eine erste D/A-Wandlerschaltung DAC1 besteht aus
einer D/A-Wandlerschaltung mit Widerstands-
Kettenleiternetzwerk zum Umwandeln eines digitalen
Ausgangssignalwertes, der dem jeweiligen Abtastpunkt einer
Digitalsignalverarbeitungsschaltung (nicht gezeigt)
entspricht, in einen analogen Signalwert.
Eine Verzögerungsschaltung SR besteht aus einer digitalen
Verzögerungsschaltung, die in Form eines Schieberegisters
oder dergleichen aufgebaut ist und den von der
Digitalsignalverarbeitungsschaltung ausgegebenen digitalen
Signalwert um eine Abtastperiode verzögert.
Eine zweite D/A-Wandlerschaltung DAC2 besteht aus einer
D/A-Wandlerschaltung mit Widerstands-Kettenleiternetzwerk,
die einen von der Verzögerungsschaltung SR ausgegebenen
digitalen Signalwert in einen analogen Signalwert
umwandelt. Die binäre D/A-Wandlerschaltung DA weist somit
den oben beschriebenen Aufbau auf.
Nachfolgend wird der Aufbau der Rechenschaltung CA
beschrieben.
Der Ausgang der ersten D/A-Wandlerschaltung DAC1 steht über
einen ersten Widerstand R1 mit dem invertierenden Eingang
einer Operationsverstärkerschaltung OP1 in Verbindung.
Der Ausgang der zweiten D/A-Wandlerschaltung DAC2 steht
über einen zweiten Widerstand R3 mit dem nicht
invertierenden Eingang der Operationsverstärkerschaltung
OP1 in Verbindung. Der invertierende Eingang der
Operationsverstärkerschaltung OP1 ist über einen dritten
Widerstand R2 mit dem Ausgang der
Operationsverstärkerschaltung OP1 verbunden. Der Ausgang
der Operationsverstärkerschaltung OP1 steht über einen
vierten Widerstand R6 mit dem einen Ende eines Kondensators
C in Verbindung, wobei das andere Ende des Kondensators C
geerdet ist. Der vierte Widerstand R6 und der Kondensator C
bilden eine Integrationsschaltung. Der Verbindungspunkt
zwischen dem vierten Widerstand R6 und dem Kondensator C,
und zwar die Ausgangsklemme des D/A-Wandlers, ist so
geschaltet, daß ein Ausgangssignal von diesem
Verbindungspunkt über eine Pufferschaltung OP2 (Verstärkung
= 1) und einen fünften Widerstand R5 zum nicht
invertierenden Eingang der Operationsverstärkerschaltung
OP1 rückgekoppelt wird. Der nicht-invertierende Eingang der
Operationsverstärkerschaltung OP1 ist über den Widerstand
R4 geerdet. Die Rechenschaltung CA weist somit den oben
beschriebenen Aufbau auf.
Ein von einer Digitalsignalverarbeitungsschaltung
abgeleitetes Digitalsignal wird der D/A-Wandlerschaltung
DAC1 zugeführt, um eine analoge Spannung Va zu erzeugen.
Dieses Digitalsignal wird gleichfalls in der
Verzögerungsschaltung SR um lediglich eine Abtastperiode
verzögert und anschließend der zweiten D/A-Wandlerschaltung
DAC2 zugeführt, um eine analoge Spannung Vb zu erzeugen.
Die analoge Spannung Va wird über den Widerstand R1 dem
invertierenden Eingang der Operationsverstärkerschaltung
OP1 zugeführt. Die analoge Spannung Vb wird andererseits
über den Widerstand R3 dem nicht-invertierenden Eingang der
Operationsverstärkerschaltung OP1 zugeführt, so daß am
Ausgang der Operationsverstärkerschaltung OP1 eine
Ausgangsspannung Vd und am Verbindungspunkt zwischen dem
Widerstand R6 und dem Kondensator C, nämlich am Ausgang des
D/A-Wandlers, eine Ausgangsspannung Vc erzeugt wird.
Die an der Ausgangsklemme des D/A-Wandlers durch die oben
erwähnte Schaltungsanordnung erzeugte Ausgangsspannung Vc
wird zu einem linearen integralen Vektor, wie dies in Fig.
3B durch einen Pfeil verdeutlicht ist. Es ist in bezug auf
Fig. 3B zu bemerken, daß die stufenförmigen Wellenformen Va
(dargestellt durch eine durchgezogene Linie) und Vb
(dargestellt durch eine gestrichelte Linie) den analogen
Spannungen Va bzw. Vb entsprechen, die in Fig. 1 erwähnt
sind.
Nachfolgend wird die Funktionsweise der Schaltungsanordnung
in Fig. 1 beschrieben.
Aus Vereinfachungsgründen wird angenommen, daß Widerstand
R1 = Widerstand P2 = Widerstand R3 = Widerstand R4 =
Widerstand R5 = P gilt, wobei die an den jeweiligen Knoten
auftretenden Spannungsänderungen wie folgt definiert sind.
Angenommen, daß eine Spannung am nicht-invertierenden
Eingang der Operationsverstärkerschaltung OP1 als Vi
bezeichnet wird, so wird diese Spannung Vi durch folgende
Gleichung (1) bestimmt:
Vi = (Vb+Vc)/K1 (1)
Ebenso wird die von der Operationsverstärkerschaltung OP1
abgegebene Spannung Vd durch die folgende Gleichung (2)
bestimmt:
Vd = K2 × (Vb+Vc) - Va (2)
wobei K1 = 3 und K2 = 2/3 ist.
Es ist zu bemerken, daß die Werte von K1 und K2 durch
Variation der Widerstandswerte der Widerstände R1 bis R5
geändert werden können.
Die Ausgangsspannung Vc wird durch die folgende Gleichung
(3) bestimmt. Diese Spannung wird durch Integration der
Differenz zwischen der Ausgangsspannung Vd und der Spannung
Vc, die vor dem ersten Abtastvorgang (= Vc0) erhalten wird,
mit Hilfe des Widerstandes R6 und des Kondensators C
bezüglich dieser Spannung Vc0 erzeugt:
Vc = (Vd-Vc0) × (1-EXP (-t/τ)) + Vc0 (3)
wobei r = C×R6 ist.
Nimmt man an, daß die Anfangswerte der Spannungen Vb und Vc
zum Zeitpunkt t = 0 den Wert 0 aufweisen, so gilt aufgrund
der Gleichung (2) Vd = -Va und eine Spannung, die durch
Umkehr der Spannung Va erhalten wird, wird als Spannung Vd
erzeugt. Wie an einer Zeitperiode von 0 < t < ts (ts
entspricht einem Abtastzeitintervall) wird dann die
Spannung Vc in Übereinstimmung mit der Gleichung (3)
integriert. Es ist jedoch zu beachten, daß die Spannung Vd,
die zur Bestimmung der Spannung Vc verwendet wird, eine
Funktion der Spannung Vc ist, wie dies aus Gleichung (2)
ersichtlich ist, und die Spannung Vd ebenso in gleicher
Richtung zur Änderung der Spannung Vc geändert wird, und
demzufolge der durch den Widerstand R6 fließende Strom
gesteuert und die integrierte Spannung in linearer Form
verschoben wird. Falls die Zeitkonstante T derart
festgelegt wird, daß Vc = -Vb zum Zeitpunkt t = ts gilt, so
wird der integrale Vektor der Spannung Vc in Erwiderung auf
die Spannung Va geändert. Da die Gleichspannungswerte der
Spannung Va und der Spannung Vb gleich sind und Vc = -Vb
entsprechend Gleichung (2) gilt, wird die Spannung Vd = -Va
konstant. Demzufolge wird die Spannung Vc = -Va
aufrechterhalten, und die Gleichspannungskomponenten können
ohne Probleme reproduziert werden. Da die Spannung Vc
bezüglich der Spannungen Va und Vb einer invertierten
Spannung entspricht, ist diese Spannung in der Zeichnung
nicht dargestellt und eine Invertierungsfunktion entweder
im Digitalsignalteil der D/A-Wandlerschaltung oder in deren
Analogsignalteil, der in der Nachstufe angeordnet ist,
erforderlich.
Da gemäß dem ersten Ausführungsbeispiel des D/A-Wandlers
die Signalintegration infolge der kleinen CR-Zeitkonstanten
effektiv durchgeführt und kaum digitales Rauschen am
Integrationsteil des D/A-Wandlers erzeugt wird, kann eine
sehr glatte analoge Signalwelle reproduziert werden. Ein in
der Nachstufe des D/A-Wandlers gemäß dem ersten
Ausführungsbeispiel angeordnetes Tiefpaßfilter erübrigt
sich gänzlich. Ferner wird im Prinzip auch keine
Phasenschwankung durch Signalfrequenzänderungen erzeugt und
die D/A-Umwandlungszeit vom Digitalsignaleingang bis zum
Analogsignalausgang kann ebenso minimiert werden.
Demzufolge kann die Audioklangqualität optimal verbessert
werden.
Zweites Ausführungsbeispiel (Fig. 2)
Dieses zweite Ausführungsbeispiel bezieht sich auf einen
anderen D/A-Wandler.
Dieser D/A-Wandler stellt einen binären D/A-Wandler DA dar,
bei dem die im Zusammenhang mit Fig. 1 erläuterten analogen
Spannungen Va und Vb mit Hilfe einer einzigen D/A-
Wandlerschaltung DAC erzeugt werden.
Diese D/A-Wandlerschaltung DAC entspricht einer D/A-
Wandlerschaltung mit Kettenleiternetzwerk, die einen
digitalen Ausgangssignalwert, der sich auf den jeweiligen
Abtastpunkt einer Digitalsignalverarbeitungsschaltung
(nicht gezeigt) bezieht, in einen analogen Signalwert
umwandelt, und zwar ähnlich wie die D/A-Wandlerschaltung
DAC1 in Fig. 1. Eine Abtast- und Halteschaltung SH stellt
im Gegensatz zu der in Fig. 1 gezeigten digitalen
Verzögerungsschaltung eine analoge Verzögerungsschaltung
dar, die einen analogen Ausgangssignalwert der D/A-
Wandlerschaltung DAC um lediglich eine Abtastperiode
verzögert. Ein Digitalsignal von der
Digitalsignalverarbeitungsschaltung (nicht gezeigt) wird
der D/A-Wandlerschaltung DAC angelegt, um eine analoge
Spannung Va zu erzeugen. Die analoge Spannung Va wird mit
Hilfe der Abtast- und Halteschaltung SH verzögert, so daß
eine andere analoge Spannung Vb erzeugt wird.
Da der Vorgang der Erzeugung eines integralen Vektors Vc
aus den analogen Spannungen Va und Vb am Ausgang dieses
D/A-Wandlers der gleiche wie beim D/A-Wandler in Fig. I
ist, wird auf dessen Erläuterung verzichtet. Es ist zu
bemerken, daß gleiche Bezugszeichen in Fig. 2 gleiche oder
ähnliche Schaltkreiselemente der Fig. 1 bezeichnen.
Drittes Ausführungsbeispiel (Fig. 4)
Dieses dritte Ausführungsbeispiel bezieht sich auf einen
weiteren D/A-Wandler.
Die Grundidee dieses D/A-Wandlers besteht darin, daß die
Differenz zwischen binären analogen Daten integriert wird
und die integrierten Werte sukzessive akkumuliert werden.
Demzufolge ergibt sich ein Anfangszustand, bei dem die
Differenz zwischen den binären analogen Daten im
Normalzustand zu Null wird und unter Aufrechterhaltung des
normalen Wertes keine Integration ausgeführt wird. Falls
die Differenz zwischen der analogen Spannung Va und der
analogen Vb im Normalzustand klein genug ist, tritt kein
Problem auf. Falls jedoch die Differenz zwischen der
analogen Spannung Va und der analogen Spannung Vb im
Normalzustand nicht vernachlässigbar ist, wird diese
Differenz integriert, was das Auftreten von Rauschen zur
Folge hat.
Um mit diesem Schwierigkeiten fertig zu werden, wird der
D/A-Wandler gemäß dem dritten Ausführungsbeispiel
verwendet.
Wie in Fig. 4 gezeigt, wird bei dieser Rechenschaltung CA
die analoge Spannung Va, die durch Umwandlung des digitalen
Signalwertes in einen analogen Signalwert in einer D/A-
Wandlerschaltung (nicht gezeigt) erhalten wird, über einen
Widerstand R1 dem invertierenden Eingang einer
Operationsverstärkerschaltung OP1 zugeführt. Die analoge
Spannung Vb, die in einer nicht gezeigten
Verzögerungsschaltung lediglich um eine Abtastperiode im
Vergleich zur analogen Spannung Va verzögert wurde, wird
über einen Widerstand R3 und einen Kondensator C1 dem
nicht-invertierenden Eingang der
Operationsverstärkerschaltung OP1 zugeführt. Dieser nicht
invertierende Eingang der Operationsverstärkerschaltung OP1
ist über einen Widerstand R4 geerdet.
Der Ausgang der Operationsverstärkerschaltung OP1 ist über
eine aus einem Widerstand R6 und einem Kondensator C
bestehende Reihenschaltung geerdet. Der Verbindungspunkt
zwischen dem Widerstand R6 und dem Kondensator C, nämlich
der Ausgang des D/A-Wandlers, steht über die
Pufferschaltung OP2 und den Widerstand R5 mit dem
Verbindungspunkt zwischen dem Widerstand R3 und einem
zweiten Kondensator C1 derart in Verbindung, daß ein am
Verbindungspunkt zwischen Widerstand R6 und Kondensator C
auftretendes Signal zum nicht-invertierenden Eingang der
Operationsverstärkerschaltung OP1 rückgekoppelt wird. Die
Rechenschaltung CA weist somit den oben beschriebenen
Aufbau auf.
Im einzelnen ist zu bemerken, daß beim D/A-Wandler gemäß
dem dritten Ausführungsbeispiel der Kondensator C1
hinzugefügt wurde, so daß die Einflüsse, die durch
Spannungen Vb und Vc im Normalzustand hervorgegriffen werden,
beseitigt werden. Demzufolge wird die Erzeugung des Vektors
der Spannung Va = Vb in ähnlicher Weise wie bei den
Ausführungsbeispielen gemäR Fig. 1 und 2 durchgeführt und
die Operationsverstärkerschaltung OP1 funktioniert
lediglich als invertierender Verstärker für das analoge
Ausgangssignal Va, so daß die Erzeugung von Rauschen
unterdrückt werden kann.
Viertes und fünftes Ausführungsbeispiel (Fig. 5, 6 und 7)
Diese Ausführungsbeispiele betreffen weitere D/A-Wandler.
Fig. 5 zeigt ein Ausführungsbeispiel, bei dem eine Vielzahl
von in Fig. 1 gezeigten Schaltkreisanordnungen
zusammengeschaltet sind, während Fig. 6 ein
Ausführungsbeispiel verdeutlicht, bei dem eine Vielzahl von
in Fig. 2 gezeigten Schaltkreisanordnungen
zusammengeschaltet sind. Zur Vereinfachung sind nur zwei
Sätze von in Fig. 1 oder 2 gezeigten Schaltkreiselementen
in der Fig. 5 bzw. 6 zusammengeschaltet.
Bei dem vierten Ausführungsbeispiel besteht der D/A-
Wandler, wie aus Fig. 5 ersichtlich, aus einer ersten
Rechenschaltung CA1, die mit einer ersten binären D/A-
Wandlerschaltung DA1 verbunden ist, aus einer zweiten
Rechenschaltung CA2, die über eine zweite binäre D/A-
Wandlerschaltung DA2 mit einer Verzögerungsschaltung SR4
verbunden ist, die einer digitalen Verzögerungsschaltung
entspricht, die die Phase eines von einer
Digitalsignalverarbeitungsschaltung (nicht gezeigt)
abgegebenen digitalen Signalwertes um lediglich eine halbe
Abtastperiode verzögert, und aus einer Addier/Mittelwert-
Schaltung AD, die an die Nachstufen der Rechenschaltungen
CA1 und CA2 angeschlossen ist und die Ausgangswerte der
ersten Rechenschaltung CA1 und der zweiten Rechenschaltung
CA2 addiert.
Nimmt man an, daß die von der ersten Rechenschaltung CA1
abgeleitete Ausgangssignalwellenform durch die in Fig. 7A
gezeigte, voll ausgezogene Linie dargestellt wird und daß
die von der zweiten Rechenschaltung CA2 abgeleitete
Wellenform, wie aus Fig. 7B ersichtlich, eine um lediglich
eine halbe Abtastperiode verzögerte
Ausgangssignalwellenform darstellt, so stellt die von der
Addier/Mittelwert-Schaltung abgeleitete
Ausgangssignalwellenform eine Wellenform dar, die, wie in
Fig. 7C verdeutlicht, durch Mittelwertbildung sowohl der
erstgenannten Ausgangssignalwellenform als auch der
zweitgenannten Ausgangssignalwellenform erzeugt wird. Die
letztgenannte Ausgangssignalwellenform der
Addier/Mittelwert-Schaltung AD stellt eine wesentlich
glattere Wellenform als die in Fig. 7A gezeigte Wellenform
dar. Demzufolge können die Anforderungen an das
Tiefpaßfilter (nicht gezeigt), das an der Nachstufe dieser
Addier/Mittelwert-Schaltung AD angeschlossen ist,
wesentlich reduziert werden, so daß die Audioklangqualität
beträchtlich verbessert werden kann. Falls erforderlich,
kann dieses Tiefpaßfilter ganz weggelassen werden.
Es ist zu bemerken, daß die Addier/Mittelwert-Schaltung AD
aus einer Addierschaltung zum einfachen, bloßen Addieren
der jeweiligen Ausgangswerte der ersten und zweiten
Rechenschaltung aufgebaut sein kann, falls eine
Verstärkerschaltung (nicht gezeigt), die an der Nachstufe
dieser Addier/Mittelwert-Schaltung AD angeschlossen ist,
weggelassen werden kann.
Beim fünften Ausführungsbeispiel sind, wie in Fig. 6
dargestellt, eine ersten, zweite und dritte Abtast- und
Halteschaltung SH1, SH2 und SH3, die jeweils den analogen
Ausgangssignalwert der D/A-Wandlerschaltung DAC um
lediglich eine halbe Abtastperiode verzögern, in Reihe mit
der D/A-Wandlerschaltung DAC verbunden. Der D/A-Wandler
gemäß dem fünften Ausführungsbeispiel ist so aufgebaut, daß
sowohl die D/A-Wandlerschaltung DAC als auch die zweite
Abtast- und Halteschaltung SH2 mit der ersten
Rechenschaltung CA1 verbunden sind, daß sowohl die erste
Abtast- und Halteschaltung SH1 als auch die dritte Abtast-
und Halteschaltung SH3 mit der zweiten Rechenschaltung CA2
verbunden sind und daß mit den Nachstufen der ersten und
zweiten Rechenschaltung CA1 und CA2 eine Addier/Mittelwert-
Schaltung AD zum Addieren bzw. zum Bilden des Mittelwertes
bezüglich der Ausgangssignalwerte, die von der ersten und
zweiten Rechenschaltung CA1 und CA2 abgeleitet werden, in
Verbindung steht. Mit einem derartigen Schaltungsaufbau
kann von dem D/A-Wandler gemäß dem fünften
Ausführungsbeispiel eine Ausgangssignalwellenform erhalten
werden, die der in Verbindung mit Fig. 5 beschriebenen
entspricht.
Obwohl bei den D/A-Wandlern der Fig. 5 und 6 zwei Sätze von
Rechenschaltungen verwendet werden, kann jedoch auch die
folgende Modifikation realisiert werden. Das heißt, sind N
Sätze (N ist irgendeine ganze Zahl, die größer oder gleich
2 ist) von Rechenschaltungen vorgesehen und werden analoge
Signalwerte, die jeweils um 1/N Abtastperiode verzögert
wurden, in die zweite, dritte und N-te Rechenschaltung mit
Ausnahme der ersten Rechenschaltung entsprechend
eingegeben, so stellen die Ausgangssignalwellenformen der
jeweiligen Rechenschaltungen Ausgangssignalwellenformen
dar, die um I/N Abtastperiode verzögert sind, und die
Ausgangssignalwellenform der Addier/Mittelwert-Schaltung
stellt eine Wellenform dar, die durch Mittelwertbildung von
N Ausgangssignalwellenformen erzeugt wird, so daß sich eine
weiter geglättete Wellenform ergibt. Demzufolge kann die
Belastung bzw. die Anforderung an das Tiefpaßfilter (nicht
gezeigt), das an der Nachstufe der Addier/Mittelwert-
Schaltung AD angeschlossen ist, weiter verringert und
demzufolge die Audioklangqualität weiter verbessert werden.
Obwohl die internen Schaltungsanordnungen der in Fig. S und
6 gezeigten ersten und zweiten Rechenschaltung identisch
mit der internen Schaltungsanordnung der Rechenschaltung
des ersten Ausführungsbeispiels waren, sind diese internen
Schaltungsanordnungen nicht darauf beschränkt, sondern
können z. B. identisch mit der Schaltungsanordnung der
Rechenschaltung des dritten Ausführungsbeispiels sein.