DE3215519C2 - - Google Patents

Description

Die Erfindung betrifft eine Wandlerschaltung gemäß dem Oberbe­ griff des Anspruchs 1.

Fig. 1 zeigt einen üblichen Digital-Analog-Wandler (weiterhin als DAC bezeichnet). Bei der Schaltung in Fig. 1 erzeugt der DAC 1 entsprechend einem Digital­ signal an einem Digitaleingang 2 an einem Ausgang 3 ein Analogsignal. Der DAC 1 besteht aus einer Vielzahl von Stromquellen 4, Schaltern 5, die durch das Digital­ signal geschaltet werden, einem Operationsverstärker 6 für die Strom-Spannung-Wandlung und eine Stromquelle 7 für die binäre Versetzung. Die Konstantstromquellen 4 besitzen eine halb so große Genauigkeit wie die des niederwertigsten Bit (LSB). Diese Genauigkeit wird gewöhnlich als ½ LSB-Genauigkeit bezeichnet.

Wenn jedoch ein 14 bis 16 Bit DAC verwirklicht werden soll, ist das Resultat des DAC ungenau, da es schwierig ist, die ½ LSB-Genauigkeit (0,003% bis 0,00076%) zu erreichen, was die Kosten des DAC hoch­ treibt. Falls zur Kostensenkung und Ertragssteigerung die Genauigkeit des DAC verringert wird, verschlechtern sich sowohl der Klirrfaktor als auch der Dynamik-Bereich eines PCM-Wiedergabe-Geräts.

Im folgenden wird die benötigte Genauigkeit und die Genauigkeitsverringerung bei einem 14-Bit DAC erklärt. Danach werden die Tonfrequenzverzerrungen und der Dynamik-Bereich des PCM-Wiedergabe-Geräts beschrieben. Die typisch benötigte Genauigkeit eines DAC beträgt ½ LBS, die ½ × ½¹⁴ = 0,00305% des Gesamtbereichs des DAC beträgt. Deshalb ist die benötigte Genauigkeit für jede Konstantstrom­ quelle 0,0061% beim höchstwertigen Bit (MSB), 0,012% beim zweiten Bit, 0,024% beim dritten Bit, 0,048% beim vierten Bit, usw. Auf diese Weise wird das Verhältnis der benötigten Genauigkeit zum ½ LSB für die niederwertigen Binärstellen kleiner. Das bedeutet, daß die benötigte Genauigkeit nach und nach nachläßt.

Wenn, aus gewissen Gründen, ein DAC, dessen Genauig­ keit 0,024% des dritten Bits beträgt, aufgebaut wird, besitzen alle Binärstellen mit geringerer Wer­ tigkeit eine befriedigende Genauigkeit, womit ein Fehler bei diesen Bitstellen ausgeschlossen ist. Fehler können jedoch bei der zweiten Bitposition und bei der höchstwertigen Bitposition auftreten. Zur leichteren Erklärung nehmen wir an, daß die Ausgangskennlinie des DAC durch die Kurve 8 der Fig. 2 gebildet wird, in der vergrößert der fehlerhafte Teil dargestellt ist. Falls dem DAC mit einer solchen Eingangs-Aus­ gangs-Kennlinie ein sinusförmiges, in ein Digital­ signal gewandeltes Signal, dargestellt durch die Wellenform 9, zugeführt wird, weist das analoge Ausgangssignal, wie die Wellenform 10 zweigt, eine verzerrende Komponente auf.

Wenn man vom Dynamikbereich ausgeht, sollte die Eingabe des Digital-Signals den Größtwert nicht ausschöpfen, wäh­ rend das Eingabeminimum in der Größenordnung des Fehlers des MSB liegen sollte. Wenn der Fehler des MSB des DAC das Vierfache des Fehlers eines idealen DAC, der die benötigte Genauigkeit aufweist, beträgt, ist das wiedergebbare Signalminimum des ersten um den Faktor 4 größer als bei dem letzteren. Deshalb verringert sich der Dynamikbereich von 86 dB (14 Bit) auf 74 dB.

Wenn dem DAC ein Vergleicher und ein Register hinzugefügt wer­ den, entsteht daraus ein Analog-Digital-Wandler (weiterhin als ADC abgekürzt). Dabei besitzt der ADC denselben, oben beschrie­ benen Fehler.

Als Beispiel eines bekannten DAC wird die Druckschrift von Robert P. Talambiras "Digital-to-Analog Converters: Some Problems in Producing High-Fidelity Signals" in Computer Design, Januar 1976, S. 63-66 angegeben. Der Stand der Technik beim ADC wird in der Druckschrift "Successive Approximation A/D Converter" in "Analog-to-Digital/Digital-to-Analog Conversion Techniques" von John Wiley & Sons, Inc., S. 358-361 wiederge­ geben.

Aus Hoeschele, David F., Analog-to-Digital/Digital-to-Analog Conversion Techniques, 1968, John Wiley & Sons, Inc., New York, S. 8, 9, 22-24, 385-392 ist ein Beispiel für die Fehlerzuord­ nung und Fehleranalyse anhand eines 10 Bit A/D-Wandlers offen­ bart. Darin ist beschrieben, daß durch eine anfängliche Ausju­ stierung des mittleren Fehlers um +0,19% der gesamte stati­ stische Systemfehler ±0,24% ergibt und einen 10 Bit Quanti­ sierungsfehler von ±0,05% nicht überschreitet. Es ist jedoch nichts über die Fehlerkompensation für den mittleren Fehler durch eine DC-Justierung ausgesagt oder nahegelegt.

Aus der DE-Z "Elektroniker" 1978, Nr. 6, S. EL 14 bis EL 19 ist eine durch Justierung ausgeführte Fehlerkompensation bekannt, deren Bit für Bit-Korrekturaddition in Abschnitt 4.2 dazu dient, vorgegebene oder vorher untersuchte A/D-Umsetzfehler zu kompensieren. Dazu werden den vorgegebenen Fehlern entsprechende Daten in einem ROM gespeichert und ein Bit für Bit-Korrektur­ addition eines Eingangssignals aufgrund der gespeicherten Da­ ten ausgeführt, um die A/D-Umsetzfehler zu eliminieren.

Aufgabe der Erfindung ist es, einen Digital-Analog/Analog- Digital-Wandler zur PCM Aufzeichnung/Wiedergabe mit Genauig­ keitsausgleich und einem ebenso großen Dynamikbereich, wie ihn ein genauer DAC oder ADC besitzt, zu ermöglichen.

Obige Aufgabe wird bei einer Wandlerschaltung gemäß dem Ober­ begriff des Anspruchs 1 durch die in seinem Kennzeichen ange­ gebenen Merkmale gelöst.

Die Unteransprüche 2-11 kennzeichnen jeweils vorteilhafte Aus­ bildungformen davon.

Die Erfindung wird im folgenden anhand der Zeichnung näher be­ schrieben. Es zeigt

Fig. 1 ein Blockschaltbild eines herkömmlichen DAC;

Fig. 2 eine Eingangs-Ausgangskennlinie, wenn ein DAC mit geringer Genauigkeit verwendet wird;

Fig. 3 ein Blockschaltbild einer ersten Ausführung der Erfindung;

Fig. 4 eine Eingangs-Ausgangskennlinie gemäß dieser Ausführung der Erfindung;

Fig. 5 eine erklärende Darstellung der Arbeitsweise dieser Ausführung der Erfindung;

Fig. 6 ein Blockschaltbild einer zweiten Ausführung der Erfindung;

Fig. 7 eine Eingangs-Ausgangskennlinie gemäß dieser Ausführung der Erfindung und ein Signal­ diagramm, das die Arbeitsweise dieser Ausführung der Erfindung erklärt;

Fig. 8 ein Schaltbild einer dritten Ausführung der Erfindung;

Fig. 9 eine Darstellung, die die Arbeitsweise dieser Ausführung der Erfindung erklärt;

Fig. 10 eine vierte Ausführung der Erfindung;

Fig. 11 eine fünfte Ausführung der Erfindung;

Fig. 12 eine Ausführung der Erfindung, wobei der erfindungsgemäße DAC in einem ADC verwendet wird;

Fig. 13 ein Schaltbild, das eine zweite Ausführung eines ADC darstellt;

Fig. 14 ein Schaltbild, das eine dritte Ausführung eines ADC darstellt.

Fig. 3 zeigt ein Blockschaltbild einer ersten Ausführung der Erfindung. In dieser Figur wird mit dem Bezugszeichen 11 eine DAC-Einheit (Schaltung), mit 12 ein Digital-Signal­ eingang, mit 13 ein Analog-Signalausgang, mit 14 ein Digitalsignaladdierer und mit 15 ein DAC mit geringer Genauigkeit bezeichnet. Der innere Aufbau des DAC 15 ist derselbe wie beim DAC in Fig. 1. Der DAC 15 besitzt dieselben Konstantstromquellen 4, wie beim her­ kömmlichen DAC. Dabei wird angenommen, daß sie eine Genauigkeit von 0,024% besitzen.

Anhand der Fig. 4 wird die Arbeitsweise der DAC Ein­ heit 11, die diesen Aufbau aufweist, im folgenden erklärt.

Zuerst wird zu einem in seinem Mittelwert um ein 14-Bit-Digitalsignal 10000000000000 sich veränderndes sinusförmiges Digitalsignal 9, das am Digitalsignaleingang 12 anliegt, der Wert 00100000000000, der unterhalb den höchst­ wertigen 3 bits, die die benötigte Genauigkeit erfüllen, liegt, von einem Digitaladdierer 14 addiert. Auf diese Weise erhält man ein sinusförmiges Digital­ signal 16, das mit seinem Mittelwert um ein Digital­ signal 101 gefolgt von 100000000000 verändert wird. Für den Binärausgleich wird im DAC 15 der Strom der Stromquelle 7 um einen durch die Bezugsziffer 17 bezeichneten Wert erhöht, damit zur Eingabe des Digitalsignals 1010000000000 ein Analog­ signal, das im wesentlichen 0 Volt beträgt, entsteht. So entsteht die Eingangs-Ausgangskennlinie 18 in Fig. 4.

Falls jedoch die am Ausgang des DAC angeschlossene Schaltung so aufgebaut ist, daß sie eine Gleichspannungs­ komponente durch die Verringerung des Stroms der Quelle 7 verarbeiten kann, ist der Ausgleichsstrom 17 nicht notwendig. Selbstverständlich wird, wenn die Quelle 7 den gleichen Strom liefert wie der für das MSB, die Eingangs-Ausgangs-Kennlinie von Fig. 2 erzeugt, wogegen die in Fig. 4 gezeigte Kennlinie ent­ steht, wenn der Strom der Quelle um ¼ MSB erniedrigt wird. Das Ausgangssignal 19 wird durch das Schalten des MSB und der zweiten Bitstelle mit geringerer Genauigkeit nicht beeinflußt, wenn das der Verarbeitung durch den Addierer 14 unterworfene Digitalsignal an den DAC 15 angelegt wird. Daher weist das Ausgangssignal, wie Fig. 4 zeigt, nur geringe Signalverzerrungen auf. Da die Digital-Analogumformung bei kleinen Eingangs­ signalen nur bei den niederwertigen Bitstellen mit hoher Genauigkeit stattfindet, besitzt das sich ergebende Ausgangssignal denselben Genauigkeitsgrad, wie er mit einem Präzisions-DAC erreicht würde.

Nach der obigen Beschreibung wird gemäß der Erfindung zu einem kleinen Signal ein konstanter Digital­ wert hinzu addiert. Deshalb ist es nicht mehr nötig, das ungenaue MSB zu schalten, und ein kleines Signal weist keine Beeinträchtigung des Dynamikbereichs auf.

Das in Fig. 5 gezeigte Beispiel mit einem großen Eingangssignal zeigt, daß das der D/A-Wandlung zu unterwerfende digitale Eingangssignal groß wird. Dabei kann es vorkommen, daß das mit einem konstanten Digital­ wert addierte Digitalsignal überläuft. Dann wird das Digitalsignal in ein Analogsignal gewandelt, dessen Wert fast überall "0" ist. Deshalb erhält das Ausgangs­ analogsignal des D/A-Wandlers, an den das Digitalsignal nach der Addition angelegt wird, eine extrem große Verzerrung mit einer umgeklappten Überlaufwellenform (sogenannte Umklappverzerrung) wie die Eingabesignalform 22 und die Ausgabesignalform 23 zeigen.

Fig. 6 zeigt ein Teil der Ausführung von Fig. 3, mit dem die Umklappverzerrung ausgeglichen wird. Fig. 7 zeigt zur Erklärung der Arbeitsweise eine Eingangs-Aus­ gangskennlinie und die erklärende Darstellung der Signalformen. Das Bezugszeichen 24 bezeichnet einen überlaufkompensierten Digitaladdierer, 25 einen Überlaufdetektor und 26 einen Digital-Signalschalter. Das Überlaufende des Digitaladdierers 24 wird vom Überlaufdetektor 25 erkannt. Das Digitalsignal wird, wie später beschrieben, vom Digital-Signalschalter 26 geschaltet und dem D/A-Wandler 15 zugeführt.

Ein n-Bit Eingangs-Digitalsignal vom Eingangs­ anschluß 12 wird an den Digitaladdierer 24 angelegt, in dem ein konstanter Digitalwert zum Digitalsignal addiert wird. Nach der Addition wird das Digitalsignal über einen Digital-Signalschalter 26 an den D/A-Wandler 15 angelegt. Der D/A-Wandler 15 wandelt das n-Bit Digital­ signal, das ist der Ausgang des Digital-Signalschalters 26 in ein Analogsignal um. Der Überlaufedetektor überwacht die Funktion des Digitaladdierers 24 um den Überlauf über die n-Bit im Ergebnis der Addition des konstanten Digitalwerts zum Eingangsdigitalsignal festzustellen. Wenn im Digitaladdierer 24 kein Überlauf stattfindet, wird im Überlaufdetektor 25 kein Detektorausgangssignal erzeugt, und der Digital-Signalschalter 26 liefert den Ausgang des Digitaladdierers 24 direkt an den D/A-Wandler.

Wenn im Digitaladdierer 24 ein Überlauf auftritt, erzeugt der Überlaufdetektor 25 ein Detektorausgangssignal. Darauf erzeugt der Digital-Signalschalter 26 ein Digitalsignal 28 mit lauter "1", entsprechend dem höchsten Bereich des D/A-Wandlers. Damit wird das Ausgangsanalogsignal des D/A-Wandlers 15 gleich dem Höchstwert. Anhand der Fig. 7 werden im folgenden die Eingangs-Ausgangskennlinie der DAC Einheit 11 und die Analog-Signalformen erläutert. Bei dieser Darstellung sind Abszisse, Ordinate und die Kurve 18 dieselben wie in Fig. 4.

Wenn ein sinusförmiges, kleines Digitalsignal 16 in die DAC-Schaltung 11 mit der in Fig. 7 gezeigten Kennlinie eingegeben wird, entsteht ein verzerrungs­ loses Ausgangs-Analogsignal 19, wie anhand der Fig. 4 beschrieben wurde. Wenn der Pegel des Eingangsdigital­ signals anwächst und der Digitaladdierer 24 über­ läuft, treten am Ausgang des Digitaladdierers 24 die Verzerrungen, wie sie die Signalform 22 besitzt, auf. Da in diesem Fall der Eingang des D/A-Wandlers 15 auf "1" gesetzt wird, erfolgt die Korrektur des Eingangssignals des D/A-Wandlers so, daß der durch die gestrichelte Linie 27 bezeichnete Teil in den durch die ausgezogene Linie 28 bezeichneten umgesetzt wird. Daraus entsteht ein Ausgangsanalogsignal der DAC-Einheit 11, deren Signalform keine wesentlichen Verzerrungen besitzt, wie es die Signalform 29 zeigt.

Der Additionswert betrug bei der obigen Beschreibung ⅛ des Höchstwertes. In Fig. 8 ist eine andere Ausführung der Erfindung dargestellt, bei der die Eingabe des MSB in den DAC der Fig. 1 unterbrochen wird, um einen digitalen Additionswert von ½ des Höchstwertes zu erzielen, und die Stromstärke der Konstantstromquelle 7 zum Binärausgleich auf 0 zu reduzieren (der DAC dieser Ausführung entspricht einer vollbinären DAC, die um eine Bitstelle verringert ist). In Fig. 8 ist mit dem Bezugszeichen 30 ein DAC mit einem Ausgleichswert bezeichnet und 31 bis 44 stellen Digitaleingänge dar. Eines von diesen, nämlich 31 bezeichnet den Eingang des MSB. Die Bezugszeichen 45 bis 57 bezeichnen Inverter, die die Vorzeichen der Digitaleingabe invertieren. Mit dem Bezugszeichen 58 wird eine Digitalschalter­ gruppe (z. B. Typ 74 LS 157), mit 59 ein Analog­ inverter, der das Analogsignal invertiert, mit 60 ein Analogschalter (z. B. Typ AD 7512), und mit 61 ein Analogausgang des DAC bezeichnet.

Im folgenden wird die Arbeitsweise dieses DAC erklärt, wobei das Digitalsignal als binärer Ausgleichscode dient. Das MSB steuert abhängig von seinem binären Wert 0 oder 1 die Schaltergruppe 58 so, daß das das 13 Bit umfassende Eingangssignal des DAC mit Ausgleich umge­ schaltet wird. Wenn das Digitalsignal zwischen 1000 . . . 0 und 1111 . . . 1 beträgt, so heißt dies, daß das Analogsignal positiv ist, und die Kontaktpunkte der Schaltergruppe 58 und die beweglichen Kontaktpunkte der Schaltergruppe 58 und des Schalters 60 werden in Kontakt mit den oberen festen Kontaktpunkten gebracht, wie die Fig. 8 zeigt. So werden die 13 Bits des am 13 Bit DAC anliegenden Signals invertiert. Ferner wird der Ausgang des DAC 30 durch den Analoginverter 59 invertiert und erscheint als Analogausgangssignal am Ausgang 61. Fig. 9 zeigt die Eingangs-Ausgangskennlinie 62 des 13-Bit DAC, wenn das MSB des 14-Bitsignals "1" ist. Dabei wird angenommen, daß die Genauigkeit des DAC 30 der der herkömmlichen Technik gleichkommt, das ist 0,024%. Die Eingangs-Ausgangskennlinie 63 entsteht, wenn das MSB des 14-Bitsignals "0" ist, da der DAC mit den unteren 13 Bit arbeitet. Sobald das 13-Biteingangssignal invertiert ist, entsteht die Eingangs-Ausgangskennlinie 64. Sobald der Ausgang des DAC 30 vom Analoginverter 59 invertiert ist, entsteht die Eingangs-Ausgangskennlinie 64′. Daraus ergibt sich die Gesamt-Eingangs-Ausgangskennlinie für das 14-Bitdigitalsignal aus der Verbindung der Kennlinien 62 und 64′. Auf diese Weise erfährt bei der D/A-Wandlung ein Signal 9 nur geringe Signal­ verzerrungen, wie es das Signal 65 zeigt. Aufgrund der Verzögerungszeiten der Inverter 45 bis 57, der Digitalschaltergruppe 58, des Analoginverters 59 und des Analogschalters 60 wächst die Umwandlungs­ zeitdauer des DAC an. Die Antwortzeiten handelsüblicher Digitalinverter und Digitalschalter betragen um 100 ns und die der handelsüblichen Analoginverter und Analog­ schalter etwa 1 µs. Deshalb hängt die Antwortzeit des gesamten DAC von den Analogbauteilen ab. Trotzdem beträgt die Umwandlungszeitdauer des DAC viel weniger als 10 µs, wie sie für den Wiedergabevorgang eines PCM-Aufzeichnungs-Wiedergabegeräts vorgeschrieben sind, weshalb kein wesentliches Problem entsteht.

Eine weitere Ausführung der Erfindung ist in ihrem Aufbau als 14-Bit-DAC als Blockschaltbild in Fig. 10 gezeigt.

Mit dem Bezugszeichen 66 und 45 bis 57 sind Inverter bezeichnet, die das digitale Eingangssignal invertieren, mit 67 und 68 Digitalschaltergruppen zum Ein-Ausschalten, 69 bis 72 Widerstände, 73 einen Operationsverstärker und und 74 einen DAC mit demselben Aufbau wie beim DAC 30. Wenn der Steuereingang "1" ist, befinden sich die Schalter der Schaltergruppe 67 und 68 in der Ein-Stellung und sie schalten in die Aus-Stellung, wenn der Steuereingang "0" ist. Die Schaltergruppe 67 wird direkt vom MSB des Digitalsignals gesteuert, während die Schaltergruppe 68 durch das durch den Inverter 66 invertierte MSB gesteuert wird. So beträgt das MSB "1", wenn das den Digitalsignalen zwischen 1000 . . . 00 und 111 . . . 11 entsprechend der Analogsignal positiv ist. Dann ist die Schaltergruppe 67 leitend. Dann werden an den DAC 30 von den Eingängen 32 bis 44 die unteren 30 Bits des Digitalsignals mit Ausnahme des MSB über die Schaltergruppe 67 angelegt. Da das MSB "1" ist, ist der Ausgang des Inverters 66 "0". Der Schalter 68 befindet sich in der Aus-Stellung, und bewirkt, daß der Eingang des DAC 74 "0" ist, womit der Ausgang des DAC 74 gegen "0" geht.

Der Ausgang des DAC 30 wird um ½ durch die Widerstände 69 und 70 abgeschwächt und an den positiven Eingang des Operationsverstärkers 73 gelegt. Da der Operationsverstärker 73 bei positivem Eingangssignal aufgrund der Widerstände 71 und 72 eine Verstärkung mit dem Faktor 2 bewirkt, erscheint der Ausgang des DAC 30 am Analogausgang 61 unverändert. Auf diese Weise werden, falls das MSB "1" ist, alle Bits des Digital­ signals außer dem MSB der D/A-Wandlung im DAC 30 unter­ worfen und am Analogausgang 61 ein Analogsignal erhalten.

Im negativen Bereich des Analogsignals, das Digitalsignalen zwischen den Werten 0000 . . . 00 und 0111 . . . 11 entspricht, wird das MSB "0". Somit wird die Schaltergruppe 67 ausgeschaltet, und Ein- und Ausgabe des DAC 30 zu "0". Da der Ausgang des Inverters 66 "1" wird, wird die Schaltergruppe 68 leitend. Die Bits des Digitalsignals, mit Ausnahme des MSB, werden an den DAC 74 über die Inverter 45 bis 57 angelegt. Der Ausgang des DAC 74 wird mit den Wider­ ständen 71 und 72 und dem Operationsverstärker 73 in ein Analogsignal gewandelt, das am Analogausgang 61 erscheint.

Die Eingangs-Ausgangskennlinie des DAC 30 und 74 werden jeweils durch die Kurven 62 und 63 in Fig. 9 angegeben. Durch die Wirkung der Inverter 45 bis 57 wird die Eingangs-Ausgangskennlinie des DAC 74 für die Eingänge 32 bis 44 durch die Kurve 64 dargestellt. Durch die Wirkung der Widerstände 71 und 72 und des Operationsverstärkers 73 wird die Eingangs-Ausgangs­ kennlinie des Analogausgangs 61 für die Digitalein­ gänge 32 bis 44 durch die Kurve 64′ dargestellt. Da dann die Eingänge und die Ausgänge des DAC 30 konstant bleiben, wird der Analogausgang 61 für die Digitalein­ gänge 31 bis 44 durch die Kurven 62 und 64′ wie bei der in Fig. 8, dargestellt.

Die Fig. 11 zeigt eine weitere Ausführung der Erfindung. Die Ziffer 75 bezeichnet Konstantstromquellen, die den Digitaleingängen, mit Ausnahme des MSB, entsprechen.

Deren Strom fließt von ihrem Ausgang zur Masse. Die Ziffer 76 bezeichnet Schalter, die die Stromquellen 75 durch Digitalsignale schalten und einen Ausgang erzeugen. Mit der Ziffer 77 werden den Stromquellen mit der Ziffer 75 gleichartige Stromquellen bezeichnet. Deren Strom fließt von Masse zu ihrem Ausgang. Die Bezugsziffer 78 bezeichnet die Schaltergruppe, die die Stromquellen 77 gesteuert von Digitalsignalen schalten und einen Ausgang erzeugen. Die Bezugsziffer 79 bezeichnet einen Operationsverstärker, der den Analogstrom mit Hilfe der Schalter 76 und 78 in eine Spannung umwandelt. Die Ziffern 80 und 81 stellen Digitaleingangsanschlüsse dar, wobei die Ziffer 80 den Anschluß für das MSB bezeichnet. Die Ziffern 82 und 83 bezeichnen Schalter­ gruppen, die entsprechend dem Wert "1" oder "0" am MSB Anschluß geschaltet werden. Die Ziffer 84 bezeichnet Inverter, die mit Ausnahme des MSB die Bits des Eingabedigitalsignals invertieren. Die Ziffer 85 bezeichnet den Analogausgangsanschluß des vorliegenden DAC.

Im folgenden wird dieser DAC erklärt. Wenn der Wert des MSB eines Digitaleingangssignals "1" beträgt, befinden sich die Schaltergruppen 82 und 83 in der in Fig. 11 gezeigten Stellung. Ebenfalls befinden sich die Schalter 78 aufgrund der Signale von der Schaltergruppe in der in Fig. 11 gezeigten Schaltstellung. Deshalb fließen alle Ströme der Stromquellen 77 zur Masse hin, und es wird kein Ausgangssignal erzeugt. Die Schalter­ gruppe 76 wird durch die vom MSB unterschiedlichen Bitposition des Digitalsignals, die über die Digital­ schaltergruppe 82 angelegt sind, geschaltet. Ein dem Digital­ signal entsprechendes analoges Stromsignal wird an den Operationsverstärker 79 angelegt, an dessen Ausgang 85 eine Analogspannung erhalten wird. Im Fall, daß MSB den Wert "1" besitzt, gibt die in Fig. 9 gezeigte Eingangs-Ausgangskennlinie 62 die Beziehung zwischen dem Digitalsignal und dem Analogsignal wieder. Wenn das MSB den Wert "0" hat, schalten die Schaltergruppen 82 und 83 in die der in Fig. 11 gezeigten Stellung ent­ gegengesetzte Stellung. Gesteuert von den Signalen der Digitalschaltergruppe 82 werden die Ausgänge der Schaltergruppe 76 mit Masse verbunden, so daß die Ströme der Konstantstromquellen 75 nicht am Ausgang erscheinen. Die Schaltergruppe 78 wird durch die invertierten Bits des Digitalsignals mit Ausnahme des MSB, die über die Inverter 84 und über die Schalter­ gruppe 83 gelaufen sind, geschaltet. Ein diesen inver­ tierten Digitalbits entsprechendes Analogsignal wird an den Operationsverstärker 79 von den Stromquellen 77 angelegt. Da die Ströme der Stromquellen 77 entgegen­ gesetzt zu den Strömen der Stromquellen 75 fließen, und durch die Wirkung der Inverter 84 stellt die Eingangs-Ausgangskennlinie 64′ in Fig. 9 die Beziehung zwischen dem Digitalsignal und dem Analogsignal dar.

Bei der in Fig. 11 dargestellten Ausführung der Erfindung bewirken bei einem kleinen PCM-Signal in der Nachbarschaft von 1000 . . . 0 die genauen niederwertigen Bits im Zusammenhang mit der Schaltergruppe 76 und den Konstantstromquellen 75 das Schalten, falls das Signal oberhalb 1000 . . . 0 ist. Dagegen wird das Schalten, falls das Signal unterhalb dem Wert 1000 . . . 0 liegt, durch die genauen niederwertigen Bits in Verbindung mit der Schaltergruppe 78 und den Konstantstromquellen 77 bewirkt. Deshalb erhält man ein Ausgangssignal mit geringer Signalverzerrung, wie es die Ausgangssignalform 65 in Fig. 9 zeigt. Die Ausführung in Fig. 11 besitzt keine solchen invertierenden Verstärker 59 und keine Analogschalter 60 wie die Ausführung in Fig. 8. Die Schaltzeiten der Schaltergruppen 76 und 78 bewegen sich in derselben Größenordnung als die der Schalter 5 in Fig. 1. Deshalb wird die Umwandlungszeit des DAC in Fig. 11 lediglich durch die Verzögerungszeit der Inverter 84 und der Digitalschaltergruppen 82 oder 83 bestimmt. Die Umwandlungszeit wird nur um etwa 100 ns erhöht, und ist damit kürzer als bei der Ausführung in Fig. 8 oder 10. Obwohl, wie aus Fig. 11 deutlich wird, die Konstantstromquellen 75 und 77, die Schaltergruppen 76 und 78 und die Digitalschaltergruppen 82 und 83 den Schaltungsumfang vergrößern, stellt dies bei einer Ausführung als integrierte Schaltung kein wesentliches Problem dar.

Fig. 12 stellt eine Ausführung eines Analog-Digital­ wandlers (weiterhin als ADC bezeichnet) vom Typ der stetigen Annäherung, in dem die vorliegende DAC Schaltung als Vergleichs-DAC-Schaltung verwendet wird. In der Figur bezeichnet die Ziffer 101 einen Analog-Signaleingangsanschluß, 102 einen Analogspannungs­ vergleicher, 103 ein Schieberegister, 104 einen Digitaladdierer, 105 einen Ausgangsanschluß, 106 einen ADC Wandler und 107 einen Ausgang des ADC Wandlers.

Im folgenden wird die Arbeitsweise des ADC 106 genau erklärt. Zuerst wird das erste Bit des Vergleichs DAC 11 durch das Schieberegister 103 eingeschaltet. Zur gleichen Zeit wird das Analogsignal am Analogein­ gang 101 mit dem Ausgang des Vergleichs DAC 11 im Analogsignalvergleicher 102 verglichen. Falls das Analogsignal größer ist, wird der Ausgang des Ver­ gleichers H (hoher Pegel). Dann wird das erste Bit des Ausgangssignals des Schieberegisters 103 festgelegt, und das erste Bit der Referenz DAC Schal­ tung 11 steht weiter an. Falls andererseits das Analogsignal kleiner als der Ausgang der DAC Schaltung 11 ist, wird der Ausgang des Analogsignalvergleichers 102 L (low-pegel). Das erste Bit des Referenz DAC 11 bleibt ausgeschaltet. Als nächstes schaltet das Schieberegister 103 das zweite Bit der Vergleichs DAC Schaltung 11 ein. Wie schon beim ersten Bit, wird das Analogsignal mit dem Ausgang der Vergleichs DAC Schaltung im Analog-Signalvergleicher 102 verglichen. Nach Maßgabe des Vergleichsresultats, wird das zweite Bit am Ausgang des Schieberegisters 103 festgelegt. In derselben Weise wird das Analogsignal mit einer benötigten Bitzahl verglichen. Nach dem Ende des Vergleichs des letzten Bits, zeigt der Ausgang der Vergleichs DAC Schaltung 11 einen Wert, der dem Analog­ signal am Analogeingang 101 nahekommt. Der Ausgang des Schieberegisters 103 oder das Digitalsignal 107 ist gleich einem in ein Digitalsignal zu verwandelndes Analogsignal.

Bei dieser Umwandlung kann, wie bei DAC beschrieben, ein Signal mit geringen Verzerrungen bei kleinen einge­ gebenen Signalen erhalten werden, da durch den Digital­ addierer 14 zum DAC 15 ein konstanter Digitalwert hinzu addiert wird. Der Ausgang 107 enthält eine Komponente des Gleichspannungsausgleichs, der durch den Digital­ addierer 14 addiert wurde. Deshalb wird durch den Digitaladdierer 104 ein konstantes Digitalsignal, das diesem Gleichspannungsausgleich entspricht, vor dem Erhalt des Digitalsignals 105 addiert. In einem System, das auf das Vorhandensein einer Gleichspannungs­ komponente nicht reagiert, ist die Eingabe dieses Digitaladdierers 104 jedoch nicht nötig.

Auch bei dieser Ausführung einer ADC Schaltung erhält man dasselben Signal wie mit einer korrekten ADC Schaltung, da der Fehlerbereich des ungenauen oberen Bits durch die Addition eines Ausgleichs zu einem kleinen Signal vermieden wird, wie es bei der DAC Schaltung erklärt wurde.

In Fig. 13 ist eine weitere Ausführung einer ADC-Schaltung gemäß der Erfindung dargestellt. Die Ziffer 108 bezeichnet einen Analogaddierer, 109 eine Gleichspannungsquelle, und die anderen Bezugsziffern bezeichnen dieselben Elemente wie in Fig. 12. Ein Unterschied der Schaltung in Fig. 13 zur Schaltung in Fig. 14 besteht darin, daß nicht durch den Digitaladdierer 14 ein konstanter Wert addiert wird, sondern der Gleichspannungsausgleich dem Ausgangssignal der Referenz DAC-Schaltung über den Analogaddierer 108 und die Gleichspannungsquelle 109 hinzugefügt wird.

In Fig. 14 ist eine weitere Ausführung einer ADC-Schaltung gemäß der Erfindung dargestellt. Die Bezugsziffer 110 bezeichnet einen Analogaddierer, 111 eine Gleichspannungsquelle, und weitere Bezugsziffern bezeichnen dieselben Elemente wie in Fig. 12. Die Schaltung in Fig. 14 unterscheidet sich insoweit von der Schaltung in Fig. 13, daß statt der Addition eines Gleichspannungsausgleichs zum Ausgangssignal des Referenz DAC 15, der Gleichspannungsausgleich der Analogspannung über den Analogaddierer 110 und die Gleichspannungsquelle 111 hinzugefügt wird.

Da das Analogsignal eines kleinen Signals aus der Fehlerzone des ungenauen ersten Bits bei der Referenz DAC-Schaltung der Ausführung in Fig. 13 und 14 geschoben werden kann, erhält man ein verzerrungs­ freies Digitalsignal. Es ist deutlich sichtbar, daß der Dynamikbereich genauso groß werden kann, wie bei einem ADC, der einen genaueren DAC verwendet.

Nach dem oben Gesagten ermöglicht die Erfindung einen genauso großen Dynamikbereich, als ob ein genauer DAC verwendet würde, auch wenn ein ungenauer DAC einge­ setzt wird, da zum Digitalsignal, bevor dieses in die DAC-Schaltung eingegeben wird, ein konstanter Digitalwert hinzu addiert wird, so daß der Fehlerbereich des ungenauesten MSB (erstes Bit) vermieden wird. Durch die Verwendung eines ungenauen DAC werden ferner die Schaltungskosten gesenkt.

Auch im Falle der A/D-Wandlung wird bei Verwendung eines ungenauen DAC als Referenz DAC-Schaltung ein kleines Analogsignal ohne Verzerrungen A/D gewandelt, da das analoge Eingangssignal aus dem Fehlerbereich des MSB (erstes Bit) des ungenauen DAC herausgeschoben wird. Deshalb kann der Dynamikbereich genauso groß werden, wie bei der Verwendung eines genaueren DAC als Referenz- DAC-Schaltung. Dabei bewirkt die Verwendung eines ungenauen DAC als Referenz DAC-Schaltung eine wesentliche Kostenreduktion.

Claims (11)

1. Wandlerschaltung mit einer Digital-Analog-Wandlerschaltung oder einer Analog-Digital-Wandlerschaltung mit einer solchen Digital-Analog-Wandlereinrichtung mit Rückführungszweig, dadurch gekennzeichnet, daß eine Eingangsschiebeeinrichtung (103) ein empfangenes Eingangs­ signal um einen konstanten Betrag so verschiebt, daß zum Ein­ gangssignal der Digital-Analog-Wandlereinrichtung (11, 15) ein konstanter Digitalwert hinzuaddiert wird, der verhindert, daß das höchstwertige Bit in einem empfangenen, einem Analogsignal kleiner Amplitude entsprechenden digitalen Eingangssignal der Digital/Analog-Umsetzung unterworfen wird, und ein dem addier­ ten konstanten Digitalwert entsprechendes Analogsignal das um­ gesetzte Signal kompensiert.

2. Wandlerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Digital-Analog-Wandlereinrichtung aufweist:

• - einen Digitaladdierer (14), der zu dem digitalen Ein­ gangssignal einen konstanten Digitalwert addiert, und
• - einen Digital-Analog-Wandler (15), der die Ausgabe des Digitaladdierers (14) in ein Analogsignal umsetzt (Fig. 3).

3. Wandlerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Digital-Analog-Wandlereinrichtung aufweist:

• - einen Digitaladdierer (24), der zum digitalen Eingangssignal einen konstanten Digitalen Wert hinzuaddiert,
• - einen Digital-Signalschalter (26), dem der Ausgang des Digitaladdierers (24) oder ein Digitalsignal nach der Addition des konstanten Digitalwerts zugeführt wird und der sowohl das Digitalsignal nach der Addition und ein höchstwertiges Digitalsignal über einen Steuereingang schaltet,
• - einen Digital-Analog-Wandler (15), der die Digital­ ausgabe des Digital-Signalschalter in ein Analog­ signal wandelt und letzteres als Ausgabe erzeugt, und
• - einen Überlaufdetektor (25), der einen Überlauf der Ausgabe des Digitaladdierers (24) erfaßt und abhängig davon den Digital-Signalschalter (26) steuert (Fig. 6).

4. Wandlerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Digital-Analog-Wandlereinrichtung aufweist:

• - Digitalsignaleingänge (36-44), die mit Ausnahme der höchstwertigen Bitstelle jeweils mit den Eingängen von Invertern (45-57) verbunden sind, deren Ausgänge mit ersten Eingängen einer Digitalschaltergruppe (58) aus Schaltern mit je zwei Eingängen und einem Ausgang ver­ bunden sind, wobei
  die Digitalsignaleingänge (31-44) außerdem mit zweiten Eingängen der Schaltergruppe (58) verbunden sind, deren Ausgänge jeweils mit entsprechenden Digitaleingängen eines Digital-Analog-Wandlers (30) verbunden sind,
• - einen Analoginverter (59), dessen Eingang mit dem Ausgang des Digital-Analog-Wandlers (30) und dessen Ausgang mit einem Eingang eines Analogschalters (61) verbunden ist, dessen anderer Eingang mit dem Ausgang des Digital-Analog- Wandlers (30) verbunden ist, wobei
  die Schaltergruppe (58) und der Analogschalter (61) durch die höchstwertige Bitstelle des Digitalsignals so gesteuert werden, daß der Ausgang des Analoginverters (59) gewählt wird, wenn das invertierte Digitalsignal am Digital-Analog- Wandler (30) anliegt, während der Ausgang des Digital- Analog-Wandlers (30) gewählt wird, wenn das nichtinver­ tierte Digitalsignal am Digital-Analog-Wandler (30) anliegt (Fig. 8).

5. Wandlerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Digital-Analog-Wandlereinrichtung aufweist:

• - zwei reine binäre D/A-Wandler (30; 74; 75, 76; 77, 78) mit jeweils n Bitstellen,
• - eine erste Schaltergruppe (67; 82) und eine zweite Schaltergruppe (68; 83) die jeweils n Eingänge und n Ausgänge besitzen und ein Binärsignal abhängig von einem Steuersignal durchschalten oder sperren,
• - n Inverter (45-57; 84),
• - einen Analoginverter/Addierer (73, 79), wobei Bitstellen den (n + 1) Bitstellen umfassenden Digital­ signals mit Ausnahme der höchstwertigen Bitstellen an den ersten D/A Wandler (30; 75, 76) über die erste Schalter­ gruppe (67; 82),
  dieselben Bitstellen an die zweite Schaltergruppe (68; 83) über die n Inverter (45-57; 84),
  die Ausgänge der zweiten Schaltergruppe (68; 83) an den zweiten D/A-Wandler (74; 77, 78),
  der Ausgang des zweiten D/A-Wandlers (74; 77, 78) an den Analoginverter (73; 79) und
  der Ausgang des Analoginverters sowie der Ausgang des ersten D/A-Wandlers (30; 75, 76) an den Analogaddierer (73) angelegt werden, und wobei die höchstwertige Bitstelle des (n + 1) Bitstellen umfassenden Digitalsignals die erste und zweiten Schaltergruppe so steuert, daß, wenn das höchstwertige Bit "1" ist, die erste Schaltergruppe leitet und die zweite Schaltergruppe sperrt und, wenn das höchstwertige Bit "0" ist, die erste Schalter­ gruppe sperrt und die zweite Schaltergruppe leitet (Fig. 10, Fig. 11).

6. Wandlerschaltung nach Anspruch 5, dadurch gekennzeichnet, daß

• - der Ausgang des ersten Digital-Analog-Wandlers (30, 75, 76) in seinem Absolutwert mit dem Anwachsen des Digitalsignals in der positiven Richtung anwächst,
• - der Ausgang des zweiten Digital-Analog-Wandlers (74; 77, 78) in seinem Absolutwert mit dem Digitalsignal in der negativen Richtung anwächst,
• - die Schaltergruppen (67, 68; 82, 83) über das Vorzeichen des höchstwertigen Bits des Digitalsignals so gesteuert werden, daß die erste Schaltergruppe (67; 82) durchschaltet, wenn das höchstwertige Bit ein Vorzeichen besitzt und die zweite Schaltergruppe (68; 83) durchschaltet, wenn das höchstwertige Bit ein ent­ gegengesetztes Vorzeichen besitzt.

7. Wandlerschaltung nach Anspruch 1, deren Analog-Digital- Wandlereinrichtung vom stetigen Annäherungstyp ist, mit einem Analogspannungsvergleicher (102) mit zwei Eingängen, der Schiebeeinrichtung (103) und dem Digital- Analog-Wandler (11; 15) im Rückführungszweig, dadurch gekennzeichnet, daß in der Schiebeeinrichtung (103) der Gleichspannungspegel eines an einem Eingangsanschluß des Analog-Spannungs­ vergleichers (102) anliegenden Analogeingangssignals aus dem Fehlerbereich der höchstwertigen Bitstelle des Digital-Analogwandlers (11; 15) herausgeschoben wird.

8. Wandlerschaltung nach Anspruch 7, gekennzeichnet durch

• - einen zwischen der Schiebeeinrichtung (103) und dem Digital-Analogwandler (11) angeordneten Digitaladdierer (14), der einen konstanten Digitalwert zur Eingabe des Digital-Analog-Wandlers (11) hinzuaddiert (Fig. 12).

9. Wandlerschaltung nach Anspruch 7, gekennzeichnet durch einen zwischen dem einen Eingangsanschluß des Analog- Spannungsvergleichers (102) und einer Gleichspannungs­ quelle (109) angeordneten Analogaddierer (108), der eine Aus­ gleichsgleichspannung der Ausgabe des Digital-Analog- Wandlers (15) hinzufügt (Fig. 13).

10. Wandlerschaltung nach Anspruch 7, gekennzeichnet durch einen mit dem einen Eingangsanschluß des Spannungsver­ gleichers (102) und mit einer Gleichspannungsquelle (111) verbundenen Analogaddierer (110), der eine Ausgleichsgleich­ spannung dem Analogeingangssignal hinzufügt (Fig. 14).

11. Wandlerschaltung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß an den Digitalsignalan­ schluß (107) des Analog-Digital-Wandlers (106) ein Digitaladdierer (104) angeschlossen ist.