Ein A/D-Wandler wandelt ein Analogsignal
in ein Digitalsignal um, das n Bits aufweist, und umfasst typischer
Weise eine Stufe, die als Bitzelle bezeichnet wird, und einen analogen
Block, der eine Anzahl von n Operationen durchführt.
Der analoge Block von einem sukzessiv
approximierenden A/D-Wandler ist mit einer Einzelbitzelle (Stufe)
ausgestattet. Das Ausgangssignal der Bitzelle wird zum Eingangsanschluss
des A/D-Wandlers zurückgeführt. Die
Bitzelle führt
eine Anzahl von n Operationen aus, um ein Digitalsignal zu erzeugen, das
n Bits aufweist.
Der analoge Block von einem zyklisch
vergleichenden A/D-Wandler weist eine Anzahl m (2 ≤ m < n) von Bitzellen
auf. Das Ausgangssignal der letzten Bitzelle (der Bitzelle mit der
Nummer m) wird zu dem Eingangsanschluss der ersten Bitzelle zurückgeführt. Die
Bitzellen führen
eine Anzahl von n/m Operationen aus, um ein Digitalsignal zu erzeugen, das
n Bits aufweist.
Der analoge Block von einem Pipeline-A/D-Wandler
ist mit einer Anzahl von n Bitzellen ausgestattet. Jede dieser Bitzellen
führt eine
einzige Operation durch, um ein Digitalsignal zu erzeugen, das n
Bits aufweist.
1 ist
ein schematisches Blockdiagramm, das eine Bitzelle 10 gemäß dem Stand
der Technik zeigt.
Die Bitzelle 10 umfasst
eine Abtast- und Halteschaltung (S/H) 11, einen Einzelbit
Analog-zu-Digitalwandler
(ADC) 12, einen Einzelbit Digital-zu-Analogwandler (DAC) 13, einen
Subtrahierer 14, und einen Verstärker 15.
Die S/H-Schaltung 11 tastet
ein Eingangssignal IN ab und hält
es. Dann führt
die S/H-Schaltung 11 das gehaltene Analogsignal Vin dem
ADC 12 und dem Subtrahierer 14 zu.
Der ADC 12 empfängt eine
Mittelspannung 1/2Vref von einem Wandlungsbereich (Eingangsbereich)
und vergleicht die Mittelspannung 1/2Vref mit dem analogen Signal
Vin, um ein Einzelbit-Digitalsignal Dout zu erzeugen. Dann führt der
ADC 12 das Digitalsignal Dout dem DAC 13 zu.
Als Antwort auf das Digitalsignal
Dout erzeugt der DAC 13 ein Analogsignal V1, das eine Mittelspannung
1/2Vref oder ein Potential von Null Volt (V) aufweist. Der DAC 13 führt das
Analogsignal V1 dann dem Subtrahierer 14 zu.
Der Subtrahierer 14 subtrahiert
das Analogsignal V1 von dem Analogsignal Vin und versorgt den Verstärker 15 mit
dem Subtraktionssignal. Der Verstärker 15 weist eine
Verstärkung
von zwei auf und verstärkt
das Subtraktionssignal, um ein verstärktes Subtraktionssignal OUT
zu erzeugen.
2 ist
eine Darstellung, die einen Algorithmus veranschaulicht, der durch
die Bitzelle 10 durchgeführt wird, und 3 ist eine Darstellung, die die Operation
beziehungsweise den Betrieb der Bitzelle 10 veranschau licht. 4 ist ein Graph, der das
Verhältnis
zwischen dem analogen Signal der Bitzelle 10 und einer
Referenzspannung zeigt. 5 ist
ein Timing-Diagramm der Bitzelle 10.
Das analoge Signal Vin, das von einer
externen (das heißt
vorhergehenden) Bitzelle (Stufe) zugeführt wird, wird mit der Mittelspannung
1/2Vref des Wandlungsbereiches (Schritt 21) verglichen. Dadurch
wird ein Einzelbit-Digitalsignal
Dout von "0" oder "1" erzeugt. Dann wird das Digitalsignal Dout
einer mathematischen Operation von 2 (Vin–1/2×Vref) oder 2×Vin unterzogen
(Schritte 22, 23). Das Operationsergebnis wird zu der nächsten Bitzelle übertragen.
Das bekannte Verfahren weist jedoch
die nachfolgend aufgeführten
Mängel
auf.
- (a) Es muss eine absolute Mittelspannung 1/2×Vref erzeugt
werden. Weiterhin ist ein DAC erforderlich, um die mathematischen
Operationen und die Vergleiche durchzuführen.
- (b) Der Verstärker 15,
der eine zweifache Verstärkungsrate
aufweist, ist erforderlich. Dies kann einen Fehler während einer
mathematischen Operation verursachen, der durch Faktoren wie beispielsweise die
Verstärkung
und den Offset des Verstärkers 15 verursacht
wird.
- (c) Der DAC 13, der das Signal V1 mit Null Volt oder der
Mittelspannung 1/2×Vref
erzeugt, ist erforderlich.
Dies kann einen Fehler während des
Betriebs verursachen, der durch Faktoren wie das Einschwingverhalten
des DAC 13 verursacht wird.
- (d) Der Vergleich zwischen der absoluten Mittelspannung 1/2×Vref und
dem Analogsignal Vin kann einen Fehler hervorrufen, der aus einem
Abtastfehler folgt, der während
des Hochgeschwindigkeits-Vergleichsprozesses hervorgerufen wird.
- (e) Der Einschwingfehler wird hervorgerufen, wenn die Geschwindigkeit
des Operationsprozesses steigt. Dies beeinträchtigt die Genauigkeit der
A/D-Wandlung.
Die vorstehenden Mängel sind
im Detail beschrieben in Ingino Jr., Joseph and Wooley, Bruce, A Continuously-Calibrated
10sample/s 12b 3.3V ADC, ISSCC Digest of Technical Papers, Feb.
1998, pp 144-145.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe der vorliegenden
Erfindung einen hochgenauen A/D-Wandler und ein hochgenaues A/D-Wandlungsverfahren
vorzusehen, die einen Hochgeschwindigkeitsbetrieb ermöglichen.
Diese. Aufgabe ist durch die Merkmale
des Anspruchs 1 gelöst.
Ein weiterer Grundgedanke der vorliegenden Erfindung
ergibt einen A/D-Wandler (30), der eine Bitzelle (41)
zum Wandeln eines analogen Eingangssignals in ein Einzelbit-Digitalsignal
aufweist. Die Bitzelle umfasst eine erste.
operative Schaltung (52),
um eine erste Operation Vin-VRH durchzuführen, um ein erstes Operationsergebnis
Va zu erhalten, eine zweite operative Schaltung (53), um
eine zweite Operation Vin-VRL durchzuführen, um ein zweites Operationsergebnis Vb
zu erhalten, und eine dritte operative Schaltung (55),
die mit der ersten und der zweiten operativen Schaltung verbunden
ist, um eine dritte Operation Va+Vb durchzuführen und ein drittes Operationsergebnis
zu erhalten. VRH ist eine Referenzspannung mit hohem Potential,
VRL ist eine Referenzspannung mit einem niedrigen Potential und
Vin ist die Spannung des analogen Eingangssignals.
Ein weiterer Grundgedanke der vorliegenden Erfindung
ergibt einen A/D-Wandler (30), der eine Bitzelle (41)
aufweist, um ein analoges Eingangssignal in ein Einzelbit-Digitalsignal zu
wandeln. Die Bitzelle umfasst eine erste operative Schaltung (52)
um eine erste Operation VRH-Vin durchzuführen, um ein erstes Operationsergebnis
Va zu erhalten, eine zweite operative Schaltung (53), um
eine zweite Operation VRL-Vin durchzuführen, um ein zweites Operationsergebnis
Vb zu erhalten, und eine dritte operative Schaltung (55),
die mit der ersten und der zweiten operativen Schaltung verbunden
ist, um eine dritte Operation Va+Vb durchzuführen und ein drittes Operationsergebnis
zu erhalten. VRH ist eine Referenzspannung mit hohem Potential,
VRL ist eine Referenzspannung mit einem niedrigen Potential und
Vin ist die Spannung des analogen Eingangssignals.
Ein weiterer Grundgedanke der vorliegenden Erfindung
ergibt einen A/D-Wandler (30), der eine Bitzelle (41)
aufweist, um ein analoges Eingangssignal in ein Digitalsi gnal zu
wandeln. Die Bitzelle umfasst eine Abtast- und -Halteschaltung (51),
um ein analoges Eingangssignal abzutasten und zu halten, eine erste
operative Schaltung (52) um die Differenz zwischen einer
Spannung des abgetasteten und gehaltenen Analogsignals und einer
Referenzspannung mit hohem Potential zu erhalten, um ein erstes
Differenzspannungssignal zu erzeugen, eine zweite operative Schaltung
(53) um die Differenz zwischen dem abgetasteten und gehaltenen
Analogsignal und einer Referenzspannung mit einem niedrigen Potential
zu erhalten, um ein zweites Differenzspannungssignal zu erzeugen,
einen Komparator beziehungsweise Vergleicher (54) der mit
der ersten und der zweiten operativen Schaltung verbunden ist, um
das erste und das zweite Differenzspannungssignal zu vergleichen,
und eine dritte operative Schaltung (55), die mit der ersten
und der zweiten operativen Schaltung verbunden ist, um das erste
Differenzspannungssignal und das zweite Differenzspannungssignal
zu addieren, um komplementäre
erste und zweite analoge Ausgangssignale zu erzeugen. Der Vergleicher
gibt eines des ersten und des zweiten analogen Ausgangssignals aus.
Ein weiterer Grundgedanke der vorliegenden Erfindung
ergibt ein Verfahren zum Wandeln eines analogen Eingangssignals
in ein Digitalsignal. Das Verfahren umfasst die Schritte des Berechnens
einer Differenz zwischen dem analogen Eingangssignal und einer Referenzspannung
mit hohem Potential, um ein erstes Operationsergebnis zu erhalten,
des Berechnens einer Differenz zwischen dem analogen Eingangssignal
und einer Referenzspannung mit einem niedrigen Potential, um ein
zweites Operationsergebnis zu erhalten, des Berechnens einer Summe aus
dem ersten und dem zweiten Operationsergebnis, um ein drittes Operationsergebnis
zu erhalten, des Erzeugens von einem eines ersten Digitalsignals und
eines zweiten Digitalsignals, in dem bestimmt wird, ob das dritte
Operationsergebnis positiv ist, und des Ausgebens eines des dritten
Operationsergebnisses und einer Invertierung des dritten Operationsergebnisses,
auf der Grundlage des Bestimmungsergebnisses.
Ein weiterer Grundgedanke der vorliegenden Erfindung
ergibt ein Verfahren zum Wandeln eines analogen Eingangssignals
in ein Digitalsignal. Das Verfahren umfasst die Schritte des Abtastens
und Haltens des analogen Eingangssignals, des Berechnens der Differenz
zwischen einer Spannung des abgetasteten und gehaltenen Analogsignals
und einer Referenzspannung mit hohem Potential, um ein erstes Operationsergebnis
zu erhalten, des Berechnens der Differenz zwischen der Spannung
des abgetasteten und gehaltenen Analogsignals und einer Referenzspannung
mit einem niedrigen Potential, um ein zweites Operationsergebnis
zu erhalten, des Vergleichens des ersten und des zweiten Operationsergebnisses,
um eines eines ersten Digitalsignals und eines zweiten Digitalsignals
zu erzeugen, des Berechnens der Summe des ersten und des zweiten
Operationsergebnisses, um ein drittes Operationsergebnis zu erhalten,
und des Ausgebens eines des dritten Operationsergebnisses und einer
Invertierung des dritten Operationsergebnisses, auf der Grundlage von
einem des erzeugten ersten und des zweiten Digitalsignal.
Weitere Grundgedanken und Vorteile
der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung
in Verbindung mit den zugehörigen
Zeichnungen, die die Prinzipien der Erfindung beispielhaft veranschaulichen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung, zusammen mit ihren
Aufgaben und Vorteilen, ist am besten unter Bezugnahme auf die folgende
Beschreibung der derzeit bevorzugten Ausführungsformen zusammen mit den
zugehörigen
Zeichnungen zu verstehen, in denen:
1 ein
schematisches Blockdiagramm einer Bitzelle gemäß dem Stand der Technik ist;
2 eine
erläuternde
Darstellung ist, die den durch den A/D-Wandler gemäß dem Stand
der Technik durchgeführten
Algorithmus veranschaulicht;
3 eine
Darstellung ist, die den Betrieb beziehungsweise die Operation der
Bitzelle gemäß dem Stand
der Technik veranschaulicht;
4 ein
Graph ist, der das Übertragungsverhalten
der Bitzelle gemäß dem Stand
der Technik veranschaulicht;
5 ein
Timing-Diagramm ist, das den Betrieb beziehungsweise die Operation
der Bitzelle gemäß 1 veranschaulicht;
6 ein
schematisches Blockdiagramm von einem Pipeline-A/D-Wandler gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung ist;
7 ein
schematisches Blockdiagramm von einer Bitzelle des A/D-Wandlers
gemäß 6 ist;
8 ein
Schaltplan von einer S/H-Schaltung der in 7 dargestellten Bitzelle ist;
9 ein
Schaltplan von einem operativen Block der in 7 gezeigten Bitzelle ist;
10 eine
erläuternde
Darstellung ist, die den Betrieb beziehungsweise die Operation der
in 7 dargestellten Bitzelle
veranschaulicht;
11 ein
Graph ist, der das Übertragungsverhalten
der in 7 gezeigten Bitzelle
veranschaulicht;
12 ein
Timing-Diagramm ist, das den Betrieb beziehungsweise die Operation
von der in 7 gezeigten
Bitzelle veranschaulicht; und
13 ein
Diagramm ist, das den von dem A/D-Wandler von 6 durchgeführten Algorithmus veranschaulicht.
DETAILIERTE BESCHREIBUNG DER
BEVORZUGTEN AUSFÜHRUNGSFORMEN
In den Zeichnungen sind gleiche Bezugszeichen
durchgehend für
gleiche Elemente verwendet. 6 ist
ein schematisches Blockdiagramm eines Pipeline-A/D-Wandlers 30 gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung. Der A/D-Wandler 30 wandelt
ein analoges Eingangssignal Ain in ein Acht-Bit-Digigalsignal Dout
um.
Der A/D-Wandler 30 ist mit
einem analogen Block 31 und einer Logikschaltung 32 ausgestattet. Der
analoge Block 31 umfasst Bitzellen (Stufen) 41 bis 48,
deren Anzahl (acht bei dieser Ausführungsform) der Bitanzahl des
Digitalsignals Dout entspricht. Jede der Bitzellen 41-48 ist
eine Wandlerstufe zum Wandeln eines Eingangssignals in ein Einzelbit-Digitalsignal.
Die Bitzellen eins bis acht (erste
bis achte Stufe) 41-48 sind in Reihe geschaltet. Der ersten
Bitzelle 41 wird das analoge Eingangssignal Ain zugeführt, und
den Bitzellen zwei bis acht 42-48 wird jeweils das Ausgangs signal
der vorhergehenden Bitzelle zugeführt (Bitzellen eins bis sieben 41-47).
Die erste Bitzelle 41 führt eine
mathematische Operation unter Verwendung des analogen Signals Ain
durch, um ein Einzelbit-Digitalsignal D7 zu erzeugen, das der Logikschaltung 32 zugeführt wird. Weiterhin
versorgt die erste Bitzelle 41 die nächste, zweite Bitzelle 42 mit
einem analogen Signal auf der Grundlage des mathematischen Operationsergebnisses.
Auf die gleiche Weise führt jede
der sieben Bitzellen 42-47 eine mathematische Operation
unter Verwendung des analogen Signals durch, das von der vorhergehenden
Bitzelle zugeführt
wird, um der Logikschaltung 32 ein Einzelbit-Digitalsignal
zu zuführen
und der nächsten,
benachbarte Bitzelle ein analoges Ausgangssignal auf der Grundlage
des mathematischen Operationsergebnisses zu zuführen.
Die achte Bitzelle 48 führt eine
mathematische Operation unter Verwendung des analogen Signals durch,
das von der siebten Bitzelle 47 zugeführt wird. Auf der Grundlage
des Ergebnisses führt
die achte Bitzelle 48 ein Digitalsignal D0 der Logikschaltung 32 zu.
7 ist
ein schematisches Blockdiagramm von der ersten Bitzelle 41.
Die Bitzellen zwei bis acht 42-82 weisen jeweils eine Konfiguration
auf, die identisch zu der der erste Bitzelle 41 ist, und
sie werden daher nachfolgend nicht beschrieben.
Die erste Bitzelle 41 umfasste
eine Abtast- und -Halte-(S/H-) Schaltung 51, erste und
zweite operative Schaltungen 52, 53, einen Vergleicher 54 und
eine dritte operative Schaltung 55.
Unter Bezugnahme auf 8 umfasst die S/H-Schaltung 51 einen Schalter
SW und einen Kondensator C1. Der Schalter SW weist einen ersten
Anschluss, dem ein Eingangssignal IN zugeführt wird, und einen zweiten
Anschluss auf, der mit einem ersten Anschluss des Kondensators C1
verbunden ist. Ein zweiter Anschluss des Kondensators C1 ist mit der
Masse GND verbunden. Ein Knoten zwischen dem Schalter SW und dem
Kondensator C1 ist mit der ersten und der zweiten operativen Schaltung 52, 53,
verbunden, denen das Analogsignal Vin von der S/H-Schaltung 51 zugeführt wird.
Der Schalter SW geht an und aus, entsprechend, beispielsweise, einem
Abtasttakt CLK, der durch die Logikschaltung 32 vorgesehen
wird. Das Eingangssignal IN wird durch den Kondensator C1 abgetastet,
wenn der Schalter SW angeht und durch den Kondensator C1 gehalten, wenn
der Schalter SW ausgeht. Das gehaltene Eingangssignal IN wird der
ersten und der zweiten operativen Schaltung 52, 53 von
der S/H-Schaltung 51 als das Analogsignal Vin zugeführt.
Der ersten operativen Schaltung 52 wird
das Analogsignal Vin und eine Referenzspannung VRH mit hohem Potential
zugeführt.
Der zweiten operativen Schaltung 53 wird das Analogsignal
Vin und eine Referenzspannung VRL mit einem niedrigen Potential
zugeführt.
Bei der bevorzugten Ausführungsform wird
eine erste Vergleichsspannung Vref als die Referenzspannung VRH
mit hohem Potential verwendet, und eine zweite Vergleichsspannung
GND (0 V) wird als die Referenzspannung VRL mit einem niedrigen
Potential verwendet. Die Spannungen VRH und Vref und die Spannungen
VRL und GND werden nachfolgenden austauschbar verwendet.
Unter Bezugnahme auf 9 ist die erste operative Schaltung 52 ein
Subtrahierer (Differenzschaltung).
Die erste operative Schaltung 52 umfasst Transistoren
T1, T2, Widerstände
R1, R2 und eine Konstandstromquelle 52a. Es wird bevorzugt,
dass jeder der Transistoren T1, T2 ein n-Kanal-MOS-Transistor ist. Die Source-Anschlüsse der
Transistoren T1, T2 sind miteinander verbunden, und ihr Verbindungsknoten
ist mit dem einem niedrigen Potential der Leistungsversorgung (bei
der bevorzugten Ausführungsform
der Masse) GND über
die Konstantstromquelle 52a verbunden. Die Drain-Anschlüsse der
Transistoren T1, T2 sind mit einem hohen Potential der Leistungsversorgung
VDD über
die Widerstände
R1 beziehungsweise R2 verbunden. Das Analogsignal Vin wird dem Gate
des ersten Transistors T1 zugeführt,
und die erste Vergleichsspannung Vref wird dem Gate des zweiten
Transistors T2 zugeführt.
Eine erste Differenzspannung Va wird von einem Knoten zwischen dem
zweiten Transistor T2 und dem Widerstand R2 ausgegeben.
Die erste operative Schaltung 52 berechnet eine
Spannungsdifferenz zwischen dem Analogsignal Vin und der ersten
Vergleichsspannung Vref (Vin-Vref = Vin-VRH). Dann gibt die erste
operative Schaltung 52 die Spannungsdifferenz als die erste Differenzspannung
Va aus.
Weil die zweite operative Schaltung 53 ein Subtrahierer ähnlich der
ersten operativen Schaltung 52 ist, ist die zweite operative
Schaltung 53 nicht dargestellt. Die zweite operative Schaltung 53 berechnet die
Spannungsdifferenz zwischen dem Analogsignal Vin und der zweiten
Vergleichsspannung GND (Vin-GND = Vin-VRL) und gibt die Spannungsdifferenz
als eine zweite Differenzspannung Vb aus. Die erste Differenzspannung
Va kann auch durch die Spannungsdifferenz (Vref-Vin) dargestellt
werden, und die zweite Differenzspannung Vb kann auch durch die
Spannungs differenz (GND-Vin) dargestellt werden.
Der Vergleicher 54 empfängt und
vergleicht die erste und die zweite Differenzspannung Va, Vb und
erzeugt ein Einzelbit-Digitalsignal Dout (das Digitalsignal D7 in 6), das einen Logikwert
auf der Grundlage des Vergleichsergebnisses aufweist. Wenn beispielsweise
der absolute Wert der ersten Differenzspannung Va größer als
der absolute Wert der zweiten Differenzspannung Vb ist, das heißt, wenn
das Analogsignal Vin kleiner als die Mittelspannung 1/2×Vref ist,
ist das Signal Dout das durch den Vergleicher 54 ausgegeben
wird, logisch 0. Andererseits, wenn der absolute Wert der ersten
Differenzspannung Va kleiner als der absolute Wert der zweiten Differenzspannung
Vb ist, das heißt,
wenn das Analogsignal Vin größer als
die Mittelspannung 1/2×Vref
ist, ist das Signal Dout das durch den Vergleicher 54 ausgegeben
wird, logisch 1.
Die dritte operative Schaltung 55 empfängt die
erste und die zweite Differenzspannung Va, Vb und das Digitalsignal
Dout. Weiterhin ist die dritte operative Schaltung 55 ein
Addierer und addiert die erste und die zweite Differenzspannung
Va, Vb und erzeugt eine erste und eine zweite komplementäre Spannung
VP(Va + Vb), VN(-(Va + Vb)). Die dritte operative Schaltung 55 gibt
ein analoges Ausgangssignal OUT gemäß der Logik des Digitalsignals
Dout aus. Das heißt,
die dritte operative Schaltung 55 gibt eine erste Spannung
VP als das analoge Ausgangssignal OUT, wenn das Signal Dout 1 ist,
und eine zweite Spannung VN als das analoge Ausgangssignal OUT aus,
wenn das Signal Dout 0 ist.
Der Betrieb beziehungsweise die Operation der
ersten Bitzelle 41 wird nun beschrieben.
Unter Bezugnahme auf 10 wird das Analogsignal Vin, das ein
vorherbestimmtes Potential (1/2Vref < Vin < Vref)
aufweist, der ersten und der zweiten operativen Schaltung 52, 53 über die S/H-Schaltung
51 zugeführt.
Die erste operative Schaltung 52 gibt
die Differenzspannung zwischen dem Analogsignal Vin und der ersten
Vergleichsspannung Vref (Vin-Vref) oder die erste Differenzspannung
Va mit einem negativen Code aus. Die zweite operative Schaltung 53 gibt
die Differenzspannung (Vin-GND) zwischen dem Analogsignal Vin und
der zweiten Vergleichsspannung GND, oder die zweite Differenzspannung
Vb aus, die einen positiven Code aufweist.
Die erste und die zweite Differenzspannung Va,
Vb werden beim Abschluss der Abtastung bestimmt. Demgemäß führt der
Vergleicher 54 unmittelbar einen Vergleichsprozess durch,
wenn die Abtastung abgeschlossen ist, um das Logsich-1-Einzelbit-Digitalsignal
Dout auszugeben.
Wenn die Abtastung abgeschlossen
ist, führt die
dritte operative Schaltung 55 unmittelbar eine mathematische
Operation unter Verwendung der bestimmten ersten und zweiten Differenzspannung
Va, Vb durch. Das heißt,
die dritte operative Schaltung 55 führt die mathematische Operation
parallel zu dem Vergleichsprozess durch, der von dem Vergleicher 54 durchgeführt wird.
Die dritte operative Schaltung 55 gibt die erste Spannung
VP gemäß dem Digitalsignal
Dout aus, und sie gibt die erste Spannung VP als das analoge Ausgangssignal
OUT aus. Das Potential Vout des analogen Ausgangssignals OUT ist wie
folgt: Vout = Va + Vb = (Vin – Vref) + (Vin – 0)
= 2×Vin – Vref =
2(Vin – 1/2×Vref).
Das Potential Vout ist gleich dem
Potential Vout des herkömmlichen
analogen Ausgangssignals OUT, das durch direkten Vergleich des Analogsignals Vin
und des Mittelpotentials 1/2×Vref
und die Multiplikation des Vergleichsergebnisses mit zwei erhalten wird.
Demgemäß wird, bei der bevorzugten
Ausführungsform,
das Mittelpotential 1/2×Vref
praktisch bestimmt auf der Grundlage der ersten Vergleichsspannung
Vref und der zweiten Vergleichsspannung GND. Das Mittelpotential
1/2×Vref
und das Analogsignal Vin werden dann verglichen, um das Einzelbit-Digitalsignal
Dout und das Analogsignal OUT zu erzeugen, das zu der nächsten Stufe übertragen wird.
Anders ausgedrückt,
arbeitet jede der Bitzellen 41-48 als eine Vergleichsstufe
zum Vergleichen des Analogsignals Vin mit dem Mittelpotential 1/2×Vref, das
auf der Grundlage der ersten Vergleichsspannung Vref und der zweiten
Vergleichsspannung GND bestimmt wird.
Wenn das Analogsignal Vin niedriger
als das Mittelpotential 1/2Vref ist, gibt die dritte operative Schaltung 55 die
zweite Spannung VN(-(Va + Vb)) aus. Das entsprechende Übertragungsverhalten
der Bitzelle 41 ist in 11 dargestellt.
12 ist
ein Timing-Diagramm, das den Betrieb beziehungsweise die Operation
der Bitzelle veranschaulicht. Die erste und die zweite Differenzspannung
Va, Vb werden beim Abschluss der Abtastung (fallende Flanke des
Abtasttakts) bestimmt. Dies startet die mathematische Operation
des Digitalsignals Dout und des Analogsignals OUT zu einem früheren Zeitpunkt,
im Vergleich zum Stand der Technik, und bestimmt das Digitalsignal
Dout und das Analogsignal OUT innerhalb der Haltzeit (der Zeitabschnitt,
während
dem der Takt CLK low beziehungsweise niedrig ist).
13 ist
eine schematische Darstellung, die das A/D-Wandlungsverfahren gemäß der vorliegenden
Erfindung veranschaulicht. Der in der Darstellung veranschaulichte
Algorithmus kann durch irgendeine Software und irgendeine Hardware
ausgeführt
werden.
Wie dies in 13 dargestellt ist, werden die ersten
Vergleichsspannung Vref und die zweite Vergleichsspannung GND jeweils
von dem Analogsignal Vin subtrahiert, das von einer externen Vorrichtung über eine
S/H-Schaltung zugeführt
wird (Schritte 61, 62). Dann werden die beiden Subtraktionsergebnisse,
oder die erste Differenzspannung Va und die zweite Differenzspannung
Vb addiert. Die Summe ist gleich dem Zweifachen der Differenz zwischen
dem Analogsignal Vin und dem virtuellen Referenzpotential 1/2×Vref (Schritt
63).
Als nächstes wird bestimmt, ob der
Wert der Summe positiv ist (Schritt 64). Wenn die Summe ein positiver
Wert ist, wird ein Digitalsignal Dout, das, beispielsweise, logisch
1 ist, ausgegeben (Schritt 65), und die Summe wird als ein analoges
Ausgangssignal OUT (Va+Vb) ausgegeben (Schritt 66).
Wenn die Summe ein negativer wert
ist, wird ein Digitalsignal Dout, das, beispielsweise, logisch 0 ist,
ausgegeben (Schritt 67). Als ein Ergebnis wird ein analoges Ausgangssignal
OUT(-(Va + Vb)) ausgegeben, das ein invertiertes Potential der Summe
aufweist.
Der A/D-Wandler 30 und das A/D-Wandlungsverfahren gemäß der bevorzugten
Ausführungsform
weisen die nachfolgend beschriebenen Vorteile auf.
- (1) Die erste operative Schaltung 52 gibt die erste
Differenzspannung Va (Vin-Vref) aus, und die zweite operative Schaltung 53 gibt
die zweite Differenzspannung Vb (Vin-0) aus. Die dritte operative
Schaltung 55 erzeugt ein Analogsignal, in dem die erste
und die zweite Differenzspannung Va, Vb addiert werden (Va+Vb).
Das analoge Ausgangssignal OUT weist den gleichen Wert wie das analoge
Ausgangssignal (2(Vin-1/2×Vref)) auf, das durch das
herkömmliche Verfahren
erhalten wird.
Anders ausgedrückt, erhält der A/D-Wandler 30 die gleichen
Ergebnisse ohne den herkömmlichen
DAC und den 2x Verstärker
zu verwenden. Demgemäß wird der
A/D-Wandler 30 nicht durch einen DAC oder einen 2× Verstärker beeinflusst
(zum Beispiel die Einschwingzeit und den Offset). Somit wird die
A/D Wandlung genau durchgeführt,
mit einer hohen Geschwindigkeit. Weiterhin wird der Stromverbrauch gesenkt.
- (2) Die erste und die zweite operative Schaltung 52, 53 führen mathematische
Operationen auf der Grundlage des Analogsignals Vin aus, das durch
die S/H-Schaltung 51 zugeführt wird. Demgemäß werden
die Bearbeitungsergebnisse der operativen Schaltungen 52, 53 beim
Abschluss der Abtastung bestimmt. Somit wird die Bearbeitung des
Digitalsignals Dout und des Analogsignals OUT zu einem frühen Zeitpunkt
im Vergleich mit dem Stand der Technik gestartet. Als ein Ergebnis
werden das Digitalsignal Dout und das analoge Ausgangssignal OUT
innerhalb der Haltezeit bestimmt (dem Zeitabschnitt, während dem
der Takt CLK low beziehungsweise niedrig ist), und die Geschwindigkeit
der A/D Wandlung wird erhöht.
Dem Fachmann sollte klar sein, dass
die vorliegende Erfindung durch viele andere spezifische Formen
verwirklicht werden kann, ohne den Grundgedanken oder den Schutzumfang
der Erfindung zu verlassen. Insbesondere sollte klar sein, dass
die vorliegende Erfindung durch die folgenden Formen verwirklicht
werden kann.
Jede der acht Bitzellen 41-48 kann
mit einer einzigen Schaltung ausgestattet sein, die eine Vielzahl
von Funktionen hat, oder einer Vielzahl von Schaltungen, die eine
einzige Funktion erzielen.
Beispielsweise kann eine operative
Schaltung verwendet werden, die die erste und die zweite operative
Schaltung 52, 53 integriert. Alternative kann
eine operative Schaltung verwendet werden, die die dritte operative
Schaltung 55 und zumindest eine der ersten und der zweiten
operativen Schaltung 52, 53 integriert. Das heißt, eine
Schaltung, die zumindest zwei der Schritte 61-63 von 13 in einem einzigen Schritt
durchführt,
kann verwendet werden.
Weiterhin kann eine Schaltung verwendet werden,
die den Vergleicher 54 und zumindest eine der ersten bis
dritten operativen Schaltungen 52, 53, 55 integriert.
Die Operation beziehungsweise der
Betrieb der dritten operativen Schaltung 55 kann durch
einen Strommodus durchgeführt
werden. In diesem Fall werden die Ergebnisse der durch die erste
und die zweite operative Schaltung 52, 53 durchgeführten mathematischen
Operationen in einen Strom umgewandelt. Alternativ können die
erste bis dritte operative Schaltung 52, 53, 55 mathematische
Operationen durchführen,
indem das Analogsignal Vin und zumindest eine der ersten und der
zweiten Vergleichsspannung Vref, GND in einen Strom umgewandelt
werden. Die Reihenfolge und Struktur der mathematischen Operationen
kann wie erforderlich verändert
werden.
Ein Potential zwischen der ersten
Vergleichsspannung Vref und einer zweiten Vergleichsspannung GND
(erste Referenzspannung VRH und zweite Referenzspannung VRL) kann
als die Vergleichsspannung eingestellt beziehungsweise verwendet
werden. Alternativ können
zwei oder mehr Potentiale zwischen der ersten Vergleichsspannung und
der zweiten Vergleichsspannung GND als die virtuelle Vergleichsspannung
eingesetzt werden.
In diesem Fall, wenn das Potential
des Analogsignals Vin nahe bei der Mittelspannung liegt, wird eine
fehlerhafte Funktion vermieden, die durch auf das Analogsignal Vin überlagertes
Rauschen verursacht wird. Wenn beispielsweise Rauschen auf ein Analogsignal
Vin überlagert
wird, das ein niedrigeres Potential als das Mittelpotential aufweist,
kann das Analogsignal Vin größer als
das Mittelpotential werden. Dies kann einen Fehler in dem Bestimmungsergebnis
hervorrufen.
Der A/D-Wandler gemäß der vorliegenden Erfindung
kann mit einem sukzessiv approximierenden A/D-Wandler oder einem
zyklisch vergleichenden A/D-Wandler verwendet werden. Wenn die vorliegende
Erfindung auf einen sukzessiv approximierenden A/D-Wandler angewendet
wird, umfasst ein Analogblock nur eine Bitzelle (z.B. die Bitzelle 41). Die
Bitzelle 41 führt
mathematische Operationen eine Anzahl n mal durch (acht mal, um
der bevorzugten Ausführungsform
zu entsprechen), um ein acht-Bit-Digital-Ausgangssignal zu erzeugen.
wenn die vorliegende Erfindung auf einen zyklisch vergleichenden
A/D-Wandler angewendet wird, umfasst ein analoger Block eine Anzahl
m (2 = m < n) von
Bitzellen (z.B. die beiden Bitzellen 41, 42).
Das Ausgangssignal der zweiten Bitzelle 42 wird zu dem
Eingangsanschluss der ersten Bitzelle 41 zurückgeführt, und jede
der Bitzellen 41, 42 führt, beispielsweise, vier mathematische
Operationen durch, um ein acht-Bit-Digital-Ausgangssignal zu erzeugen.
Die Bitanzahl des A/D-gewandelten
Digitalsignals Dout kann wie erforderlich geändert werden.
Die vorliegenden Beispiele und Ausführungsformen
sind zur Erläuterung
und nicht einschränkend
vorgesehen, und die Erfindung ist nicht auf die hier erwähnten Details
beschränkt,
sondern kann innerhalb des Schutzumfangs und der Äquivalente
der zugehörigen
Ansprüche
modifiziert werden.