KR900000997B1 - 아날로그 대 디지탈 변환용 인터메쉬형 저항 회로망 - Google Patents

Abstract

내용 없음.

Description

아날로그 대 디지털 변환용 인터메쉬형 저항 회로망

제1도는 종래의 아날로그 대 디지털 변환기의 부분 개략 및 블록도.

제2도는 본 발명을 실시한 아날로그 대 디지털 변환기의 부분 개략 및 블록도.

제3도는 본 발명에 따른 정밀 저항 소자와 병렬로 접속된 개략 저항 세그먼트의 상세도.

제4도는 본 발명에 따른 ＂정밀＂저항 소자를 형성하는데 사용되는 신장된 확산 영역의 평면도.

제5도는 본 발명을 실시한 집적된 ＂정밀＂ 저항 소자의 상세도.

제6도는 본 발명을 실시하는데 유용한 비교기 회로의 개략도.

제7도는 검지중인 전압의 소수 값을 생성하기 위한 저항 회로망의 한 섹션에 대한 개략도.

* 도면의 주요부분에 대한 부호의 설명

22 : 개략 저항 회로망 24 : 정밀 저항 회로망

28 : 개략 논리 어레이 디코더/인코더 30 : 정밀 논리 어레이 디코더/인코더

TCi : 개략 탭 CCi : 개략 비교기

TGCi : 개략 전송 게이트 Tfi : 정밀탭

FCi : 정밀 비교기 TGFi : 정밀 전송 게이트

본 발명은 아날로그 대 디지털(A/D)변환기에 관한 것으로, 구체적으로 말하자면 특히 A/D변환기에 유용한 광범위한 기준 전압 단계를 발생시키기 위한 수단에 관한 것이다.

제1도에 도시한 종래의 8비트 ＂플래시(flash)＂ A/D변환기에서는, 광범위한 기준 전압 단계가 기준 전압 양단에 탭(tap)이 있는 저항 회로망을 접속함과 아울러 저항 회로망을 따라 공지의 오옴 증분형식으로 접점(탭)을 만듦으로써 얻어진다. 증분 즉 단계의 수, 따라서 저항 회로망을 따르는 탭의 수는 필요한 분해능(resolution)을 가진 수의 함수이다. 일반적으로, n비트 시스템의 경우 2ⁿ부기준 단계가 발생된다. 따라서, 8비트 A/D 변환기 시스템에서는, 즉 n이 8인 경우에는, 시스템의 기준전압이 V_REF ⁺와 V_REF ^-사이에 접속된 저항 회로망을 따라서 동일한 오옴 증분으로 접속된 탭에 의해 256개의 동일 전압 단계로 세분된다. 각 탭은 기준 클럭(CL_REF)에 의해 선택적으로 인에이블되는 대응 전송 게이트를 거쳐 대응 비교기에 결합된다. 따라서, 제1도의 회로에서는 256개의 비교기가 필요하다. 이러한 다수의 비교기는 많은 공간을 필요로 하고, 상당한 전력을 소모한다. 본 발명을 실시하는 회로에서는, 비교기의 수효가 현저히 감소된다.

다수의 탭을 가진 종래의 저항 회로망의 제조자에게는 수가지 문제점이 대두되었다.

첫번째 문제는 적절한 동작을 위해서 저항 회로망의 전체 임피던스가 탭들이 관련 전송 게이트를 거쳐 관련 비교기의 입력에 결합될 때 여러 탭에서의 기준 전압의 상당한 변화를 방지하도록 비교적 작게 되어야 한다. 저항 회로망이 집적회로상에 형성되는 경우에는, 저항 회로망을 저 임피던스로 만들어야 할 필요성으로 인하여 저항 회로망이 매우 큰 영역이 되어 칩 영역의 상당한 부분을 차지하게 된다.

두번째 문제는 비교적 작은 임피던스를 갖는 다수의(예컨대 256개의) 세분영역은 각 세분영역이 비례적으로 보다 작은 임피던스가 되도록 하는 것이 필요하다는 점이다. 이러한 소량의 오옴 증분이 수 오옴 또는 그 이하의 범위에 있는 경우에는, 그들의 값이 정학히 제저될 수 없다.

그밖의 문제점은 저항 회로망의 탭을 비교기의 용량성 입력에 결합하는 것은 상당한 로딩(loading) 및 저항 회로망을 따라 균일하지 않은 기준 전압의 변이(shifting)를 일으키게 된다는 것이다. 그 로딩 효과는 저항 회로망의 길이를 따라 변동되는데, 전형적으로는 저항 회로망의 단부에서 가장 크게 되고 저항 회로망의 중앙에서 가장 작게 된다. 예를 들어, 입력 전압(V_IN)이 샘플중일 때, 256개의 비교기 입력이 V_IN의 값으로 충전된다. 기준 전압 탭이 순차적으로 비교기 입력에 결합될 때, 256개의 용량성 비교기 입력은 저항 회로망으로 방전되거나 저항 회로망으로부터의 충전을 일으킨다. 물론 가장 큰 불균형은 V_IN이 그것의 범위의 끝에 있을 때 즉 0볼트 또는 그 근처이거나 5볼트 또는 그 근처일 때 발생하며, 저항 회로망상의 변동은 0볼트에 가까운 V_IN의 경우 저항회로망의 최상단부에서 그리고 V_REF ⁺에 가까운 V_IN의 경우 저항 회로망의 최하단부에서 가장 크게 된다.

상술한 문제점들은 회로가 비교적 고속으로 동작될때에는 더욱 악화된다. 이와 관련하여, 각 비교기 입력의 캐퍼시터는, 관련 기준 전압 단계로 신속히(예컨대 25나노초 이내로) 충전되어야 한다. 캐퍼시턴스를 신속히 충전 또는 방전하기 위해서는, 저항회로의 임피던스가 낮게 유지되어야 한다.

상술한 난점은 본 발명을 실시하는 회로에 의해 현저히 감소되거나 해소될 것이다.

본 발명을 실시하는 n비트 A/D변환기에서는, 탭이 있는 저항 회로망이 양단에 기준 전압원이 접속된 제1 및 제2단자에 접속되는 개략적인 비교적 저 임피던스의 저항 회로망으로 구성된다. 그 개략 회로망은 실질적으로 동일한 오옴 증분을 만들기 위한 2^X개의 개략 세그먼트로 분할된다. 이에 따라, 기준 전압의 실질적으로 동일한 2^X의 개략 단계는 각 개략 세그먼트 양단에 나타난다. 그 탭이 있는 저항 회로망은 또한 2^X개의 정밀한 저항 소자로 구성된 비교적 고 임피던스의 회로망을 포함한다. 각 정밀 회로망 소자는 각 개략 세그먼트와 병렬로 접속되어 2^(n-x)개의 정밀 부세그먼트로 세분된다. 각 정밀 회로망 소자의 부세그먼트들은 각각의 2^X개의 전략 전압 단계를 2^(x-x)개의 정밀 전압 단계로 세분한다. A/D 변환기내에서, 입력 전압의 값은 먼저 개략 회로망 세그먼트의 어느것이 입력 전압을 일괄하는지 검지한 다음 특정의 일괄하는 개략 회로망 세그먼트와 병렬로 접속된 정밀 저항 회로망의 정밀 기준 전압 단계와 입력 전압을 비교함으로써 결정된다.

제2도는 본 발명을 실시하는 (8비트)의 ＂플래시＂ A/D변환기의 구성을 예시한 것이다. 여기서 ＂플래시＂라는 용어는 아날로그 대 디지털 변환 또는 비교가 1클럭 사이클 동안 1단계로 행하여진다는 사실을 뜻한다. 그러나, 이하에 설명될 바와 같이 제2도의 회로는 2단계 ＂플래시＂ 변환기로서 일컬어지는데, 여기서 1단계는 그것의 4개의 최상위 비트(MSB)에 대한 입력 전압의 ＂개략＂값을 결정하는데 사용되고 2단계는 그것의 4개의 최하위 비트(LSB)에 대한 V_IN의 ＂정밀＂값을 결정하는데 사용된다. 변환기는 두 개의 4비트 섹션(section)으로 분할되는데, 그것의 출력은 원하는 8비트 정보를 생성하도록 순차적으로 제조합된다.

하나의 4비트 섹션은 ＂개략＂섹션으로 표시되고 다른 4비트 섹션은 ＂정밀＂섹션으로 표시된다. ＂개략＂섹션은 기준 전압을 2⁴개의 ＂개략＂기준 세그먼트로 세분하여 어느 개략 세그먼트가 샘플되고 있는(혹은 측정되고 있는) 미지의 입력 전압을 일괄하는지 검지하기 위한 수단을 구비한다. ＂정밀＂ 섹션은 2⁴개의 각 개량 세그먼트를 2⁴개의 정밀 부세그먼트로 세분하여 어느 정밀 부세그먼트가 샘플중인 미지의 입력전압을 일괄하는지 검지하기 위한 수단을 구비한다. ＂개략＂ 섹션은 열을 따라 동일한 증분으로 위치한 2⁴개의 개략 탭(TCi)을 가진 개략 저항열(22)과, 2⁴개의 탭을 2⁴개의 ＂개략＂비교기에 결합하기 위한 2⁴개의 전송 게이트 및 개략 논리 어레이 인코더(28)를 구비한다. ＂정밀＂섹션은 2⁴개의 세그먼트로 이루어진 정밀 저항열(24)를 구비하는데, 상기 각 세그먼트(2⁴-1)개의 정밀 탭이 2⁴개의 정밀 부세그먼트 사이에 형성된 2⁴개의 부세그먼트로 세분된다. 그 정밀 세그먼트는 또한 한 세그먼트의 (2⁴-1)탭을 대응하는 (2⁴-1)개의 정밀 비교기에 결합하기 위한 세그먼트당(2⁴-1)개의 전송 게이트와 ＂정밀＂ 논리 어레이 디코더(30)를 구비한다.

개략 저항 소자(22)는 저항들 간의 접합부에 탭이 형성되거나 접속되어 V_REF ⁺와 V_REF ^-사이에 직렬로 접속된 동일한 값의 이산 저항 소자를 접속함으로써 형성될 수 있다. 또한, 탭(예컨대 TC16)은 V_REF ⁺에 접속된 저항(예컨대 R16)의 단부에 접속될 수 있다. 이와는 달리, 개략 저항 회로망(22)은 부 기준 전압 V_REF ^-와 정기준 전압 V_REF ⁺사이에 접속된 단일 저항 소자로 형성될 수 있다. 탭들은 각 개략 탭 사이에 위치한 개략 세그먼트 양단에 실질적으로 동일한 전압 증분을 생성하도록 개략 저항 소자(22)를 따르는 실질적으로 동일한 오옴 증분으로 형성되거나 접속된다. 결과적으로, 개략 저항을 따라 단조롭게 증가하는 전압은 V_REF ^-에 가장 가까운 탭으로부터 V_REF ⁺에 가장 가까운 탭으로 간다.

개략 저항 회로망(22)은 비교적 저 임피던스의 저항이다. 예를 들어 제2도의 실시예에서는, V_REF ⁺와 V_REF ^-사이의 회로망(22)의 전체 임피던스는 약 500오옴이다. 회로망(22)은 4비트로서 표현될 수 있는 16개의 실질적으로 동일한 기준 전압 단계를 생성하도록 실질적으로 동일한 오옴(예컨대 각각 약 30오옴)의 증분을 갖는16(즉, 2⁴)개의 개략 세그먼트로 분할된다. 다음의 설명에서는, 편의상 V_REF ^-는 접지이고 V_REF ⁺는 6.4볼트라고 가정한다. 따라서, 각 개략 세그먼트 양단의 전압 강하(△VC)는 400밀리 볼트이고 스택을 따른 후속 탭에서의 전압은 선행 탭에서의 전압 보다 400밀리볼트 더 크다.

16개의 ＂개략＂ 비교기(CCi)가 있는데, 저항회로망(22)을 따르는 각 개략 탭에 대한 하나의 비교기는 V_REF ⁺가 인가되는 탭에 대하여 16번째 비교기를 포함하고 있다. 그 16번째 비교기는 오우버플로우 조진, 즉 V_IN이 V_REF ⁺보다 큰 경우를 검지한다. 오우버플로우 조건을 검지할 필요가 없는 경우에는, 16번째 비교기가 제거될 수도 있다.

개략 저항 회로망(22)상의 각 개략 탭(TCi)에 대응하여 그 개략 탭(TCi)를 대응 개략 비교기(CCi)의 기준입력에 선택적으로 결합하기 위한 개략 전송 게이트(TGCi)가 존재한다. 그 개략 비교기와 정밀 비교기는 제6도에 도시된 비교기와 동일한 형태일 수도 있다. 그러나, 다른 적당한 비교기가 대신 사용될 수도 있다.

개략 비교기의 출력(OCCi)은 개략 논리 어레이 디코더/인코더(28)에 인가되는데, 그것은 1) V_IN의 값에 대한 개략 표시와, 2) 어느 개략 세그먼트가 샘플중인 입력 전압을 일괄하는가 나타내는 제어신호를 생성하는 기능을 한다. 논리 어레이 디코더/인코더(28)는 RCA사에 의해 제조되고 RCA사에 의해 발간된 데이터 시이트에 기재된 CA 3300 및 CA 3308 집적회로에 사용된 형태일 수도 있다. 이와는 달리, 디코더/인코더(28)는 상기 기능 1) 및 2)를 행할수 있는 다수의 공지된 디코더/인코더 배열중 하나일 수도 있다.

정밀 저항 회로망(24)은 V_REF ^-와 V_REF ⁺사이의 비교적 저 임피던스의 개략 저항(22)와 병렬로 접속된 비교적 고 임피던스의 저항을 구비한다. 저항 회로망(24)은 16(즉 2⁴)개의 정밀 저항 소자(또는 정밀 세그먼트)로 분할되며, 각 정밀 저항 소자는 제3도에 도시한 바와 같이 대응 개략 세그먼트와 병렬로 접속된다. 각 정밀저항 소자는 또한 각 쌍의 ＂개략＂ 탭[TCi 및 TCi+1] 사이에 2⁴(즉 16)개의 정밀 기준 전압 단계를 제공하도록 2⁴(즉 16)개의 부세그먼트로 세분된다. 정밀 탭(Tfi)은 각 쌍의 개략 탭 사이에서 15개의 다른 정밀 기준 전압 레벨(V_f1내지 V_f15)을 생성하는 15개의정밀 탭으로 되는 각 저항 소자의 모든 두 개의 정밀 부세그먼트의 접합부에 접속되거나 형성된다. 따라서, 제3도에 도시한 바와 같이, 각 개략 세그먼트에 대하여는 저항 회로망이 절점 I로부터 다음의 절점(i+1)으로 올라감에 따라 Tf1으로부터 Tf15로 가는 상위 순서로서 주어지는 1조의 15개의 정밀 기준 탭(Tfi)이 존재한다. 개략 저항의 경우에 대하여, 각 정밀 저항 소자는 두 개의 개략 탭 사이에 접속된 단일 저항 열일 수도 있으며 정밀 탭은 그 저항 열을 따라 실질적으로 동일한 오옴 증분으로 접속되거나 형성될 수도 있다. 이와는 달리, 정밀 저항 소자는 직렬접속된 실질적으로 동일한 ＂이산＂저항으로 형성될 수도 있다.

한쌍의 개략 탭 사이의 정밀 저항 소자의 전체 오옴 값은 전형적으로 이 두 탭들 사이에 접속된 개략 저항(RC)의 오옴 값의 100배이다. 예를 들어, 개략 값이 약 30오옴인 경우, 정밀 저항 소자의 오옴 값은 3200오옴이고 어느 두 정밀 탭 사이의 임피던스는 약 200오옴이다. 따라서 각 개략 탭에서의 전압 레벨은 주로 개략 저항에 의해서 결정된다.

본 발명의 회로의 중요한 장점은 정밀 저항 회로망(24)이 비교적 고 임피던스의 섹션으로 형성될 수도 있다. 따라서 정밀 저항 회로망은 비교적 작은 공간을 사용한 집적회로상에 형성될 수도 있고, 또 종래의 회로보다 상당히 작은 전력을 소모한다.

제4도에는 정밀 저항 소자의 일부에 대한 레이아웃 도시되어 있다. 본 발명의 회로에서는, 각 정밀 저항 소자가 기본적으로 병렬로 접속되고, 필요한 오옴 강하를 극도의 고 집적(패킹)밀도로써 제공하는 신장된 N 확산부와 신장된 P 확산부로 형성된다. P 및 N 트랜지스터는 신장된 확산부를 따라 형성되어 그 확산부를 실질적으로 동일한 오옴 증분으로 분할한다. 그 레이아웃은 그 확산부로부터 연장된 태브(tab)를 도시한다. 이 태브들은 그 확산부를 따라 탭을 제공하고 이 태브/탭은 또한 각 태브를 대응 정밀 비교기의 기준 입력에 결합하는 정밀 전송 게이트 트랜지스터의 소스/드레인 영역으로서 기능을 한다.

병렬 접속된 N 및 P 확산부의 사용은 어떤 상당한 장점을 제공한다. 입력 전압 V_IN은 예를 들어 0과 6.4볼트 사이의 범위로 가정된 동적 범위이다. 단일 MOS전송 게이트그 탭을 비교기에 접속하는데 사용되는 경우, 수가지 예에서의 전송 게이트 트랜지스터는 오프셋을 생성하는 소스 플로워 모드에서 전도할 것이다. 또한 게이트들은 반대 위상의 클럭 신호에 의해 구동되므로, 스위칭 전하 주입으로 거의 중성화되어 보다 신속히 정정(settling)된다.

그러므로, 단일 N 확산부 또는 P 확산부가 저항 소자를 형성하는데 사용되면 전(full)(즉, 상보형)전송 게이트가 전 정밀 탭 전압을 비교기에 결합하는데 사용되어야 할 것이다. 이것은 전송 게이트와 N 또는 P 확산부 사이에 다른 금속 접속부를 부가할 것이다. 이로 말미암아 배선이 매우 어렵게 될 것이다. 동일한 N 및 P 확산부를 병렬로 하게 되면, 전송 게이트 트랜지스터의 소스/드레인 영역은 각 탭에서 동일한 전위로 된다. 결과적으로, 배선이 최소화되고 기준전압 및 입력전압의 전동적 범위가 충분히 활용될 수 있다.

정밀 저항 소자를 형성하는 신장된 N 및 P 확산부는 또한 정밀 저항 소자의 ＂탭이 형성된＂지점을 대응 정밀 비교기에 결합하는데 사용되는 전송 게이트 트랜지스터의 소스/드레인 영역을 형성한다.

제5도에는 제4도의 레이아웃에 대한 개략 회로도가 도시되어 있다.

가 저레벨이 되고 fsci가 고레벨이 될 때 N 확산부로부터의 각 부세그먼트(예컨대 R_FN1)와 그것의 대응 P 확산부로부터의 부세그먼트(예컨대 R_FP1)는 각 전송 게이트 트랜지스터(TGfN1 및 TGfP1)를 거쳐 대응 정밀 비교기 입력(예컨대 FC1)에 병렬로 접속된다. 레이아웃 및 그 결과 개략도의 분석은 매우 콤팩트하고 저 기생의 효율적인 레이아웃이 생성되었음을 보여준다.

16세트(TGfi)의 정밀 전송 게이트가 있는데, 각 세트는 15개의 전송 게이트로 구성된다. 각 세트의 정밀 전송 게이트는 개략 논리 어레이(28)에 의해 생성된 제어신호(fsci)에 의해 인에이블된다. A/D변환기의 동작시 단지 한 세트의 정밀 전송 게이트만이 어느 한 시간에서 인에이블된다. 정밀 전송 게이트의 세트가 인에이블 될 때 그 세트와 관련된 15개의 정밀 탭은 그것의 대응 정밀 비교기에 결합된다.

제2도 및 3도는 ＂개략＂ 세그먼트가 입력 전압을 일괄할 때마다 ＂일괄한(bracketing)＂개략 세그먼트내에 포함된 15개의 정밀 탭(Tfi)이 그것의 순서 배열에 따라 15개의 전송 게이트 TGfi(1-15)를 거쳐 동일 순서의 비교기의 기준 입력에 결합된다.

제6도에 도시된 비교기 형태이거나 출력이 래칭(latching) 및 기억을 위한 기억장치에 결합될 수 있는 다수의 공지의 비교기중 어느 하나일 수도 있는 15개의 정밀 비교기(FC1 내지 FC15)가 있다. 그 정밀 비교기는 두 개의 입력을 갖는다. 한 입력은 V_IN인데, 입력신호가 샘플된다. 다른 입력은 ＂선택된＂정밀 기준 전압 입력이다. 제6도에 도시한 바와 같이, 비교기(i)에 대한 기준 입력은 16개의 정밀 전압 Vfi중 어느 하나이다. 예를 들어, 16개의 각 개략 세그먼트로부터의 제1정밀 탭(Tf1)으로부터의 정밀 전압(Vf1)은 대응 정밀 전송게이트 TG5j를 거쳐 제1정밀 비교기 FC1으로 먼티플렉스된다. 마찬가지로 16개의 각 개략 세그먼트로부터의 15번째 정밀 탭(Tf15)으로부터의 정밀 전압(Tf15)은 대응 정밀 전송 게이트 TGfj15를 거쳐 FC15에 인가된다.

신호 및 기준 입력은 각 전송 게이트(TGR 또는 TGS)를 거쳐 입력 캐퍼시터 C1을 거쳐 입력 캐퍼시터 C1에 인가되는데, 거기서 그 레벨들은 비교된다. 만일 차이가 있다면, 그 차이는 두 단계의 증폭치를 제공하는 인버터 I1 및 I2를 거쳐 증폭된다. I2의 증폭된 출력은 논리 어레이 디코더/인코더(30)에 의한 차후의 처리를 위해 신호를 기억하는 래치에 인가된다.

비교기의 출력(Ofci)은 정밀 논리 어레이 디코더/인코더 회로(30)(제2도)에 인가된다. 회로(30)는 4개의 최하위 비트(LSB) 내에서 심플중인 입력전압의 값을 나타내는 출력을 생성한다.

본 발명을 실시하는 A/D변환기의 동작은 제2도 및 3도와 관련하여 가장 잘 설명된다. 앞서와 같이, a)V_REF ⁺는 6.4볼트이고, b)V_REF ^-는 접지이고, c)각 개략 세그먼트 양단의 전압이 400밀리볼트이고 개략 회로망(22)을 따라 400밀리볼트의 증분으로 증가하여, d)각 정밀 부세그먼트 양단의 전압이 25밀리볼트이고 정밀 회로망을 따라 25밀리볼트의 증분으로 증가한다고 가정한다.

샘플될 입력 전압(V_IN)은 잠깐 동안 인에이블되는 샘플링 전송 게이트 TGS를 거쳐 16개의 개략 비교기 및 15개의 정밀 비교기의 입력에 인가된다. 이것은 26개의 비교기가 충전 또는 방전되어야 하는 종래의 회로와 대조를 이룬다. 입력신호가 ＂입력＂된 후 샘플링 전송 게이트는 디스에이블된다. 그러나, V_IN의 값은 비교기의 입력에서 기억상태로 유지된다. V_IN을 샘플링한 후, 기준 제어신호 CL_REF는 동시에 모든 개략 전송 게이트를 인에이블시키도록 인가된다.

각 개략 탭(TCi)에 나타나는 기준 전압은 대응 개략 전송 게이트(TGCi)를 거쳐 대응 개략 비교기(CCi)의 기준 입력에 인가된다.

이어서 각 개략 비교기의 출력(OCi)은 비교기에 인가된 개략 기준 전압(VCi)이 이전에 비교기 입력에 인가된 V_IN의 값보다 큰가 혹은 작은가의 여부를 나타내는 신호를 생성한다.

설명을 편리하게 하기 위하여 V_IN이 국부 기준 전압 VCi보다 크다고 할 경우 그 비교기의 출력 OCi가 ＂저레벨＂ 즉 논리 ＂0＂으로 구동되고 V_IN이 VCi보다 작을 경우에는 출력 OCi가 고레벨 즉 논리 ＂1＂으로 된다고 가정한다.

예를 들어 612.5밀리볼트의 진폭을 갖는 V_IN이 비교기에 인가된다고 가정하기로 하자. 이어서, 국부 기준 전압(VCi)이 인가될 때 OCi은 저레벨로 되는 반면 나머지 개략 비교기 출력은 고레벨로 된다. 모든 개략 비교기 출력은 신호 라인 fsc2상에 인에이블링 신호를 생성하고 나머지 fsci라인상에 디스에이블링 신호를 유지하는 논리 어레이 디코더/인코더(28)에 인가된다. 즉 어레이(28)는 OC1이 저레벨이고 OC2(그리고 나머지 OCi들)이 고레벨일 경우 fsc2상에는 인에이블링 신호를, 그리고 다른 fsci상에는 디스에이블링 신호를 생성하도록 설계된다.

fsc2를 인에이블링하는 것은 V_IN이 VC1과 VC2사이의 범위에 있고 개략 세그먼트 R2양단의 정밀 섹션이 선택될 것임을 나타낸다. 또한 디코더(28)는 개략 비교기로부터 수신된 정보를 코드화하고 V_IN에 관한 4개의 최상위 비트(MSB) 정보를 생성한다. 0볼트와 VC1(또는 TC1)사이의 전압 범위가 2진값 0000로 할당된다고 가정하면, VC1과 VC2사이에 있는 출력은 0001으로 읽혀져 나올 것이다(즉 0.4볼트 보다 크고 0.8볼트 보다 작다).

V_IN의 값을 결정하는 제2단계는 다음과 같다. 인에이블링 fsc2신호는 개략 세그먼트 R2양단에 생성된 모든 정밀 기준 전압(Vfi)을 대응 정밀 비교기 FC1내지 FC15에 결합하는 15개의 정밀 전송 게이트 TGf2(1-15)를 인에이블시킨다.

앞서와 같이, V_IN이 비교기 입력에 인가된 국부 기준전압(Vfi) 보다 클 경우 정밀 비교기의 출력(Ofi)은 저레벨로 되고 V_IN이 Vfi보다 작을 경우에는 Ofi가 고레벨로 된다고 가정하기로 한다.

612.5밀리볼트의 가정된 값에 대하여, 정밀 비교기 FC1내지 FC8은 국부 Vfi보다 큰 V_IN을 검지할 것이다. 따라서, 비교기 FC1 내지 FC8의 출력(Of1내지 Of8)은 저레벨로 구동될 것이다.

비교기 FC9 내지 FC15의 출력 Of9 내지 Of15는 V_IN이 V9 내지 V15보다 작다는 것을 나타내는 고레벨의 값을 갖게될 것이다. 그 정밀 비교기의 출력들은 정밀 논리 어레이 인코더(30)에 인가된다. 인코더(30)는 4개의 최하위 비트(LBS) 내의 V_IN의 값을 표시하는 4비트 코드를 생성함으로써 저레벨인 Of1 내지 Of8과 고레벨인 Of9 내지 Of15에 응답하도록 설계된다.

발생된 4개의 LSB값은 1000이 될 것이다. 따라서, 제1단계 동안 발생된 최상위 비트들과 제2단계동안 발생된 최하위 비트들을 조합함으로써 612.5 밀리볼트의 V_IN에 대하여 다음과 같은 2진값이 읽혀져 나오게 된다.

MSB LSB

0001 1000

상술한 설명에서, 개략 및 정밀 저항 회로망은 동일한 증분으로 분할된다. 개략 및 정밀 저항 회로망을 사용한데에 따른 다른 장점은 그 회로망이 다소 용이하게 상술한 것과 다른 기준 전압을 발생시킬 수 있다는 점임을 이해하여야 한다. 예를 들어, 제7도에 도시한 바와 같이, 정밀 회로망을 따르는 제1탭(Tfi)은 각 정밀 증분 값(△Vf)의 절반(1/2)에 해당하는 전압 V1을 생성하는 지점에서 세트될 것이다. 정밀 회로망을 따른 후속 탭은 전 정밀 증분과 떨어져 위치하게 될 수도 있다. 그러나, 탭(Tfi)에서의 전압은 다음과 같이 표현될 수 있다.

[i.△V-1/2△Vf]

여기서, i는 정밀 회로망을 따르는 탭의 수효이다. 이 구성은 이 기술 분야에서 바람직한 구성인 최상위 비트의 1/2에서 비교기점이 세트될 수 있도록 한다.

특정 개략 세그먼트 양단의 전압도 또한 용이하게 제어 또는 변경될 수 있다. 예를 들어, 제7도에서 RC와 병렬로 접속되고 RC의 16배의 오옴값을 갖는 저항 Rx는 Rx가 회로로부터 제거될 때 TC1의 값보다 1/16이 작게 되도록 절점 TC1에서의 전압을 세트시키는데 사용될 수 있다. 이 구성은 최하위 비트 레벨의 1/2인 지점에서 기준 전압 비교치는 제공하도록 1/2 LSB에서 제1정밀 탭의 세팅과 관련하여 사용될 수도 있다.

상술한 설명에서 본 발명은 8비트 변환기에 실시된 경우를 예시하였다. 본 발명은 명백히 보다 크거나 작은 비트의 분해능을 갖는 변환기에도 마찬가지로 응용될 수 있다. 일반적인 가정으로, ＂n＂비트들은 2개의 섹션으로 분할될 수 있다. 상술한 설명에서, ＂n＂비트는 동일한 수의 비트를 생성하기 위한 2개의 섹션으로 분할되었다. 그러나, 그 분할은 정상적인 경우 이와같이 하는 것이 최대의 장점을 얻을 수 있지만 꼭 그렇게 할 필요는 없다. 따라서, 한 섹션은 X비트이고 다른 섹션은 n-x비트일 수도 있다. 한 섹션(개략 섹션이라고 가정)이 2^x의 개략 세그먼트를 필요로 하고 다른 섹션(예컨대 정밀 섹션)은 개략 세그먼트당 2^(n-x)의 정밀 부세그먼트를 필요로 한다. 아울러, 한 섹션(예컨대 개략 섹션)은 일반적으로 2^x개까지의 탭을 가지는 반면 다른 섹션(예컨대 정밀 섹션)은 일반적으로 2^(n-x)-1개의 탭을 가질 것이다.

저항 회로망을 두 섹션으로 분할하는 것은 다음과 같은 중요한 장점을 제공한다.

1) 전체 임피던스는 종래의 기술과 흡사하지만 충전되거나 방전될 비교기의 수효는 1/16이 필요하다.

2) 디코드된 LSB의 인터메쉬형 래더(intermeshed ladder)상에 보다 작은 캐퍼시턴스가 있고 스위칭 통로가 단지 한 개의 전송 게이트로 이루어지기 때문에 속도/비교기가 훨씬 신속하다.

개략 저항 회로망의 전체 임피던스는 종래의 회로망의 전체 임피던스와 흡사하지만, 개략 회로망을 따른 금속 접점이 훨씬 적다. 정밀 즉 고임피던스의 회로망의 경우, 탭 사이의 저항은 접점 저항 변수를 최소화하는 종래의 기술에 비해 상당히 크다. 따라서 그 전체 저항은 훨씬 더 양호하게 분배된다.

비교기의 갯수가 256에서 31로 내려가므로, 저항 래더로 주입된 전하는 8배 줄어들게 된다.

Claims (8)

1. ＂n＂이 2보다 큰 정수(8)인 ＂n＂비트 아날로그 대 디지털 변환기, 즉 제1 및 제2단자(V^REF+,V^REF-)사이에 접속되어 그것의 탭들(TC1등)에서 상기 단자의 기준 전위의 2ⁿ증분 중 어느 하나를 생성하기 위한 탭이 있는 저항 회로망에 있어서, 상기 제1단자와 제2단자 사이에 접속되며 실질적으로 동일한 2^x(여기서 x는 n보다 작은 정수(4))의 오옴증분(R1등)을 생성하기 위한 2^X의 개략 세그먼트로 분할되는 개략 즉 비교적 저 임피던스의 저항회로망(22)과, 각 개략 세그먼트와 병렬로 접속되고 2^(N-X)의 정밀 부세그먼트로 세분되는 2^X개의 저항 소자로 구성된 정밀 즉 비교적 고 임피던스의 회로망(24)을 구비하는 것을 특징으로 하는 아날로그 대 디지털 변환용 인터메쉬형 저항회로망.
2. 제1항에 있어서, 상기 각 정밀 소자가 그것에 접속된 상기 각 개략 세그먼트의 임피던스보다 상당히 큰 임피던스를 갖는 것을 특징으로 하는 저항 회로망.
3. 제1항에 있어서, 상기 2^X의 개략 탭(TC1-TC16)이 상기 개략 회로망을 따라 형성되고, 2^X-1의 상기 개략 탭(TC1-TC15)이 인접 개략 회로망 세그먼트 사이의 각 접합부에 형성되며, 나머지 개략 탭(TC16)이 상기 개략 회로망의 한 단자(V^REF+)에 형성되는 것을 특징으로 하는 저항 회로망.
4. 제3항에 있어서, [2^(n-x)-1]개의 정밀 탭이 상기 각 정밀 저항 소자를 따라 형성되는 것을 특징으로 하는 저항 회로망.
5. 제4항에 있어서, 제1정밀 부세그먼트가 다른 정밀 부세그먼트와 다른 오옴값인 것을 특징으로 하는 저항 회로망.
6. 제4항에 있어서, 상기 각 정밀 저항 소자가 제1 및 제2확산영역(＂P+활성영역＂ 및 ＂N+활성영역＂)을 포함하며, 각 확산영역이 상기 2^(X-X)의 정밀 부세그먼트로 (Tf1(i) 등에서)세분되고, 각 확산 영역의 각 정밀 부세그먼트의 단자(예컨대 Tf1(i))가 1세트 단자(FC1-15)의 각 단자(예컨대 FC1)에 접속되는데, 그것은 트랜지스터의 전도 통로(Fsci에 접속되는 폴리게이트를 포함하도록 형성됨)에 의해서 모든 상기 정밀 저항 소자에 공통 접속되며, 각 트랜지스터는 상기 제2영역에 접속된 트랜지스터의 전도 형태와 반대되는 전도형태인 상기 제1영역에 접속되어서, 상기 세트의 각 단자에 접속된 한쌍의 상보형 트랜지스터가 전송 게이트(예컨대 TGfi,1)를 형성하는 것을 특징으로 하는 저항 회로망.
7. 상기 1항 내지 6항중 어느 한 항에 있어서, 아날로그 대 디지털 변환기가 2_n비트의 분해능을 생성하고 아울러 진폭이 결정될 입력 전압을 수신하기 위한 신호 입력단자와 상기 입력단자에서의 전압과 상기 탭이 있는 저항 회로망에 의해 생성된 전압을 비교하기 위한 비교기 수단을 구비하며, 상기 비교기 수단이 개략적인 입력 전압의 값 범위를 확인하고 또 입력을 일괄하는 개략 세그먼트를 나타내는 제어신호(fsci 등)를 생성하기 위하여 상기 입력 전압과 상기 개략 전압 세그먼트를 비교하기 위한 제1비교기 수단(＂개략 비교기＂ 1-16,28)과 상기 제어 신호에 응답하여 상기 입력 단자에서의 전압을 상기 입력 전압을 일괄하는 전압을 생성하는 것으로서 확인된 개략 세그먼트와 병렬로 접속된 상기 정밀 저항 소자중 하나에 의해 생성된 단지2^(n-x)의 정밀 전압 부세그먼트를 비교하기 위한 제2비교기 수단 (TGf1-15＂정밀 비교기＂1-15)을 구비한 것을 특징으로 하는 저항 회로망.
8. 제7항에 있어서, 상기 제1비교기 수단이 2^x개 이하의 비교기(＂개략 비교기＂1-16) 및 상기 각 비교기를 상기 개략 저항 회로망을 따르는 2^x개의 세그먼트 중 하나에 결합하기 위한 전송 게이트 수단(TGC1-16)을 구비하며, 상기 제2비교기 수단이 [2^(n-x)-1]개의 비교기 (FC#1-#15)를 구비함으로써, 2ⁿ비트의 정보를 생성하는데에 비교기의 총 수효가 2^x+2^(n-x)-1개의 비교기를 초과하지 않도록 한 것을 특징으로 하는 저항 회로망.

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