CN110174607A - 二进制信号发生器 - Google Patents

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Abstract

二进制信号发生器电路(150)包括可编程波形发生器(PWG)(155)，其具有用于接收数字数据流、用于控制数字数据的接收的串行时钟信号、频率同步和时钟信号的输入级(210)。PWG包括寄存器(220)，寄存器(220)包括第一和第二寄存器，其分别用于存储表示第一频率(f1)的比特和用于存储表示零频率(fo)的比特。MUX(260)接收基于数字数据的控制信号，以用于在表示f1和fo的比特之间切换，MUX(260)以输出端耦合到数模转换器(DAC)(270)，从而提供在基本上f1和基本上fo之间切换的调制信号。差分输出放大器(160)接收调制信号，用于生成在基本上f1和基本上fo之间调制的第一和第二放大信号。第一和第二放大信号相对于彼此相移，从而一起提供差分信号。

Description

二进制信号发生器
技术领域
所公开的实施例涉及二进制信号发生器，诸如用于由自动测试设备(ATE)执行的半导体电路的二进制状态测试。
背景技术
用于半导体电路的ATE数字测试的二进制状态通常通过强制电压电平的差异以指示当前状态是“0”还是“1”来实现。大多数数字ATE系统生成和/或获取1和0的模式以激励待测器件(DUT)进行数字测试。然而，随着数字部件的最新创新，这些系统通常涉及更复杂的数字测试器，其具有超出简单逻辑分析器的能力，该简单逻辑分析器仅具有仅为开和关状态的两个电压状态。ATE可提供可编程电压电平，诸如在-2.0V至5.5V之间的十(10)个或更多状态，以创建可与多个逻辑系列接合，或表征特定DUT的上下操作范围的灵活数字系统。
发明内容
提供本发明内容是为了以简化的形式介绍简要选择的公开概念，这些概念将在下面的包括所提供的附图的详细描述中进一步描述。本发明内容不旨在限制所要求保护的主题的范围。
所公开的实施例认识到用于具有差分输入端的半导体电路的数字测试的ATE的已知问题在于没有可用的方法来使用测试信号频率的差异来强制二进制状态(0和1状态)用于测试DUT。如上所述，传统上，电压电平的差异用于针对“0”状态和针对“1”状态测试DUT。
所公开的二进制测试系统包括二进制信号发生器，其包括耦合到差分输出放大器的可编程波形发生器(PWG)，差分输出放大器用于将接收到的数字比特流(例如，从ATE数字资源接收到的比特)转换成差分输出信号。PWG具有包括输入端和控制逻辑的输入级，输入端适于接收数字数据流、用于控制数字数据流的接收的串行时钟信号、频率同步信号、主时钟信号，控制逻辑接收数字数据。PWG还包括寄存器，其包括第一寄存器和第二寄存器，每个寄存器用于存储表示两个不同频率的数字字的比特，两个不同频率在本文中称为第一频率(f1，表示二进制1)，以及用于存储表示零频率(fo，表示二进制0)的字的比特。
多路复用器(MUX)从控制逻辑接收基于数字数据流的控制信号，以控制MUX在表示f1和fo的比特之间切换。MUX的输出端耦合到数模转换器(DAC)，其具有提供调制信号的输出端，该输出端在基本上f1和基本上fo之间切换。如本文所使用的，基本上f1和基本上fo意味着在DAC输出端处提供的数模转换通常不完全是字中的比特指示的频率值，该频率值通常在比特指示的对应的频率值的若干百分点内。除了DAC本身的精度之外，这种差异可能是由影响该频率精度的多种因素(包括主时钟的精度、电路布局和接地)造成的。
差分输出放大器具有经耦合以接收调制信号的输入端和用于生成放大信号的第一输出端和第二输出端，该放大信号被调制以反映由输入级在基本上f1和基本上fo之间接收到的数字数据流，第一输出端和第二输出端一起提供差分输出信号。第一和第二放大信号相对于彼此相移180度。
附图说明
现在将参考附图，附图不一定按比例绘制，其中：
图1为示出根据一个示例方面的用于测试具有差分输入端的电子电路的示例二进制测试系统的示意图，该示例二进制测试系统包括可编程二进制信号发生器，该可编程二进制信号发生器包括PWG和差分输出放大器，PWG经耦合以接收控制信号和数字数据流以提供在基本上f1和基本上fo之间切换的调制信号，差分输出放大器接收调制信号并生成差分输出，该差分输出包括两者均在基本上f1和基本上fo之间调制的第一和第二放大信号。
图2A示出了简化的示例PWG电路实现，其包括输入级、寄存器、MUX和数模转换器(DAC)，输入级用于接收数字数据流、控制数据和时钟，寄存器用于存储用于表示f1和用于表示fo的比特，MUX经耦合以接收基于数字数据流的控制信号，以用于在表示f1的比特和表示fo的比特之间切换，数模转换器(DAC)具有提供在基本上f1和基本上fo之间切换的调制信号的输出端(Vout)。
图2B示出了实现为全差分运算放大器的示例差分输出放大器，其具有闭环，该闭环具有用于第一放大器输出端和用于第二放大器输出端的反馈电阻器网络，该闭环被配置成使得第一放大器输出端处的电压和第二放大器输出端处的电压相等，但极性相反。
图3A示出了在公开的二进制信号发生器的输出端处提供的处于f1的示例正弦波，其对应于数字数据流处于1状态时的时间间隔。
图3B示出了在公开的二进制信号发生器的输出端处提供的处于f0的另一示例正弦波，其对应于数字数据流处于0状态时的时间间隔。
图3C示出了由公开的二进制信号发生器提供的示例差分信号输出，该示例差分信号输出在被示为Vout+和Vout-的差分输出放大器输出端之间取得，该示例差分信号输出可被视为具有相同频率和幅度但具有不同相位(被示为相对于彼此移位180度)的相应正弦波。
图3D示出了从ATE接收的被示为7比特的示例数字数据流以及在所公开的二进制信号发生器的输出端处生成的所得频移键控(FSK)正弦波，所公开的二进制信号发生器响应于接收到数字数据流在基本上f1(响应于1)和基本上fo(响应于0)之间切换。
具体实施方式
参考附图描述本公开中的示例方面，其中，相同的附图标记用于表示相似或等同的元素。不应将动作或事件的图示排序视为限制性的，因为一些动作或事件可能以不同的顺序发生和/或与其他动作或事件同时发生。此外，可能不需要一些示出的动作或事件来实现根据本公开的方法。
此外，如本文所使用的在没有进一步限定的情况下的术语“耦合到”或“与...耦合”(等)旨在描述间接或直接电连接。因此，如果第一装置“耦合”到第二装置，则该连接可以通过路径中仅存在寄生效应的直接电连接，或者通过经由包括其他装置和连接的介入项的间接电连接。对于间接耦合，介入项通常不修改信号的信息，但可以调整其电流电平、电压电平和/或功率电平。
图1为示出用于测试具有差分输入端的电子电路的示例二进制测试系统100的示意图，该示例二进制测试系统100包括所公开的二进制信号发生器电路150。二进制信号发生器150包括PWG155，其被示为包括输入级210，该输入级210经耦合以接收控制信号(频率同步，FSYNC)、时钟信号(串行时钟(SCLK)和由示出的晶体振荡器125(例如，以16MHz振荡)提供的主时钟(MCLK)信号)，以及从ATE 120接收包括数据位(例如，字)的数字数据流(串行数据(SDATA))，其中状态0表示fo，状态1表示f1。ATE 120可以为市售的ATE。尽管图1中示出了ATE 120，但ATE也可以由工作台设置代替。
f1和fo之间的差值可以<20Hz。例如，对于电力线通信(PLC)DUT(诸如PLC接收器)的FSK测试，由二进制信号发生器电路150提供的差分输出信号(在Vout+和Vout-之间取得)为调制信号(正弦波)，该调制信号包括可以为131KHz正弦波(如下面描述的图3A中所示，本文为f1)的称为“标记”频率的二进制1，以及可以为143KHz正弦波(如下面描述的图3B中所示，本文为fo)的称为“空”频的二进制0。按照惯例，标记频率对应于较低频率。在FSK中，通过以二进制方式将连续载波的频率移位到两个离散频率中的一个或另一个来发送数据。
还示出了PWG155，其包括寄存器块220、MUX 260和DAC 270，寄存器块220具有用于存储表示第一频率(f1)的比特并用于存储表示零频率(fo)的比特的寄存器。DAC 270的输出端连接到差分输出放大器160的输入端。
图2A中的PWG155'示出了具有串行外围接口(SPI)输入和控制逻辑的输入级210'。可以控制和编程PWG155'的寄存器，以用于经由SPI输入(作为编程输入)和控制逻辑对fo进行编程和对f1进行编程。来自ATE 120的数字命令可以被发送到图2A的控制逻辑。PWG155'包括寄存器220'、MUX 260和DAC 270，寄存器220'包括FREQ1寄存器221和FREQ0寄存器222。FREQ1寄存器221用于存储表示编程的f1的比特，以及FREQ0寄存器222用于存储表示编程的fo的比特。输入级210'被示为包括用于接收串行数字数据流(诸如以16比特串行数据字的形式(参见下面描述的图3D中的示例7比特数据流))的SDATA输入端，用于接收FSYNC信号的FSYNC输入端，以及包括SCLK输入端处的SCLK信号和MCLK输入端处的MCLK信号的时钟输入端。如图2A所示，通过SPI至PWG的ATE 120输入可以由ATE 120的输入/输出IO引脚控制。
在开始测试操作之前，可以施加复位信号以复位PWG 155、155'以初始化PWG以移除任何不必要的输出。在测试操作期间，当FSYNC信号被拉高或拉低时，PWG155、155'通常可以从ATE接收新的数字数据流(新字)。例如，当FSYNC信号变为低时，可以通知PWG155上的内部逻辑正在加载新字。可以在SCLK的每个下降沿将新数据时钟脉冲(clock)到PWG中。
如上所述，MUX 260由从控制逻辑接收到的控制信号控制，该控制逻辑接收控制MUX 260在表示f1的比特和表示fo的比特之间切换的数字数据。DAC 270具有输出端(Vout)，其提供在基本上f1和基本上fo之间切换的调制信号。作为一个特定示例，PWG155'可以包括ADI公司(Analog Devices Incorporated)的AD9837，它为一种能够产生正弦波、三角波或方波输出的低功耗可编程波形发生器。该特定PWG器件的输出频率和相位是软件可编程的，允许频率和相位调谐，其中频率寄存器为28位宽，在钟速为16MHz的情况下，频率分辨率为0.06Hz，在钟速为5MHz的情况下，它可以调谐到0.02Hz的频率分辨率。
可以使用ATE 120的数字资源来控制如上所述的公开的可编程二进制信号发生器电路。PWG155或155'上可以有一个板载自校准机构，以确保Vout的频率不会偏离超过约0.5KHz。FREQ0寄存器222和FREQ1寄存器221各自可以通过将正确的比特编程到每个寄存器来配置到所需的频率。因此，可以在DUT测试过程之前校准由二进制信号发生器电路150提供的频率的精度。
频率校准可以包括重新编程PWG的FREQ1寄存器221和FREQ0寄存器，测量Vout+或Vout-处的频率，并通过迭代地重新编程FREQ1 221和FREQ0 222寄存器来将频率调谐到所需的频率。为了将二进制信号发生器电路150调谐到DUT测试所需的频率，ATE 120侧的软件可以自动地编程FREQ寄存器221、222中的每一个上的初始比特值，然后测量信号发生器电路的输出端(Vout+和Vout-)处的实际频率。如果测量的频率不准确，则可以通过在相应的寄存器221、222上用更高或更低的比特值编程来调谐频率，直到在输出端处测量到可接受的频率。
因为DUT需要差分信号来测试其差分输入，所以来自PWG 155的输出被馈送到差分输出放大器160，差分输出放大器160将接收到的调制信号分成2个不同的波形(波形之间具有180度的相位差)，第一输出端处的Vout+和第二输出端处的Vout-，其中他们的符号表明他们的异相关系。如上所述，Vout+和Vout-两者均在基本上f1和基本上fo之间切换。
图2B示出了实现为全差分运算放大器160'的示例差分输出放大器，其具有闭环，该闭环具有用于第一放大器输出(Vout+)的反馈电阻器(Rf)161和用于第二放大器输出(Vout-)的Rf 167，该闭环被配置成使得第一放大器输出端处的电压和第二放大器输出端处的电压相等，但极性相反。还有被示为Rin 162和Rin 166的输入电阻器，它们与其相关联的Rf一起设置放大器增益。然而，差分输出放大器可以包括除全差分运算放大器之外的电路。例如，可以使用单独的并联连接的运算放大器，其中一个运算放大器路径具有模拟延迟线以提供180度的相位延迟。可替代地，可以使用两个单独的单端运算放大器，其中一个运算放大器配置为反相放大器，另一个运算放大器配置为非反相放大器，以便实现所需的差分输出信号。
全差分运算放大器160'接收来自PWG155的调制信号。市售的单供单端至差分(single-supply single-ended to differential)转换电路提供固定增益(例如，1、2、5或10)和相应的输出信号，这些信号具有相同的幅度和频率，但彼此移位180度。如图2B所示，Rf 161和Rf 167各自包括反馈电阻器网络，该反馈电阻器网络中包括至少一个电子开关(S)，该电子开关(S)用于改变增益以获得预定的增益水平，以实现差分信号的所需幅度。Rf161被示为包括电阻器161a、161b、161c，其中电阻器161b和161c被示为各自包括并联连接的S。Rf 167也被示为包括电阻器167a、167b、167c，其中电阻器167b和167c被示为各自包括并联连接的S。反馈电阻器网络可以包括芯片电阻器以实现更好的匹配。这种可调节的信号幅度特征使得能够测试DUT的最大和最小灵敏度。如上所述，在一个特定方面，DUT可以包括PLC接收器。
二进制信号发生器电路150可以容纳窄带频率变化，因为所选择的PWG 155可以具有高频分辨率，诸如约0.05Hz至0.10Hz，并且差分输出放大器160被选择为具有足够的驱动(例如，提供至少2安培的高输出电流运算放大器)以克服测试PLC接收器电路时通常在PLC输入端上的带通滤波器。因为二进制信号发生器电路150可以为频率校准的(包括自动校准的)，所以它也可以在温度变化期间很好地工作。
以下为所公开的二进制信号发生器电路150可以克服的挑战或问题的列表。
1.使得具有所公开的二进制信号发生器电路150的ATE能够调制诸如正弦波或方波的周期波以执行具有差分输入端的DUT的二进制“0”和二进制“1”测试。如上所述，传统上，使用2个不同的电压电平设置ATE的二进制状态。利用所公开的二进制信号发生器电路，相反，使用2个不同的频率(如本文所使用的fo和f1)来设置二进制状态。
2.使得现在能够使用ATE来测试PLC电路的测试。如上所述，在一个示例应用中，PLC接收器电路测试需要施加处于131.25kHz(f0)和处于143.75kHz(f1)的FSK正弦波。在该应用中，131.25kHz表示f1，143.75kHz表示f0。周期波的幅度最大为142mVrms，最小幅度为1.2mVrms。需要将这样的正弦波强加到PLC电路，但是传统的ATE只能输出表示“0”和“1”的第一和第二固定电压电平。所公开的二进制信号发生器电路可以与ATE(诸如图1中所示)一起使用以自动测试该PLC电路参数。
3.提供精确的频率来表示fo和f1。如上所述，所公开的二进制信号发生器电路可以在DUT测试过程之前校准频率的精度。这可以如上所述通过用数字字对二进制信号发生器电路的PWG的寄存器进行频率编程、测量所得的基本上f1和基本上f0、并且然后通过更改(重新编程)数字字将基本上f1和基本上f0调谐到所需频率f1和fo来进行，所有这些都可通过固件执行。
示例
通过以下具体示例进一步说明本发明的公开的实施例，这些实施例不应被解释为以任何方式限制本公开的范围或内容。
图3A示出了在PWG的输出端处提供的处于第一频率f1的示例正弦波，其对应于数字数据流处于1状态时的时间间隔。F1被示为131.3kHz(空频)，其用于对PLC接收器进行二进制1测试。图3B示出了在PWG的输出端处提供的处于零频率f0的另一示例正弦波，其对应于数字数据流处于0状态时的时间间隔。F0被示为143.7kHz(标记频率)，其用于对PLC接收器进行二进制0测试。图3C示出了由所公开的二进制信号发生器电路150输出的示例差分信号。存在Vout+信号和Vout-信号，其具有基本上相同的频率和幅度，但是如图所示具有不同的相位，其被示为移位180度。
图3D示出了从ATE接收的包括数据位1010101的示例数据以及由公开的二进制信号发生器电路150从其生成的所得FSK波形。例如，如果想要FSK调制用于测试DUT的数据流101010，则二进制信号发生器电路150的输出(在Vout+和Vout-两者处)包括131KHz正弦波(二进制1)周期，接着是143KHz正弦波(二进制0)周期，然后是131KHz(二进制1)正弦波等。
本公开所涉及领域的技术人员将理解，在要求保护的本发明的范围内可以有许多其他变型，并且可以对所描述的方面进行进一步的添加、删除、替换和修改而不脱离本公开的范围。

Claims (21)

1.一种二进制信号发生器电路，包括：
可编程波形发生器即PWG，包括：
包括控制逻辑的输入级，所述输入级适于接收数字数据流、用于控制所述数字数据流的接收的串行时钟输入、频率同步信号和来自主时钟的时钟信号；
寄存器，其包括用于存储表示编程的第一频率即f1的比特的第一寄存器和用于存储表示编程的零频率即fo的比特的并联连接的第二寄存器；
多路复用器即MUX，其经耦合以接收来自所述控制逻辑的基于所述数字数据流的控制信号，以用于在表示所述f1的所述比特和表示所述fo的所述比特之间切换，所述MUX具有耦合到数模转换器即DAC的输出端，所述DAC具有响应于所述数字数据流提供在基本上所述f1和基本上所述fo之间切换的调制信号的输出端即Vout；
差分输出放大器，其具有经耦合以接收所述调制信号的输入端，用于生成在第一放大器输出端处提供的第一放大信号以及在第二放大器输出端处提供的第二放大信号，所述第一放大信号在基本上所述f1和基本上所述fo之间调制，所述第二放大信号在基本上所述f1和基本上所述fo之间调制，其中，所述第一放大信号和所述第二放大信号相对于彼此相移。
2.根据权利要求1所述的二进制信号发生器电路，其中，所述差分输出放大器包括具有闭环的全差分运算放大器，所述闭环具有用于所述第一放大器输出端和所述第二放大器输出端的反馈电阻器网络，每个所述闭环被配置成使得所述第一放大器输出端处的电压和所述第二放大器输出端处的电压相等，但极性相反。
3.根据权利要求2所述的二进制信号发生器电路，其中，所述反馈电阻器网络包括至少一个电子开关，其用于改变放大器增益以获得预定的增益水平。
4.根据权利要求3所述的二进制信号发生器电路，其中，所述反馈电阻器网络包括芯片电阻器。
5.根据权利要求1所述的二进制信号发生器电路，其中，所述输入级还包括3线串行外围接口即3线SPI，其中，所述数字数据流、所述串行时钟输入和所述频率同步信号适于通过所述SPI由自动化测试设备即ATE提供。
6.根据权利要求1所述的二进制信号发生器电路，其中，所述主时钟包括晶体振荡器。
7.根据权利要求1所述的二进制信号发生器电路，其中，所述控制逻辑提供所述第一寄存器和所述第二寄存器的可编程性，以分别用于设置所述编程的fo和用于设置所述编程的f1。
8.根据权利要求1所述的二进制信号发生器电路，其中，所述调制信号包括正弦波。
9.根据权利要求1所述的二进制信号发生器电路，其中，所述PWG包括用户可编程相位。
10.一种对具有差分输入端的待测器件即DUT进行数字测试的方法，包括：
对可编程波形发生器即PWG编程，所述PWG具有第一寄存器和并联连接的第二寄存器，所述第一寄存器和并联连接的第二寄存器分别具有表示第一频率即f1和零频率即fo的比特；
在所述PWG的包括控制逻辑的输入级处接收数字数据流、用于控制所述数字数据流的接收的串行时钟输入、频率同步信号和来自主时钟的时钟信号，
所述PWG具有多路复用器，所述多路复用器接收来自所述控制逻辑的基于所述数字数据流的控制信号，并且作为响应在表示所述f1的所述比特和表示所述fo的所述比特之间切换，所述多路复用器具有耦合到数模转换器即DAC的输出端，所述DAC具有响应于所述数字数据流提供在基本上所述f1和基本上所述fo之间切换的调制信号的输出端即Vout；
处理所述调制信号以生成在第一放大器输出端处提供的第一放大信号以及在第二放大器输出端处提供的第二放大信号，所述第一放大信号在基本上所述f1和基本上所述fo之间调制，所述第二放大信号在基本上所述f1和基本上所述fo之间调制，其中，所述第一放大信号和所述第二放大信号相对于彼此相移，以及
将所述第一放大信号和所述第二放大信号作为差分信号耦合到所述差分输入端以测试所述DUT。
11.根据权利要求10所述的方法，其中，所述数字数据流、所述串行时钟输入和所述频率同步信号均由自动化测试设备即ATE提供。
12.根据权利要求10所述的方法，其中，所述第一放大信号和所述第二放大信号具有相同的峰-峰电压幅度并且彼此异相180度。
13.根据权利要求12所述的方法，还包括通过切换在提供所述第一放大输出信号和所述第二放大输出信号的放大器的反馈电阻器网络中的至少一个电子开关来改变所述第一放大信号和所述第二放大信号的所述峰-峰电压幅度，以用于改变所述放大器的增益以获得预定的增益水平。
14.根据权利要求11所述的方法，其中，所述输入级包括3线串行外围接口即3线SPI，其中，所述数字数据流、所述串行时钟输入和所述频率同步信号适于通过所述SPI由自动化测试设备即ATE提供。
15.根据权利要求10所述的方法，其中，所述主时钟包括晶体振荡器。
16.根据权利要求10所述的方法，还包括：自动校准所述基本上所述f1和基本上所述fo包括改变施加到所述控制逻辑的编程输入，使得由所述第一放大信号和所述第二放大信号提供的频率更接近所述f1和所述f0。
17.根据权利要求10所述的方法，其中，所述调制信号包括正弦波。
18.根据权利要求10所述的方法，其中，所述正弦波包括频移键控即FSK调制的正弦波，并且其中，所述f1和所述fo之间的差值<20Hz。
19.根据权利要求10所述的方法，其中，所述DUT包括电力线通信接收器即PLC接收器。
20.根据权利要求10所述的方法，还包括：在所述接收所述数字数据流之前，施加复位信号以复位所述PWG。
21.一种对具有差分输入端的待测器件即DUT进行数字测试的方法，包括：
对可编程波形发生器即PWG编程，所述PWG具有第一寄存器和第二寄存器，所述第一寄存器和所述第二寄存器分别具有表示第一频率即f1和表示零频率即fo的比特；
在所述PWG的包括控制逻辑的输入级处接收数字数据流、用于控制所述数字数据流的接收的串行时钟输入以及频率同步信号；
所述PWG具有多路复用器，所述多路复用器接收来自所述控制逻辑的基于所述数字数据流的控制信号，并且作为响应在表示所述f1的所述比特和表示所述fo的所述比特之间切换，所述多路复用器具有耦合到数模转换器即DAC的输出端，所述DAC具有响应于所述数字数据流提供在基本上所述f1和基本上所述fo之间切换的调制信号的输出端即Vout；
处理所述调制信号以生成在第一放大器输出端处提供的第一放大信号以及在第二放大器输出端处提供的第二放大信号，所述第一放大信号在基本上所述f1和基本上所述fo之间调制，所述第二放大信号在基本上所述f1和基本上所述fo之间调制，其中，所述第一放大信号和所述第二放大信号相对于彼此相移180度，以及
将所述第一放大信号和所述第二放大信号作为差分信号耦合到所述差分输入端以测试所述DUT。
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