JP2006276010A - 信号波形測定装置、信号波形測定システム及びサンプリングタイミング信号発生器 - Google Patents
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Abstract
【課題】チップ内部の多観測点における波形を高速かつ高精度に取得できる信号波形測定装置を提供する。
【解決手段】ＩＣチップ上に設けられ、その上の複数の検出点の信号波形を測定するマルチチャンネルの信号波形測定装置１０２が提供される。複数の信号検出フロントエンド回路３０は複数の検出点３３に対応して設けられ、イネーブルタイミング信号に基づいて各検出点の電圧を緩衝増幅した後、緩衝増幅した電圧を各参照電圧と比較してその比較結果を２値デジタル出力信号にデジタル化して出力する。マルチプレクサ３６は各信号検出フロントエンド回路３０からの２値デジタル出力信号を時分割多重化して多重化デジタル出力信号を出力する。データ処理ユニット４０はマルチプレクサ３６から出力される多重化した２値デジタル出力信号の所定値の数を計数することにより上記検出された各検出点３３の検出電圧についての判定出力確率を算出して出力する。
【選択図】図１
【解決手段】ＩＣチップ上に設けられ、その上の複数の検出点の信号波形を測定するマルチチャンネルの信号波形測定装置１０２が提供される。複数の信号検出フロントエンド回路３０は複数の検出点３３に対応して設けられ、イネーブルタイミング信号に基づいて各検出点の電圧を緩衝増幅した後、緩衝増幅した電圧を各参照電圧と比較してその比較結果を２値デジタル出力信号にデジタル化して出力する。マルチプレクサ３６は各信号検出フロントエンド回路３０からの２値デジタル出力信号を時分割多重化して多重化デジタル出力信号を出力する。データ処理ユニット４０はマルチプレクサ３６から出力される多重化した２値デジタル出力信号の所定値の数を計数することにより上記検出された各検出点３３の検出電圧についての判定出力確率を算出して出力する。
【選択図】図１
Description
本発明は、例えば、半導体大規模集積回路（ＬＳＩ）の内部信号や電源電圧、接地電圧、ウェル電圧、基板電圧などの固定電圧配線上の信号波形をオンチップでかつ多チャンネルで取得するための信号波形測定装置及び信号波形測定システム、並びに、信号波形測定システムのためのサンプリングタイミング信号発生器に関する。
半導体製造プロセスの微細化とともにチップに搭載する回路規模は増大し、近年はアナログとデジタル、あるいは高周波無線通信処理とベースバンドデータ処理といった異なる種類の信号処理機能を単一チップ上に統合するミックストシグナル・システムＬＳＩが一般的になっている。しかしながら、このようなＬＳＩはいくつもの機能回路がチップ内部で結合した構成をとるために、各機能回路の動作状態をチップ外部から観測できず、動作不良時の故障解析を困難にしていた。一方で、高速・低消費電力化ＬＳＩでは電源／グラウンド／ウェル／基板に発生する雑音の考慮がますます重要になり、チップ内の雑音をオンチップで測定評価する必要性が増している。また、これらの背景技術が特許文献１―３において開示されている。
これらの要求には、ＬＳＩチップに内部信号を測定する機能を搭載することが有効である。従来、ソースフォロア（ＳＦ）回路とラッチコンパレータ（ＬＣ）で構成した検出フロントエンド（ＦＥ）回路をアレイ化することにより、チップ内の雑音分布が測定できることが示されている（非特許文献１参照）。しかしながら、検出フロントエンド回路のみのオンチップ化では、測定に必要なピン数が多く、外部測定器の要求性能も高いため、高コストであるという問題点があった。その解決策として、検出フロントエンド回路に加えて、タイミング信号発生回路や参照電圧発生機構をオンチップ化する構成も提案されている（非特許文献２参照）。
しかしながら、測定時間の短縮、チップ面積の削減、及び多チャンネル化における測定精度の確保が課題として残されており、大規模集積回路の内部信号や電源電圧、接地電圧、ウェル電圧、基板電圧の雑音など多様な波形をオンチップかつ多チャンネルに測定する手段としては不十分であった。
本発明の第１の目的は、システムＬＳＩを構成する機能回路の内部信号や各種電圧の雑音など、チップ内部の多観測点における波形を高速かつ高精度に取得することができる信号波形測定装置及び信号波形測定システムを提供することにある。
また、本発明の第２の目的は、上記信号波形測定システムのためのサンプリングタイミング信号発生器であって、動作雑音が従来技術に比較して小さくオンチップ信号波形測定装置に適したサンプリングタイミング信号発生器を提供することにある。
第１の発明に係る信号波形測定装置は、ＩＣチップ上に設けられ、上記ＩＣチップ上の複数の検出点の信号波形を測定するマルチチャンネルの信号波形測定装置であって、
所定のタイミング信号に基づいて、互いに異なる複数の参照電圧を逐次発生して出力する参照電圧発生器と、
上記複数の検出点に対応して設けられ、所定のイネーブルタイミング信号に基づいて上記各検出点の電圧を緩衝増幅した後、上記緩衝増幅した電圧を上記各参照電圧と比較してその比較結果を２値デジタル出力信号にデジタル化して出力する複数の信号検出フロントエンド回路と、
上記各信号検出フロントエンド回路からの２値デジタル出力信号を時分割多重化して多重化したデジタル出力信号を出力するマルチプレクサと、
上記マルチプレクサから出力される多重化した２値デジタル出力信号の所定値の数を計数することにより、上記各信号検出フロントエンド回路によって検出された各検出点の検出電圧についての判定出力確率を算出して出力するデータ処理ユニットとを備えたことを特徴とする。
所定のタイミング信号に基づいて、互いに異なる複数の参照電圧を逐次発生して出力する参照電圧発生器と、
上記複数の検出点に対応して設けられ、所定のイネーブルタイミング信号に基づいて上記各検出点の電圧を緩衝増幅した後、上記緩衝増幅した電圧を上記各参照電圧と比較してその比較結果を２値デジタル出力信号にデジタル化して出力する複数の信号検出フロントエンド回路と、
上記各信号検出フロントエンド回路からの２値デジタル出力信号を時分割多重化して多重化したデジタル出力信号を出力するマルチプレクサと、
上記マルチプレクサから出力される多重化した２値デジタル出力信号の所定値の数を計数することにより、上記各信号検出フロントエンド回路によって検出された各検出点の検出電圧についての判定出力確率を算出して出力するデータ処理ユニットとを備えたことを特徴とする。
上記信号波形測定装置は、
所定のシステムクロック信号及び所定のマスタクロック信号に基づいて、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生するサンプリングタイミング信号発生器と、
上記イネーブルタイミング制御信号を多重分離することにより、上記各信号検出フロントエンド回路を順次動作させるためのイネーブルタイミング信号を発生して出力するデマルチプレクサとを備え、
上記サンプリングタイミング信号発生器は、
上記システムクロック信号に基づいて、上記システムクロック信号に同期して所定の基準バイアス電圧を発生して出力するレプリカＤＬＬ（Delayed Locked Loop）回路と、
上記マスタクロック信号と上記基準バイアス電圧とに基づいて、上記基準バイアス電圧に対応する基準電流をｎ分の１（ここで、ｎは１以上の数である。）に分流してなる電流を発生し、発生された電流に基づいて出力負荷容量を充電する時間をｎ倍することにより所定の遅延時間を生成し、上記マスタクロック信号を当該遅延時間だけ遅延させることにより、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生する遅延信号発生回路とを備え、
上記レプリカＤＬＬ回路が、上記遅延時間が上記システムクロック信号の周期に等しくなるように上記基準バイアス電圧を発生することにより、上記遅延信号発生回路は、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生することを特徴とする。
所定のシステムクロック信号及び所定のマスタクロック信号に基づいて、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生するサンプリングタイミング信号発生器と、
上記イネーブルタイミング制御信号を多重分離することにより、上記各信号検出フロントエンド回路を順次動作させるためのイネーブルタイミング信号を発生して出力するデマルチプレクサとを備え、
上記サンプリングタイミング信号発生器は、
上記システムクロック信号に基づいて、上記システムクロック信号に同期して所定の基準バイアス電圧を発生して出力するレプリカＤＬＬ（Delayed Locked Loop）回路と、
上記マスタクロック信号と上記基準バイアス電圧とに基づいて、上記基準バイアス電圧に対応する基準電流をｎ分の１（ここで、ｎは１以上の数である。）に分流してなる電流を発生し、発生された電流に基づいて出力負荷容量を充電する時間をｎ倍することにより所定の遅延時間を生成し、上記マスタクロック信号を当該遅延時間だけ遅延させることにより、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生する遅延信号発生回路とを備え、
上記レプリカＤＬＬ回路が、上記遅延時間が上記システムクロック信号の周期に等しくなるように上記基準バイアス電圧を発生することにより、上記遅延信号発生回路は、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生することを特徴とする。
また、上記信号波形測定装置において、上記各信号検出フロントエンド回路は、
上記イネーブルタイミング信号に基づいて上記各検出点の電圧を緩衝増幅するソースフォロワ回路と、
上記緩衝増幅した電圧を上記各参照電圧と比較してその比較結果を２値デジタル出力信号にデジタル化して出力するコンパレータとを備えたことを特徴とする。
上記イネーブルタイミング信号に基づいて上記各検出点の電圧を緩衝増幅するソースフォロワ回路と、
上記緩衝増幅した電圧を上記各参照電圧と比較してその比較結果を２値デジタル出力信号にデジタル化して出力するコンパレータとを備えたことを特徴とする。
とって代わって、上記各信号検出フロントエンド回路において、
上記イネーブルタイミング信号に基づいて上記各検出点の電圧を緩衝増幅するソースフォロワ回路と、
上記緩衝増幅した電圧を電流に変換する電圧−電流変換器と、
上記変換された電流をサンプルホールドするサンプルホールド回路と、
上記サンプルホールドされた電流を、上記各参照電圧から変換された参照電流と比較してその比較結果を２値デジタル出力信号にデジタル化して出力するコンパレータとを備えたことを特徴とする。
上記イネーブルタイミング信号に基づいて上記各検出点の電圧を緩衝増幅するソースフォロワ回路と、
上記緩衝増幅した電圧を電流に変換する電圧−電流変換器と、
上記変換された電流をサンプルホールドするサンプルホールド回路と、
上記サンプルホールドされた電流を、上記各参照電圧から変換された参照電流と比較してその比較結果を２値デジタル出力信号にデジタル化して出力するコンパレータとを備えたことを特徴とする。
さらに、上記信号波形測定装置において、上記各信号検出フロントエンド回路のソースフォロワ回路は、互いに異なる入力電圧範囲を有する複数のソースフォロワを含み、
上記各信号検出フロントエンド回路は、上記複数のソースフォロワを順次選択する選択回路を含み、
上記各信号検出フロントエンド回路のソースフォロワ回路は、上記各ソースフォロワの入力電圧範囲よりも広い入力電圧範囲を有することを特徴とする。
上記各信号検出フロントエンド回路は、上記複数のソースフォロワを順次選択する選択回路を含み、
上記各信号検出フロントエンド回路のソースフォロワ回路は、上記各ソースフォロワの入力電圧範囲よりも広い入力電圧範囲を有することを特徴とする。
またさらに、上記信号波形測定装置において、上記データ処理ユニットは、上記マルチプレクサから出力される多重化した２値デジタル出力信号の所定値の数を計数するカウンタ回路と、
上記カウンタ回路により計数された２値デジタル出力信号の所定値の数に基づいて、上記各信号検出フロントエンド回路によって検出された各検出点の検出電圧についての判定出力確率を算出して、当該判定出力確率のシリアルデータを出力するシフトレジスタ回路とを備えたことを特徴とする。
ここで、上記データ処理ユニットは、上記検出電圧と上記参照電圧とがともに一定であるとき、一定の判定出力確率のシリアルデータを出力することを特徴とする。
上記カウンタ回路により計数された２値デジタル出力信号の所定値の数に基づいて、上記各信号検出フロントエンド回路によって検出された各検出点の検出電圧についての判定出力確率を算出して、当該判定出力確率のシリアルデータを出力するシフトレジスタ回路とを備えたことを特徴とする。
ここで、上記データ処理ユニットは、上記検出電圧と上記参照電圧とがともに一定であるとき、一定の判定出力確率のシリアルデータを出力することを特徴とする。
第２の発明に係る信号波形測定システムは、
上記信号波形測定装置と、
上記ＩＣチップとは別の外部装置において設けられ、上記データ処理ユニットからの各検出点の検出電圧についての判定出力確率に基づいて、参照電圧に対する比較結果の判定出力確率の特性においてその特性の傾きが実質的に最大になるときの参照電圧が検出電圧であるという特徴を用いて、上記各検出点の検出電圧を決定する別のデータ処理ユニットとをさらに備えたことを特徴とする。
上記信号波形測定装置と、
上記ＩＣチップとは別の外部装置において設けられ、上記データ処理ユニットからの各検出点の検出電圧についての判定出力確率に基づいて、参照電圧に対する比較結果の判定出力確率の特性においてその特性の傾きが実質的に最大になるときの参照電圧が検出電圧であるという特徴を用いて、上記各検出点の検出電圧を決定する別のデータ処理ユニットとをさらに備えたことを特徴とする。
上記信号波形測定システムにおいて、上記別のデータ処理ユニットは、上記データ処理ユニットからの判定出力確率のデータを順次記憶装置に記憶し、上記データ処理ユニットからの判定出力確率のデータを、上記記憶装置に直近に記憶した判定出力確率の最新データと比較し、異なるときのみ上記データ処理ユニットからの判定出力確率のデータを上記記憶装置に記憶することにより、参照電圧に対する比較結果の判定出力確率の特性においてその特性の傾きが実質的に最大になる領域近傍の遷移領域のみの判定出力確率のデータのみを上記記憶装置に記憶することを特徴とする。
第３の発明に係るサンプリングタイミング信号発生器は、所定のシステムクロック信号及び所定のマスタクロック信号に基づいて、複数のイネーブルタイミング信号を発生するサンプリングタイミング信号発生器であって、
上記サンプリングタイミング信号発生器は、
上記システムクロック信号に基づいて、上記システムクロック信号に同期して所定の基準バイアス電圧を発生して出力するレプリカＤＬＬ（Delayed Locked Loop）回路と、
上記マスタクロック信号と上記基準バイアス電圧とに基づいて、上記基準バイアス電圧に対応する基準電流をｎ分の１（ここで、ｎは１以上の数である。）に分流してなる電流を発生し、発生された電流に基づいて出力負荷容量を充電する時間をｎ倍することにより所定の遅延時間を生成し、上記マスタクロック信号を当該遅延時間だけ遅延させることにより、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生する遅延信号発生回路とを備え、
上記レプリカＤＬＬ回路は、上記遅延時間が上記システムクロック信号の周期に等しくなるように上記基準バイアス電圧を発生することにより、上記遅延信号発生回路は、上記イネーブルタイミング信号を発生することを特徴とする。
上記サンプリングタイミング信号発生器は、
上記システムクロック信号に基づいて、上記システムクロック信号に同期して所定の基準バイアス電圧を発生して出力するレプリカＤＬＬ（Delayed Locked Loop）回路と、
上記マスタクロック信号と上記基準バイアス電圧とに基づいて、上記基準バイアス電圧に対応する基準電流をｎ分の１（ここで、ｎは１以上の数である。）に分流してなる電流を発生し、発生された電流に基づいて出力負荷容量を充電する時間をｎ倍することにより所定の遅延時間を生成し、上記マスタクロック信号を当該遅延時間だけ遅延させることにより、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生する遅延信号発生回路とを備え、
上記レプリカＤＬＬ回路は、上記遅延時間が上記システムクロック信号の周期に等しくなるように上記基準バイアス電圧を発生することにより、上記遅延信号発生回路は、上記イネーブルタイミング信号を発生することを特徴とする。
従って、本発明に係る信号波形測定装置及び信号波形測定システムによれば、各信号検出フロントエンド回路を検出点に対応して設け、上記各信号検出フロントエンド回路からの２値デジタル出力信号に基づいて、各検出点の検出電圧についての判定出力確率を算出して出力し、当該判定出力確率に基づいて検出電圧を決定するように構成した。それ故、例えばシステムＬＳＩを構成する機能回路の内部信号や電源電圧、接地電圧、ウェル電圧、基板電圧の雑音など、チップ内部の多観測点における波形を高速かつ高精度に取得することができる。また、多チャンネルのオンチップ波形取得によるシステムＬＳＩのテストコストを削減できるとともに、設計の信頼性を向上させることができる。
また、本発明に係るサンプリングタイミング信号発生器によれば、システムクロック信号に基づいて、上記システムクロック信号に同期して所定の基準バイアス電圧を発生して出力し、上記マスタクロック信号と上記基準バイアス電圧とに基づいて、上記基準バイアス電圧に対応する基準電流をｎ分の１（ここで、ｎは１以上の数である。）に分流してなる電流を発生し、発生された電流に基づいて出力負荷容量を充電する時間をｎ倍することにより所定の遅延時間を生成し、上記マスタクロック信号を当該遅延時間だけ遅延させることにより、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生し、上記遅延時間が上記システムクロック信号の周期に等しくなるように上記基準バイアス電圧を発生することにより、上記イネーブルタイミング信号を発生する。それ故、信号波形測定システムのためのサンプリングタイミング信号発生器であって、動作雑音が従来技術に比較して小さくオンチップ信号波形測定装置に適したサンプリングタイミング信号発生器を提供できる。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
第１の実施形態．
図１は、本発明の第１の実施形態に係るオンチップ信号波形モニタ装置１０２の構成を示すブロック図であり、図２は、図１のオンチップ信号波形モニタ装置を搭載したシステムＬＳＩのフロアプランを示す平面図である。
図１は、本発明の第１の実施形態に係るオンチップ信号波形モニタ装置１０２の構成を示すブロック図であり、図２は、図１のオンチップ信号波形モニタ装置を搭載したシステムＬＳＩのフロアプランを示す平面図である。
オンチップ信号波形モニタ装置１０２は、図１に示すように、複数Ｍ個の信号検出フロントエンド３０−１乃至３０−Ｍを含む信号検出フロントエンド回路（ＰＦＥ）(総称して符号３０を付す。）と、参照電圧発生器（ＶＧ）１０と、サンプリングタイミング信号発生器（ＴＧ）２０と、データ処理ユニット（ＤＰＵ）４０とを備えて構成され、１個のＬＳＩチップ（図２参照）上に搭載されて実装される。ここで、後者の３個の回路１０，２０，４０をまとめて総称して、信号波形取得カーネル回路９０という。
ここで、信号検出フロントエンド回路３０は、ＬＳＩチップ上の複数Ｍ個の検出点３３−１乃至３３−Ｍ（総称して、符号３３を付す。）における対象信号の検出機能に加えてその対象信号に対するサンプリング機能及び参照電圧との比較機能を備える。この結果、信号波形取得カーネル回路９０に対する多重化を、サンプリングクロックやコンパレータ出力などのデジタル信号系と、参照電圧やバイアス電圧などのＤＣ信号系に限定でき、検出信号そのものの多重化を回避することにより、多チャンネル化による測定精度の劣化を抑えられる（図１参照）。すなわち、サンプリングタイミング信号発生器２０からの複数のイネーブルブルタイミング信号からなる多重化されたイネーブルタイミング制御信号Ｔｃｋをデマルチプレクサ３５により多重分離して、各信号検出フロントエンド回路３０を順次選択的に動作させるための複数のイネーブルタイミング信号を、順次選択的に各信号検出フロントエンド回路３０に出力することにより、各信号検出フロントエンド回路３０を順次選択的に動作させる一方、動作された各信号検出フロントエンド回路３０からのデジタル出力信号Ｄｏｕｔをマルチプレクサ３６により時分割多重化してデータ処理ユニット４０に出力する。また、図２に示すように、複数Ｍ個の信号検出フロントエンド回路３０を測定対象の検出点３３近傍に配置し、信号波形取得カーネル回路９０をチップ縁端部の空きエリアに配備する構成とすることで、ＬＳＩチップの面積増を抑える一方で、同様に、信号検出フロントエンド回路３０のデジタル化機能（Ａ／Ｄ変換機能）により、長距離配線間クロストーク等による多チャンネル化の精度劣化要因を回避している。
信号波形取得カーネル回路９０は、信号検出フロントエンド回路３０のデジタル化動作に対して、参照電圧及びサンプリングタイミングを離散化ステップ単位で単調増加するよう制御する。一方、各ステップにおいて、信号検出フロントエンド回路３０のコンパレータ３４からの比較結果の２値デジタル出力信号の“１”の数を一定回数毎に計数し、その計数値のデータを、判定出力確率Ｐｃｍｐを示す信号として連続的にシリアル出力する回路も搭載している。例えば、２１０回の比較動作に対して、たかだか１０クロックサイクル程度で、信号検出フロントエンド回路３０の判定出力確率Ｐｃｍｐの信号の読み出しが可能であるから、オンチップ信号波形モニタ装置１０２の外側に設けられた外部装置のオフチップメモリに格納するために十分なバッファ時間が確保できるため、オンチップのメモリを必要としない。さらに、デジタル化値の決定にはメモリ内のデータをテスタやパーソナルコンピュータで並行処理すればよく、参照電圧発生に対するフィードバック機能を必要としない。このような制御方式の結果、データ処理ユニット４０の面積は極めて小さく、またたかだか数個程度のＩ／Ｏピンで外部装置と接続できる。さらに、オンチップ信号測定に要する時間も従来例の方法（全ての信号を外部測定器で発生）に比べて大幅に（例えば、１／２０以下に）低減できる。
本発明の第１の実施形態に係るオンチップ信号波形モニタ装置１０２は、多観測点化に対して検出性能の劣化やチップ面積あるいはピン数の増大を回避できる特徴を有し、さらに波形取得を高速化できる。この結果、本発明の第１の実施形態によれば、ミックストシグナルＬＳＩにおけるオンチップのアナログ機能評価や動作不良解析、アナログ信号の波形劣化と周辺雑音の相関解析に基づく感度モデルの定量化及びオンチップパラメタ抽出、等の応用領域への展開が期待できる。さらに、これらの測定において外部のアナログ信号発生器が不要となるため、ミックストシグナル・システムＬＳＩの評価がデジタルＬＳＩテスタで実施可能となり、測定コストを大きく削減できる。
本発明に係る第１の実施形態の構成の特徴点とその効果は、次の通りである。
（１）各信号検出フロントエンド回路３０をそれに対応する複数の測定対象の検出点３３近傍に配置し、複数の検出フロントエンド回路３０に対して、信号波形取得カーネル回路９０を共有する構成とすることで、ＬＳＩチップの実効面積を削減することができる。
（２）各信号検出フロントエンド回路３０にデジタル化機構（Ａ／Ｄ変換機能）を搭載する構成により、多チャンネル化による精度劣化を抑制することができる。
（３）アナログ信号発生のオンチップ化により、デジタルＬＳＩテスタでミックストシグナル・システムＬＳＩの動作診断を実現することができる。
（４）信号検出フロントエンド回路３０のコンパレータ３４からの判定出力確率Ｐｃｍｐを一定クロック数毎に繰り返し出力するためのデータ処理ユニット４０（カウンタ回路４１とシフトレジスタ回路４２とから構成される）の搭載により、信号取得時間を著しく低減することができる。
（５）従来例に係る、ソースフォロワ回路及びラッチコンパレータからなる回路で実証されている高線形かつ広帯域なオンチップ雑音検出方法に、本発明の第１の実施形態に係るオンチップ信号波形モニタ装置１０２によるオンチップ波形取得機構を組み合わせることにより、測定時間を従来例に比べて１／２０以下に低減することができる。この結果、アナログ機能モジュール内の信号波形と周辺基板雑音波形の相関測定や、ミックストシグナルＬＳＩにおける複数事象を原因とした複雑かつダイナミックな動作不良解析など、これまでは測定時間がかかりすぎて不可能だった多観測点測定を実現することができる。
（６）多チャンネル化したオンチップ信号検出回路である信号検出フロントエンド回路３０を搭載することで設計改善の確度の向上を実現することができる。具体的には、アナログ信号の波形劣化と周辺雑音の相関解析に基づく感度モデルの定量化とパラメタ抽出を行う方法、システムＬＳＩにおけるダイナミック動作不良解析の方法を示すことができる。
（１）各信号検出フロントエンド回路３０をそれに対応する複数の測定対象の検出点３３近傍に配置し、複数の検出フロントエンド回路３０に対して、信号波形取得カーネル回路９０を共有する構成とすることで、ＬＳＩチップの実効面積を削減することができる。
（２）各信号検出フロントエンド回路３０にデジタル化機構（Ａ／Ｄ変換機能）を搭載する構成により、多チャンネル化による精度劣化を抑制することができる。
（３）アナログ信号発生のオンチップ化により、デジタルＬＳＩテスタでミックストシグナル・システムＬＳＩの動作診断を実現することができる。
（４）信号検出フロントエンド回路３０のコンパレータ３４からの判定出力確率Ｐｃｍｐを一定クロック数毎に繰り返し出力するためのデータ処理ユニット４０（カウンタ回路４１とシフトレジスタ回路４２とから構成される）の搭載により、信号取得時間を著しく低減することができる。
（５）従来例に係る、ソースフォロワ回路及びラッチコンパレータからなる回路で実証されている高線形かつ広帯域なオンチップ雑音検出方法に、本発明の第１の実施形態に係るオンチップ信号波形モニタ装置１０２によるオンチップ波形取得機構を組み合わせることにより、測定時間を従来例に比べて１／２０以下に低減することができる。この結果、アナログ機能モジュール内の信号波形と周辺基板雑音波形の相関測定や、ミックストシグナルＬＳＩにおける複数事象を原因とした複雑かつダイナミックな動作不良解析など、これまでは測定時間がかかりすぎて不可能だった多観測点測定を実現することができる。
（６）多チャンネル化したオンチップ信号検出回路である信号検出フロントエンド回路３０を搭載することで設計改善の確度の向上を実現することができる。具体的には、アナログ信号の波形劣化と周辺雑音の相関解析に基づく感度モデルの定量化とパラメタ抽出を行う方法、システムＬＳＩにおけるダイナミック動作不良解析の方法を示すことができる。
以下、本発明に係る第１の実施形態とその実施例について以下詳述する。
本発明に係る第１の実施形態の目的及びねらいは以下の通りである。すなわち、ＬＳＩの高機能化や高性能化が進み、今ではほとんどのＬＳＩがミックストシグナルＬＳＩとなっている。しかし、多くのミックストシグナルＬＳＩでは、回路機能間の相互作用による性能劣化や動作不良が問題となっている。オンチップでの波形取得は、回路の動作診断、電源雑音解析、機能回路の性能検証、故障解析など多くの目的に有効な手段であり、本発明に係る研究では高波形精度、低コストのマルチチャンネルオンチップ信号モニタ方法を提案する。
次いで、本発明に係る第１の実施形態の実施例の概要について以下に説明する。
（１）利用分野
本発明に係る第１の実施形態は、オンチップ波形取得、アナログ／ミックストシグナルＬＳＩの動作検証、性能検証、ビルトイン・セルフ・テスト機能（BIST(Built-In Self-Test)）などに利用できる。
（２）構成の特徴
本発明の第１の実施形態に係るオンチップ信号波形モニタ装置１０２は、信号検出フロントエンド回路３０に加え、波形取得に必要な信号を生成する波形取得機構である信号波形取得カーネル回路９０をオンチップして実装する。複数Ｍ個の信号検出フロントエンド回路３０が１つの波形取得機構である信号波形取得カーネル回路９０を共有する構成を有する。
（３）性能
本発明の第１の実施形態に係るオンチップ信号波形モニタ装置１０２は、オンチップするための面積コストを最小限に抑えつつ、測定コストを削減し、波形取得時間を高速化する。検出精度を低下させることなくマルチチャンネル化できる。
（４）試作
本発明の第１の実施形態の実施例では、８チャンネルオンチップ信号波形モニタ装置を１個のＬＳＩチップ上に、０．１８μｍＣＭＯＳプロセスで試作した。
（５）実測性能
本発明の第１の実施形態の実施例によれば、時間分解能４０ｐｓｅｃ、電圧分解能２００μＶでの波形取得を実現した。また、検出回路のみオンチップした場合と比較し、精度を維持したまま９５％の測定時間削減を達成した。
（１）利用分野
本発明に係る第１の実施形態は、オンチップ波形取得、アナログ／ミックストシグナルＬＳＩの動作検証、性能検証、ビルトイン・セルフ・テスト機能（BIST(Built-In Self-Test)）などに利用できる。
（２）構成の特徴
本発明の第１の実施形態に係るオンチップ信号波形モニタ装置１０２は、信号検出フロントエンド回路３０に加え、波形取得に必要な信号を生成する波形取得機構である信号波形取得カーネル回路９０をオンチップして実装する。複数Ｍ個の信号検出フロントエンド回路３０が１つの波形取得機構である信号波形取得カーネル回路９０を共有する構成を有する。
（３）性能
本発明の第１の実施形態に係るオンチップ信号波形モニタ装置１０２は、オンチップするための面積コストを最小限に抑えつつ、測定コストを削減し、波形取得時間を高速化する。検出精度を低下させることなくマルチチャンネル化できる。
（４）試作
本発明の第１の実施形態の実施例では、８チャンネルオンチップ信号波形モニタ装置を１個のＬＳＩチップ上に、０．１８μｍＣＭＯＳプロセスで試作した。
（５）実測性能
本発明の第１の実施形態の実施例によれば、時間分解能４０ｐｓｅｃ、電圧分解能２００μＶでの波形取得を実現した。また、検出回路のみオンチップした場合と比較し、精度を維持したまま９５％の測定時間削減を達成した。
さらに、本発明の第１の実施形態による訴求点及び効果は以下の通りである。複数Ｍ個の信号検出フロントエンド回路３０と、信号波形取得カーネル回路９０とからなる、マルチチャンネルのオンチップ信号波形モニタ装置１０２（図１）を提案する。サンプリングタイミング信号発生器２０と、参照電圧発生器１０と、データ処理ユニット４０からなる信号波形取得カーネル回路９０は、ＬＳＩチップ縁端部の空きスペースに配備可能であり、面積コストを最小限に抑えられる。信号検出フロントエンド回路３０のデジタル化機能により、配線間クロストークなどによる検出精度を低下させることなく、マルチチャンネル化できる。また、本実施形態によれば、外部アナログ信号発生器や複雑な測定制御を不要とし、測定コストを削減できる。試作した実施例に係るオンチップ信号波形モニタ装置１０２は、従来例の方法と同等の波形精度（図１８及び図１９）を達成しつつ、９５％の測定時間短縮（図２０）を実現した。本実施形態によりアピールしたい指標は、適用性、実現性、完成度、将来性、流通性などである。
以下、本発明の実施形態とその実施例についてさらに詳しく説明する。
ＳＯＣ（Systems On a chip）市場の拡大につれてＬＳＩの高機能化や高性能化が進み、今ではほとんどのＬＳＩがミックストシグナルＬＳＩとなっている。多くのミックストシグナルＬＳＩは、回路自身が動作することにより機能回路が相互干渉し、デジタルアナログ変換の精度劣化、ＰＬＬ（Phase-Locked Loops）のクロック分配や回路のクリティカルパスにおけるジッターやスキューの増加などの性能劣化が引き起こされ、それにともなう動作不良の問題に直面している。また、このようなＬＳＩはいくつもの機能がチップ内部で結合した構成をとるため、各機能回路の動作状況をチップ外部から観測できない。一方、高速低消費電力化ＬＳＩでは、電源電圧、接地電圧、ウェル電圧及び基板電圧に発生する雑音の考慮がますます重要になり、ＬＳＩチップ内の雑音をオンチップで測定評価する必要が増している。
これらを解決する最も一般的な方法は、ＬＳＩチップに内部信号を測定する機能を搭載し、オンチップで信号測定を行うことである。オンチップ信号測定はＢＩＳＴの動作テスト機能としてだけでなく、電源雑音解析、機能回路の性能検証、故障解析などに有効な手段であり、ＥＤＡ（Electric Design Automation）ツールの導入や検証、デザインフロー改善には不可欠な技術である。本実施形態では、測定コストの低減と、高波形精度を実現するオンチップマルチチャンネル信号モニタ回路の構成方法を提案する。関連研究として、アナログ及びミックストシグナルＬＳＩテストのためのオンチップアナログテスト信号生成と信号波形検出方法、高速デジタル信号のためのオンチップオシロスコープマクロが発表されている。この他にも、オンチップでの電源電圧及び接地電圧の雑音測定、デジタル信号測定、クロックジッター測定の報告例がある。
次いで、オンチップ信号波形モニタ装置１０２の構成について以下に詳述する。
マルチチャンネルのオンチップ信号波形モニタ装置１０２の回路をＬＳＩチップ上にオンチップで実装した、デバイス全体のシステム構成図を図１に示す。また、実際に製作した本実施形態の実施例に係る半導体ＬＳＩチップの平面図を図２に示す。信号検出のために、比較的小さい面積を有する信号検出フロントエンド（Probing Front-End）回路３０を、機能回路ブロック近傍であって対象信号を測定する検出点３３近傍に複数個配置し、検出点３３で被検出信号をプローブし、検出信号を各信号検出フロントエンド回路３０から出力させる。波形検出のために必要な信号を生成する信号波形取得カーネル（Waveform Acquisition Kernel）回路９０はＬＳＩチップ内に１つだけ配置され、すべての信号検出フロントエンド回路３０が１つの信号波形取得カーネル回路９０を共有している。
図１のオンチップ信号波形モニタ装置１０２は、
（ａ）参照電圧発生器（Reference Voltage Generator: VG）１０と、サンプリングタイミング信号発生器（Sampling Timing Generator: TG）２０と、データ処理ユニット（Data Processing Unit: DPU）４０とからなる信号波形取得カーネル回路９０と、
（ｂ）複数Ｍ個の信号検出フロントエンド（Probing Front-End: PFE）回路３０とを備えて構成される。
（ａ）参照電圧発生器（Reference Voltage Generator: VG）１０と、サンプリングタイミング信号発生器（Sampling Timing Generator: TG）２０と、データ処理ユニット（Data Processing Unit: DPU）４０とからなる信号波形取得カーネル回路９０と、
（ｂ）複数Ｍ個の信号検出フロントエンド（Probing Front-End: PFE）回路３０とを備えて構成される。
ここで、参照電圧発生器１０は１０ビットＲ２−Ｒラダー型インクリメンタルＤＡ変換器１１を備えて構成され、ＤＡ変換器１１は入力される３つの信号（参照プラス電圧Ｖｒｅｆｐと、参照マイナス電圧Ｖｒｅｆｍと、ＤＡ変換器用インクリメント信号ＤＡＣｉｎｃ（参照電圧インクリメント信号である。）とを含む）に基づいて、参照電圧Ｖｒｅｆを発生して各信号検出フロントエンド回路３０に出力する。また、サンプリングタイミング信号発生器２０は、（ａ）システムクロック信号Ｓｃｋに基づいてバイアス電圧Ｖｂを発生して遅延信号発生回路２２に出力するするレプリカＤＬＬ（Delayed Locked Loop）回路２１（この回路２１は、実際により近い環境で正確なバイアス電圧を発生するために提供される、ＤＬＬと同様の構成を有するレプリカ回路である。）と、（ｂ）マスタクロック信号Ｍｃｋと、ＤＬＬ用インクリメント信号ＤＬＬｉｎｃ（タイミングインクリメント信号である。）とに基づいて、イネーブルタイミング制御信号Ｔｃｋを発生してデマルチプレクサ３５を介して各信号検出フロントエンド回路３０に出力する１０ビット可変ステップ遅延信号発生回路２２とを備えて構成される。ここで、マスタクロック信号Ｍｃｋは、システムクロック信号Ｓｃｋを例えば１／４分周して生成される。
デマルチプレクサ３５は、遅延信号発生回路２２からの複数のイネーブルタイミング信号からなる多重化されたイネーブルタイミング制御信号Ｔｃｋを多重分離して各イネーブルタイミング信号をそれぞれ各信号検出フロントエンド回路３０に出力することにより、各信号検出フロントエンド回路３０を時分割的に選択して動作させる。そして、各信号検出フロントエンド回路３０からのデジタル出力信号はマルチプレクサ３６により多重化された後、多重化デジタル出力信号Ｄｏｕｔがデータ処理ユニット４０のカウンタ回路４１に出力される。
各信号検出フロントエンド回路３０は、バイアス電圧Ｖｂｓｆで動作する２個のＰチャンネルＭＯＳ電界効果トランジスタ（以下、ＭＯＳ電界効果トランジスタをＭＯＳＦＥＴという。）Ｑ１，Ｑ２から構成され、各検出点３３からの検出電圧Ｖｓｆを緩衝増幅して検出電圧Ｖｓｆｏとして出力するソースフォロワ回路１１２（図１では、一例として、Ｐチャンネルソースフォロワ回路１１２を図示している。当該回路について詳細後述する。）と、検出された電圧Ｖｓｆを参照電圧発生器１０からの参照電圧Ｖｒｅｆと、サンプリングクロックのイネーブルタイミング制御信号Ｔｃｋ内のイネーブルタイミング信号のタイミングで比較し、比較結果のデジタル出力信号をマルチプレクサ３６を介して、多重化デジタル出力信号としてデータ処理ユニット４０に出力するラッチコンパレータ３４とを備えて構成される。データ処理ユニット４０は、１０ビットカウンタ回路４１と、１０ビットシフトレジスタ回路４２とを備えて構成される。ここで、カウンタ回路４１は、各検出点３３についての各参照電圧Ｖｒｅｆの比較動作毎に、多重化デジタル出力信号の“１”の数を計数することにより、判定出力確率Ｐｃｍｐを算出し、シフトレジスタ回路４２は、算出した判定出力確率Ｐｃｍｐを１０ビットのシリアルデジタルデータＰｃｍｐに変換して出力する。すなわち、図５を参照して詳細後述するように、多重化デジタル出力信号の“１”の数は各検出点３３での各参照電圧Ｖｒｅｆ毎の判定出力確率Ｐｃｍｐに対応する。なお、データ処理ユニット４０は、検出電圧Ｖｓｆと参照電圧Ｖｒｅｆとがともに一定であるとき、一定の判定出力確率のシリアルデータを出力することを特徴としている。
図３は従来例に係るマルチチャンネル逐次比較型ＡＤ変換装置の構成を示すブロック図である。当該マルチチャンネル逐次比較型ＡＤ変換装置は、各検出点３３での検出電圧をサンプルホールドする複数Ｍ個のサンプルホールド回路３８−１乃至３８−Ｍ（総称して符号３８を付す。）と、ＳＡＲ（Successive Approximation Register）型コンパレータ５１を含むＡＤ変換器５０と、サンプリングタイミング信号発生器２０と、マルチプレクサ３９と、デマルチプレクサ３５とを備えて構成される一般的なＡＤ変換装置である。ここで、各サンプルホールド回路３８は、サンプリングタイミング信号発生器２０からのイネーブルタイミング制御信号Ｔｃｋからデマルチプレクサ３５による多重分離されたイネーブルタイミング信号によりオンとなるスイッチＳＷ１１と、電圧電荷を蓄積するキャパシタ３７とを備えて構成される。また、ＡＤ変換器５０は、コンパレータ５１と、逐次変換レジスタ（ＳＡＲ）５２と、参照電圧発生器５３とを備えて構成される。以上のように構成された図３の従来例では、サンプルホールド回路３８からＡ／Ｄ変換器５０へのアナログ信号経路がマルチプレクサ３９により多重化されているためマルチチャンネル化するほど波形精度が低下してしまう。
一方、図１の実施形態では、バイアス電圧Ｖｂｓｆ及び参照電圧Ｖｒｅｆなどの直流信号経路を共通化し、イネーブルタイミング制御信号Ｔｃｋ及びデジタル出力信号Ｄｏｕｔなどのデジタル信号経路のみの多重化を行うことで、アナログ信号経路の多重化を無くしている。また、同時にステートレジスタ（図１において図示せず。）を用いて排他的に１つの信号検出フロントエンド回路３０だけを動作させる一方、他のすべての信号検出フロントエンド回路３０を波形検出動作に影響しないようにカットオフするように制御することで、検出精度劣化要因を回避している。なお、遅延信号発生回路２２からのイネーブルタイミング制御信号Ｔｃｋは、上記ステートレジスタにより選択された信号検出フロントエンド回路３０にのみデマルチプレクサ３５を介して供給される。
すなわち、本実施形態に係るオンチップ信号波形モニタ装置１０２は、１つの信号波形取得カーネル回路９０に対して複数の信号検出フロントエンド回路３０を接続するように構成することを特徴としている。検出点３３を増やしたい場合は、小さな面積の信号検出フロントエンド回路３０のみを増やせば良く、信号波形取得カーネル回路９０は、ＳＯＣレイアウト後の空きスペースに１つだけ配備すればよいので、オンチップコストを最小限に抑えることができる。
本実施形態に係るオンチップ信号波形モニタ装置１０２によれば、参照電圧発生器１０においてインクリメンタルＤＡ変換器１１を用いることで、逐次比較型ＡＤ変換器の逐次変換レジスタ（ＳＡＲ： Successive Approximation Register）５２に相応する探索制御を不要にしている。また、本実施形態に係るオンチップ信号波形モニタ装置１０２の信号検出フロントエンド回路３０は、サンプリング原理に基づき、ラッチコンパレータ３４により検出電圧Ｖｓｆと参照電圧Ｖｒｅｆを繰り返し比較し統計処理を行うことで、サンプリング容量を代用している。その詳細動作については以下に詳述する。
次いで、本実施形態に係る信号波形取得処理と、当該装置に係る測定コストとについて以下に説明する。図４は、第１の実施形態に係るオンチップ信号波形モニタ装置１０２によって実行される信号波形取得処理を示すフローチャートであり、図５は図４の信号波形取得処理における参照電圧Ｖｒｅｆに対する判定出力確率Ｐｃｍｐを示すグラフである。図４から明らかなように、信号波形取得処理は、イネーブルタイミング制御信号Ｔｃｋを変化させるサンプリングタイミングループと、参照電圧Ｖｒｅｆを変化させる参照電圧ループの２重ループからなり、各ループ内でそれぞれ参照電圧発生器１０とサンプリングタイミング信号発生器２０とが繰り返しインクリメントされて動作される。また、図５から明らかなように、参照電圧Ｖｒｅｆを上昇させるにつれて、ラッチコンパレータ３４の判定出力確率Ｐｃｍｐ（コンパレータ３４が２値出力値１を出力する回数の確率である。本実施形態では、２値出力値１を計数しているが、本発明はこれに限らず、もしラッチコンパレータ３４の比較結果が逆であるときは、２値出力値０を計数してもよい。）は上昇するが、遷移領域のある点で傾きが最大になり、その点が検出電圧Ｖｓｆであると推定される。すなわち、図５から明らかなように、コンパレータ３４からの２値デジタル出力信号の“１”の数は各検出点３３での各参照電圧Ｖｒｅｆ毎の判定出力確率Ｐｃｍｐに対応する。
図４の信号波形取得処理では、ステップＳ１においてイネーブルタイミング制御信号Ｔｃｋを０にリセットした後、ステップＳ２において、参照電圧Ｖｒｅｆを０にリセットし、ステップＳ３においてイネーブルタイミング制御信号Ｔｃｋを所定の遅延時間ΔＴｃｋだけ遅延させる。次いで、ステップＳ４において、参照電圧Ｖｒｅｆを所定の増分電圧ΔＶｒｅｆだけ増大させた後、ステップＳ５において各参照電圧Ｖｒｅｆで検出電圧Ｖｓｆを参照電圧Ｖｒｅｆと比較することにより、ラッチコンパレータ３４の判定出力確率Ｐｃｍｐを計算し、ステップＳ６においてＶｒｅｆ≧Ｖｒｅｆｍａｘ（ここで、Ｖｒｅｆｍａｘは、図５に示すように、参照電圧Ｖｒｅｆの最大値であり、実施形態においては、参照プラス電圧Ｖｒｅｆｐに等しい。）であるか否かが判断される。ステップＳ６において、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときはステップＳ４に戻る。ステップＳ７では、上記計算された判定出力確率Ｐｃｍｐの特性に基づいて、デジタル化された信号検出電圧Ｖｓｆを決定して出力し、ステップＳ８に進む。ステップＳ８では、Ｔｃｋ≧Ｔｃｋｍ（ここで、Ｔｃｋｍはタイミングクロック信号の最大時間である。）であるか否かが判断され、ＮＯのときはステップＳ２に戻る一方、ＹＥＳのときは当該信号波形取得処理を終了する。なお、ステップＳ５では、合計２１０回の比較操作からラッチコンパレータ３４の判定出力確率Ｐｃｍｐを計算することになる。
上述の図４の信号波形取得処理では、参照電圧Ｖｒｅｆを所定の増分電圧ΔＶｒｅｆだけ増大させているが、本発明はこれに限らず、参照電圧Ｖｒｅｆの最大値から減少させるように変化させて信号波形を取得させてもよい。
図６（ａ）、図６（ｂ）及び図６（ｃ）は図１のサンプリングタイミング信号発生器２０によって発生されるイネーブルタイミング制御信号Ｔｃｋの発生を示すタイミングチャートである。サンプリングタイミング信号発生器２０は、図６（ａ）に示すように、マスタクロック信号Ｍｃｋの立ち下がり信号の遷移毎に、マスタクロック信号Ｍｃｋの信号遷移タイミング（タイミング信号Ｔｓｃｋにより示される。）に任意の遅延時間ΔＴを付加したイネーブルタイミング制御信号Ｔｃｋを発生する。サンプリングタイミング信号発生器２０での遅延時間ΔＴは、レプリカＤＬＬ回路２１を用いてシステムクロック信号Ｓｃｋで規格化されている。各信号検出フロントエンド回路３０は、サンプリングタイミング信号発生器２０により発生されるイネーブルタイミング制御信号Ｔｃｋ内のイネーブルタイミング信号の各タイミングで、検出電圧Ｖｓｆ（図１の回路では、ソースフォロワ回路１１２の出力電圧Ｖｓｆｏ）を、参照電圧発生器１０により発生された参照電圧Ｖｒｅｆと繰り返し比較する。各参照電圧ＶｒｅｆでのステップＳ５の処理において、比較処理は２１０回繰り返され、その結果をデータ処理ユニット４０により処理しラッチコンパレータ３４の判定出力確率Ｐｃｍｐを計算する。各参照電圧ＶｒｅｆでのステップＳ５の処理において判定出力確率Ｐｃｍｐを計算する毎に、参照電圧Ｖｒｅｆは１ステップずつインクリメントされる。検出電圧Ｖｓｆは、ラッチコンパレータ３４の遷移領域中の最も急勾配の点ΔＰｃｍｐ／ΔＶｒｅｆ（図５参照）と定義され、参照電圧発生器１０が１０ビットステップでインクリメントされる毎に、検出電圧Ｖｓｆに相当する１０ビットの参照電圧Ｖｒｅｆの値を求める。イネーブルタイミング制御信号Ｔｃｋ内の各イネーブルタイミング信号での検出電圧Ｖｓｆが求まると、サンプリングタイミング信号発生器２０は、イネーブルタイミング制御信号Ｔｃｋを図６（ｂ）に示すように、タイミングステップをインクリメントし、再び参照電圧Ｖｒｅｆループの処理が繰り返される。サンプリングタイミング信号発生器２０からのイネーブルタイミング制御信号Ｔｃｋが１０ビットステップでインクリメントされると、サンプリングタイミング信号発生器２０はリセットされ、図６（ｃ）に示すように、マスタクロック信号Ｍｃｋを１システムクロックだけシフトし、再び参照電圧Ｖｒｅｆループの処理を実行する。この操作を任意の領域で繰り返し行うことで、検出電圧Ｖｓｆをオンチップでデジタル化し、検出電圧Ｖｓｆの連続時間データをデジタル値で取得する。
図７は、従来例の信号波形モニタ装置（埋め込みＰＦＥのみ）と、第１の実施形態に係るオンチップ信号波形モニタ装置１０２とにおける信号波形取得のための測定時間（推定値）を示すグラフである。非特許文献１及び２において開示された従来例の方法では、これまで、本発明者は、信号検出フロントエンド回路３０のみをオンチップし、信号波形検出に必要な信号は外部測定器をパーソナルコンピュータにより制御することで、信号波形取得を実現してきた。しかしながら、提案する信号波形取得処理での測定全体のループの繰り返し回数は１０９のオーダーに達し、膨大な回数の外部測定器アクセスと、測定器制御が必要となり、波形検出には長い測定時間が必要であった。１０２４ポイント測定した場合の信号波形検出に掛かる大まかな測定時間（推定値）を図７に示している。従来例の通り信号検出フロントエンド回路３０のみをオンチップして実装した場合、参照電圧Ｖｒｅｆループ処理に単にインクリメントするだけの単純なアルゴリズムを用いると、波形検出に膨大な測定時間が必要である。参照電圧ループに２分探索アルゴリズムを適用すれば（図３の逐次比較型（Successive Approximation: SA）ＡＤ変換装置に適用する。）、測定時間を１／１０程度まで短縮できるが、それでも５時間以上必要である。−方、図１に示した提案する本実施形態に係るオンチップ信号波形モニタ装置１０２をＬＳＩチップ上にオンチップして実装した場合、オンチップ信号波形モニタ装置１０２を４ＭＨｚで動作させれば、約４分での信号波形取得を達成できる。高時間効率の波形測定はテスト機構として重要な要素であり、本発明に至る目的の１つである。
提案するオンチップ信号波形モニタ装置１０２をＬＳＩチップ上にオンチップで実装するためには、ＬＳＩチップ上でチップエリアが必要となるが、外部装置に高精度のアナログ信号を生成する測定器が不要となるため、ミックストシグナルＬＳＩの評価をデジタルＬＳＩテスタのようなデジタル測定機器での実施が可能であり、測定コストを大きく削減できる。
さらに、オンチップ信号波形モニタ装置１０２の回路構成の詳細について以下に説明する。
図８は図１の信号検出フロントエンド回路３０において用いるＮチャンネルソースフォロア回路１１１の構成を示す回路図であり、図９は図１の信号検出フロントエンド回路３０において用いるＰチャンネルソースフォロア回路１１２の構成を示す回路図であり、図１０は図１の信号検出フロントエンド回路３０において用いるラッチコパレータ３４の構成を示す回路図である。図８及び図９において、Ｖｂｓｆはバイアス電圧であり、Ｖｓｆは検出点３３での検出電圧である。信号検出フロントエンド回路３０は、２個のＮチャンネルＭＯＳＦＥＴＱ１１，Ｑ１２からなるＮチャンネルソースフォロワ回路１１１、もしくは２個のＰチャンネルＭＯＳＦＥＴＱ１，Ｑ２からなるＰチャンネルソースフォロワ回路１１２と、ラッチコンパレータ３４とを接続して構成される。これら２種類の信号検出フロントエンド回路３０（すなわち、Ｐチャンネル信号検出フロントエンド回路と、Ｎチャンネル信号検出フロントエンド回路とを含む。）は検出したい電圧信号の直流レベルにより使い分け、検出したい信号の直流レベルが、０ＶからＶｄｄ（電源電圧）−Ｖｔｈｐ（ＰチャンネルＭＯＳＦＥＴのしきい電圧）の場合はＰチャンネル信号検出フロントエンド回路を用いる一方、Ｖｔｈｎ（ＮチャンネルＭＯＳＦＥＴのしきい電圧）から電源電圧Ｖｄｄまでの場合はＮチャンネル信号検出フロントエンド回路を用いる。アナログ回路における電圧Ｖｄｄ／２程度の直流レベルを有するアナログ信号においては、Ｐチャンネル信号検出フロントエンド回路と、Ｎチャンネル信号検出フロントエンド回路のどちらのタイプでも検出可能である。信号検出フロントエンド回路３０に、入出力インターフェース用の３．３Ｖの電源電圧を用いれば、電源電圧１．２Ｖの低電圧電源の回路に対しては、Ｐチャンネル信号検出フロントエンド回路のみで入力電圧のフルレンジを検出できる。ラッチコンパレータ３４は小面積にするため、１０個のＭＯＳＦＥＴＱ３１乃至Ｑ４０からなる図１０に示す単純なトポロジを有する公知の差動型ラッチコンパレータを用いた。実施例に係る信号検出フロントエンド回路３０全体での利得０ｄＢで、周波数帯域は１ＧＨｚである。
オンチップ信号波形取得処理において、信号検出フロントエンド回路３０は、測定対象回路であるテスト対象デバイス（ＤＵＴ）への影響を最小限になるように設計する必要がある。そのため、信号検出フロントエンド回路３０のソースフォロワ回路１１１，１１２は検出電圧信号のバッファとしてだけでなく、オンチップ信号波形モニタ装置１０２と、測定対象電圧信号とを電気的に隔離し相互干渉を抑えている。以上より、提案する信号検出フロントエンド回路３０はミックストシグナルＬＳＩ内における様々な属性のオンチップ信号波形を測定可能なオンチップ信号波形モニタ装置１０２を実現する。
図１１は図１の参照電圧発生器１０の構成を示すブロック図であり、図１２は図１１の参照電圧発生器１０によって発生される参照電圧Ｖｒｅｆを示すタイミングチャートである。図１１において、参照電圧発生器１０は、
（ａ）それぞれ抵抗値Ｒを有する複数の抵抗６２と、それぞれ抵抗値２Ｒを有する複数の抵抗６３と、複数のスイッチ６４とを備え、外部装置からの参照プラス電圧Ｖｒｅｆｐと、参照マイナス電圧Ｖｒｅｆｍとの間の微小な電圧ステップを生成する１０ビットＲ２−Ｒ型ラダー回路６０と、
（ｂ）ＤＡ変換器用インクリメント信号ＤＡＣｉｎｃを計数してその計数値に基づいて上記複数のスイッチ６４のオン・オフを制御する１０ビットカウンタ６１とを備えて構成される。
ここで、参照電圧発生器１０は、図１２に示すように、１０ビットインクリメンタルＤＡ変換器１１として動作する。
（ａ）それぞれ抵抗値Ｒを有する複数の抵抗６２と、それぞれ抵抗値２Ｒを有する複数の抵抗６３と、複数のスイッチ６４とを備え、外部装置からの参照プラス電圧Ｖｒｅｆｐと、参照マイナス電圧Ｖｒｅｆｍとの間の微小な電圧ステップを生成する１０ビットＲ２−Ｒ型ラダー回路６０と、
（ｂ）ＤＡ変換器用インクリメント信号ＤＡＣｉｎｃを計数してその計数値に基づいて上記複数のスイッチ６４のオン・オフを制御する１０ビットカウンタ６１とを備えて構成される。
ここで、参照電圧発生器１０は、図１２に示すように、１０ビットインクリメンタルＤＡ変換器１１として動作する。
イネーブルタイミング制御信号Ｔｃｋの生成のために、ＶＣＤＬ（Voltage-Controlled Delay Line）を用いる従来の方法は、遅延ステップ（遅延時間）のビット数の増加により回路規模が指数的に増加するだけでなく、すべての遅延セルが常に入力信号のエッジに反応して動作するため、多くのノイズを発生してしまう。また、バーニアトポロジを用いたタイミングインタポレータにも同様の問題があり、オンチップ信号モニタのためのタイミング発生回路には適さない。そこで、図１３に示すサンプリングタイミング信号発生器２０を開発した。図１３は、図１のレプリカＤＬＬ回路２１及び１０ビット可変ステップ遅延信号発生回路２２を備えたサンプリングタイミング信号発生器２０の構成を示す回路図である。可変ステップ遅延信号発生回路２２においては、基準バイアス電流Ｉｂを１／ｎ倍（ここで、本実施形態のデジタル処理のごとく実行するときは、好ましくは、ｎは１以上の自然数であるが、１以上の数（例えば、１．５や２．６など）であってもよい。）することで、出力負荷容量を充電する時間をｎ倍し、任意の遅延時間Ｔｄｅｌａｙを生成している。
［数１］
Ｔｄｅｌａｙ（ｎ）＝ｎ×Ｔｄｅｌａｙ（０） （１）
Ｔｄｅｌａｙ（ｎ）＝ｎ×Ｔｄｅｌａｙ（０） （１）
ここで、Ｔｄｅｌａｙ（ｎ）は入力クロック信号であるマスタクロック信号Ｍｃｋの立ち下がり遷移から、出力クロックであるイネーブルタイミング制御信号Ｔｃｋの立ち上り遷移までの時間であり、Ｔｄｅｌａｙ（０）は最小遅延時間である。基準バイアス電流Ｉｂは最長遅延時間Ｔｄｅｌａｙ（２ｍ）がシステムクロック信号Ｓｃｋのクロックサイクルと等しくなるように、レプリカＤＬＬ回路２１からのバイアス電圧Ｖｂにより調整される。
図１４は図１３の１０ビット可変ステップ遅延信号発生回路２２の構成の詳細を示す回路図であり、図１５は図１のレプリカＤＬＬ回路２１を示すブロック図及び回路図である。
図１５のレプリカＤＬＬ回路２１は、
（ａ）クロック信号ＣＬＫに基づいて動作する遅延型フリップフロップ８２と、
（ｂ）オフセット遅延時間Ｔｄｅｌａｙ ｏｆｆｓｅｔに対応する信号を発生する遅延セル回路８０と、
（ｃ）最大遅延時間Ｔｄｅｌａｙ ｍａｘに対応する信号を発生する遅延セル回路８１と、
（ｄ）遅延セル回路８０，８１からの信号に基づいて位相及び風波数を検出して、位相制御のアップ信号とダウン信号を発生して出力する位相及び周波数検出器８３と、
（ｅ）位相及び周波数検出器８３からの位相制御のアップ信号とダウン信号に基づいてバイアス電圧Ｖｂを発生するチャージポンプ回路８４とを備えて構成される。
（ａ）クロック信号ＣＬＫに基づいて動作する遅延型フリップフロップ８２と、
（ｂ）オフセット遅延時間Ｔｄｅｌａｙ ｏｆｆｓｅｔに対応する信号を発生する遅延セル回路８０と、
（ｃ）最大遅延時間Ｔｄｅｌａｙ ｍａｘに対応する信号を発生する遅延セル回路８１と、
（ｄ）遅延セル回路８０，８１からの信号に基づいて位相及び風波数を検出して、位相制御のアップ信号とダウン信号を発生して出力する位相及び周波数検出器８３と、
（ｅ）位相及び周波数検出器８３からの位相制御のアップ信号とダウン信号に基づいてバイアス電圧Ｖｂを発生するチャージポンプ回路８４とを備えて構成される。
図１３及び図１４の可変ステップ遅延信号発生回路２２において、２個のＭＯＳＦＥＴＱ４１，Ｑ４２からなるＣＭＯＳ回路は、レプリカＤＬＬ回路２１からのバイアス電圧Ｖｂに基づいて所定のバイアス電流Ｉｂを生成し、当該バイアス電流による電圧を差動増幅器７１の反転入力端子に印加する。複数のＰチャンネルＭＯＳＦＥＴＱ５０−０乃至Ｑ５０−５及び複数のスイッチＳＷ１０−０乃至ＳＷ１０−５から構成されるＭＳＢ６ビット用電流分流回路によりバイアス電流Ｉｂを分流し、かつ複数のＰチャンネルＭＯＳＦＥＴＱ５５−０乃至Ｑ５５−３及び複数のスイッチＳＷ１２−０乃至ＳＷ１２−３から構成されるＬＳＢ４ビット用電流分流回路によりバイアス電流Ｉｂをさらに分流する。なお、これら電流分流回路の両側に２個の差動増幅器７１，７３を設けており、２個の差動増幅器７１，７３はそれぞれ２個の入力端子（非反転入力端子及び反転入力端子）間の電圧値が等くなるように負帰還のかかった回路としている。この回路２２では、基準電流Ｉｂに対して１０ビット分解能の自然数ｎ分の１の電流Ｉｂ／ｎ（ここで、本実施形態のデジタル処理のごとく実行するときは、好ましくは、ｎは１以上の自然数であるが、１以上の数（例えば、１．５や２．６など）であってもよい。）を発生するにあたり、差動増幅器７１によりＭＳＢ側６ビットに相当するバイアス電圧を発生し、さらに差動増幅器７３によりＬＳＢ側４ビットに相当するバイアス電圧の調整を行う。遅延信号発生回路２２は、上述のように分流されたバイアス電流Ｉｂ／ｎを生成し、これに基づいて、その他の回路を用いてイネーブルタイミング制御信号Ｔｃｋを発生して出力する。
すなわち、可変ステップ遅延信号発生回路２２は電流モードの回路であって、ＭＳＢ６ビットの遅延ステップ（遅延時間に対応する）をさらにＬＳＢ４ビットで分解している。実際の最大遅延時間Ｔｄｅｌａｙ（＝２１０）は、図１４に示すＭＳＢ６ビットの最大遅延時間Ｔｄｅｌａｙ ｍａｘから、オフセットの遅延時間（Ｔｄｅｌａｙ ｏｆｆｓｅｔ）を引いた時間で定義され、この遅延時間が、レプリカＤＬＬ回路２１により発生されたバイアス電圧Ｖｂによりシステムクロック信号Ｓｃｋのクロック周期に等しくなるように調整される。従って、レプリカＤＬＬ回路２１からのバイアス電圧Ｖｂはシステムクロック信号Ｓｃｋで規格化され、サンプリングタイミング信号発生器２０は、測定対象デバイス（ＤＵＴ）のシステムクロック信号Ｓｃｋを基準とし、かつ同期したサンプリングタイミングを示すイネーブルタイミング信号を含むイネーブルタイミング制御信号Ｔｃｋを生成できる。
以上のように構成された可変ステップ遅延信号発生回路２２を備えたサンプリングタイミング信号発生器２０は、マスタクロック信号Ｍｃｋから、サンプリングタイミングを示すイネーブルタイミング信号を含むイネーブルタイミング制御信号Ｔｃｋを生成するために必要な信号遷移はわずか１回で、レプリカＤＬＬ回路２１においても、フェーズ調整毎に信号遷移は２回しか起こらないため、動作雑音が小さく、オンチップ信号波形モニタ装置１０２に適している。
次いで、評価するための試作システムの実施例について以下に説明する。図１６は、第１の実施形態に係るオンチップ信号波形モニタ装置１０２の実施例に係る試作チップの平面の写真である。本実施例に係る試作ＬＳＩチップを０．１８μｍＣＭＯＳプロセスにより試作した。試作ＬＳＩチップ上に、図１６に示すように、テスト対象デバイス（ＤＵＴ）である２４ビットシフトレジスタ（Shift Register: SR）と、信号波形取得カーネル回路９０（図１６の写真において、波形取得機構と示す。）と、８個の信号検出フロントエンド回路３０と、評価用の信号波形取得カーネル回路９０とをオンチップで実装した。信号波形取得カーネル回路９０は７００μｍ×６００μｍのエリアを有し、１個の信号検出フロントエンド回路３０は６０μｍ×２００μｍのエリアを有し、ＬＳＩチップのサイズは２．８ｍｍ×２．８ｍｍである。信号波形取得カーネル回路９０と信号検出フロントエンド回路３０の電源電圧２．５Ｖの入出力用ＭＯＳＦＥＴを用いて設計し、ディープＮウェルの半導体基板を用いることで、基板クロストークを低減している。なお、テスト対象デバイス（ＤＵＴ）であるシフトレジスタは一般的な電源電圧１．８ＶのＣＭＯＳデバイスで設計した。
次いで、本実施例の測定結果について以下に説明する。図１７は、図１のオンチップ信号波形モニタ装置１０２を備えた第１の実施形態の実施例に係る信号波形測定システムの構成を示すブロック図である。当該信号波形測定システムは、ＴＰＣ／ＩＰインターフェースによりＰＣ１２０制御が可能なロジックアナライザ１１０（Logic Analyzer: LA）、電源電圧供給用電圧源１０４と、バイアス電圧供給用電圧源１０５と、試作チップを搭載したＤＵＴボードであるオンチップ信号波形モニタ装置１００とを備えて構成される。ここで、オンチップ信号波形モニタ装置１００は、テスト対象デバイス（ＤＵＴ）１０１と、オンチップ信号波形モニタ装置１０２とを備えて構成される。ロジックアナライザ１１０は、例えばシフトレジスタであるテスト対象デバイス（ＤＵＴ）１０１に対して試験用ベクトルデータＶｅｃを発生して出力するとともに、システムクロック信号Ｓｃｋを発生してテスト対象デバイス（ＤＵＴ）１０１及びオンチップ信号波形モニタ装置１０２に入力される。また、ロジックアナライザ１１０はマスタクロック信号Ｍｃｋを発生してオンチップ信号波形モニタ装置１０２に出力するとともに、ＤＬＬ用インクリメント信号をオンチップ信号波形モニタ装置１０２内のサンプリングタイミング信号発生器２０に出力し、ＤＡ変換器用インクリメント信号をオンチップ信号波形モニタ装置１０２内の参照電圧発生器１０に出力する。これに応答してオンチップ信号波形モニタ装置１０２から出力される出力信号についての処理を、ロジックアナライザ１１０が実行する。
図１８は、従来例の信号波形モニタ装置（埋め込みＰＦＥのみ）と、第１の実施形態に係るオンチップ信号波形モニタ装置１０２とにおける電源電圧Ｖｄｄ（実測値）を示すグラフであり、図１９は、従来例の信号波形モニタ装置（埋め込みＰＦＥのみ）と、第１の実施形態に係るオンチップ信号波形モニタ装置１０２とにおける接地電圧Ｖｇｎｄ（実測値）を示すグラフである。すなわち、図１８及び図１９は、１００ＭＨｚのシステムクロック信号Ｓｃｋを用いてテスト対象デバイス（ＤＵＴ）１０１であるシフトレジスタを動作させたときの、電源電圧Ｖｄｄと接地電圧Ｖｇｎｄの電位変動を示している。各図においてそれぞれ、２つ波形が図示され、一方の波形はオンチップ信号波形モニタ装置１０２により、測定に必要な信号をオンチップで生成して得た波形である。このとき、１０ビット可変ステップ遅延信号発生回路２２は、システムクロック信号Ｓｃｋを４分周した２５ＭＨｚクロック信号に同期するように制御用バイアス電圧Ｖｂを発生するレプリカＤＬＬ回路２１を動作させ、これにより、約４０ｐｓｅｃの遅延時間（遅延ステップ）を生成する。１０ビットＲ２−Ｒ型ラダー回路６０（図１１）は、参照プラス電圧Ｖｒｅｆｐと参照マイナス電圧Ｖｒｅｆｍに基づいて、ソースフォロワ回路の直流シフト出力電庄を中心する±１００ｍＶの参照電圧Ｖｒｅｆを、約２００μＶの電圧ステップを生成する。もう一方の波形は、同一の分解能のタイミング信号及び参照電圧信号を、外部測定器を用いて生成する従来例に係るオフチップ測定によるものである。どちらも同じ信号検出フロントエンド回路３０を用いて測定対象信号を検出している。図１８及び図１９では、オンチップとオフチップのどちらの信号生成においても実測波形はほぼ一致し、提案するオンチップ信号波形モニタ装置１０２により高精度な信号波形取得処理が実現できることが示された。
図２０は、従来例の信号波形モニタ装置（埋め込みＰＦＥのみ）と、第１の実施形態に係るオンチップ信号波形モニタ装置１０２とにおける信号波形取得のための測定時間（実測値）を示すグラフである。図２０においては、１０２４ポイントのサンプルの信号波形を、本実施形態に係るオンチップ信号波形モニタ装置１０２を用いた場合の測定時間と、オフチップで外部測定器を２分探索のアルゴリズムで制御した場合（従来例）の測定時間を図示している。ロジックアナライザ１１０を用いた測定システムは、図７に示す測定時間に加え、ロジックアナライザ１１０からパーソナルコンピュータ１２０へのデータ転送に時間が必要となり測定時間が増加した。しかしながら、提案する本実施形態に係るオンチップ信号波形モニタ装置１０２は、従来例に比べて９５％の測定時間短縮を実現できた。
図２１（ａ）は第１の実施形態に係るオンチップ信号波形モニタ装置１０２とにおける電源電圧（実測値）を示すグラフであり、図２１（ｂ）第１の実施形態に係るオンチップ信号波形モニタ装置１０２とにおける接地電圧（実測値）を示すグラフである。すなわち、図２１（ａ）及び図２１（ｂ）は、電源電圧及び接地電圧の長時間の信号波形取得処理を実行した結果を示す。当該測定においては、システムクロック信号Ｓｃｋの２４周期の期間にわたって、マスタクロック信号Ｍｃｋを、１０ビットの遅延ステップ生成毎に４０ｎｓｅｃの時間だけシフトし、全体で６１４４データポイントの信号波形検出を行った。このデータポイント数でのオンチップ信号波形取得処理は、測定に必要な信号をオンチップ生成した場合のみ、現実的な測定時間内で実行できる。このとき、テスト対象デバイス（ＤＵＴ）１０１であるシフトレジスタには、“００１１”の４ビットのデータパターンを繰り返し流しているため、実測された信号波形に４クロックサイクルの周期パターンを確認できる。
以上説明したように、提案する本実施形態に係るマルチチャンネルのオンチップ信号波形モニタ装置１０２によれば、ミックストシグナルＬＳＩにおける様々な属性のオンチップ信号モニタを実現する。０．１８μｍＣＭＯＳプロセスで設計試作した実施例に係る測定システムでは、１００ＭＨｚで動作する被測定デジタル回路に同期して動作し、４０ｐｓｅｃ及び２００μＶの分解能のマルチチャンネルの信号波形実測を達成し、外部測定器を用いたオフチップ測定技術とほぼ同じ波形精度の実測波形を得られることを確認した。さらに、オフチップ測定と比べて、９５％の測定時間削減を達成した。本発明の第１の実施形態に係る技術は、デジタル／アナログミックストシグナルＬＳＩの診断に必要な構成要素に関する技術であり、波形精度、面積効率、測定コストの点で有効であり、デジタルテスト環境でミックストシグナルＬＳＩの評価を実施できる。
第２の実施形態．
図２２は第２の実施形態に係る信号波形測定システムにおいて用いる、参照電圧Ｖｒｅｆに対するラッチコンパレータ３４の判定出力確率Ｐｃｍｐを示すグラフであり、図２３は本発明の第２の実施形態に係る信号波形測定システムの構成を示すブロック図である。また、図２４は図２３のパーソナルコンピュータ２００及びＦＰＧＡ１７０の詳細を示すブロック図である。
図２２は第２の実施形態に係る信号波形測定システムにおいて用いる、参照電圧Ｖｒｅｆに対するラッチコンパレータ３４の判定出力確率Ｐｃｍｐを示すグラフであり、図２３は本発明の第２の実施形態に係る信号波形測定システムの構成を示すブロック図である。また、図２４は図２３のパーソナルコンピュータ２００及びＦＰＧＡ１７０の詳細を示すブロック図である。
第２の実施形態に係る信号波形測定システムは、第１の実施形態に係る図１のデータ処理ユニット４０の機能を、ＬＳＩチップ上のオンチップＤＰＵ４０Ａと、ＬＳＩチップとは別のＦＰＧＡ１７０内のオフチップＤＰＵ２１４とに分担させたことを特徴としている。すなわち、第２の実施形態では、図１の信号検出フロントエンド回路３０において、検出電圧Ｖｓｆを、ラッチコンパレータ３４の判定出力確率Ｐｃｍｐ対参照電圧Ｖｒｅｆ特性（図５）の曲線から決定する回路の実装において、この検出電圧Ｖｓｆ決定処理をコンパクトに実現するための、オンチップＤＰＵ４０Ａと、オフチップＤＰＵ２１４とに機能分担したことを特徴している。
図２３において、オンチップＤＵＴボード１５０は、ＬＳＩチップ１５１と、電圧源１６０からの電源電圧を所定の電源電圧Ｖｄｄ及びバイアス電圧Ｖｂｓに変換してＬＳＩチップ１５１に供給する電圧変換器１６１とを備えて構成される。ＬＳＩチップ１５１は、テスト対象デバイス（ＤＵＴ）１０１と、複数の信号検出フロントエンド回路３０と、信号波形取得カーネル回路９０Ａとを備えて構成され、信号波形取得カーネル回路９０Ａは、参照電圧発生器１０と、サンプリングタイミング信号発生器２０と、詳細後述するオンチップＤＰＵ４０Ａとを備えて構成される。図２４において、ＦＰＧＡ１７０は、
（ａ）システムクロック信号Ｓｃｋを発生するクロック発振器２１２と、
（ｂ）クロック発振器２１２からのシステムクロック信号Ｓｃｋに基づいてテストベクトルデータＶｅｃを発生してオンチップＤＵＴボード１５０に出力するテストベクトル発生器２１１と、
（ｃ）クロック発振器２１２からのシステムクロック信号Ｓｃｋと、パーソナルコンピュータ２００からのフラグＦｌａｇと、判定出力確率Ｐｃｍｐとに基づいて、種々の信号Ｍｃｋ，ＤＡＣｉｎｃ，ＤＬＬｉｎｃとを発生し、処理後の判定出力確率ＰｃｍｐをオフチップＤＰＵ（データロッガ）２１４に出力するシーケンス信号発生器２１３と、
（ｄ）パーソナルコンピュータ２００からのフラグＦｌａｇに基づいて、シーケンス信号発生器２１３からの判定出力確率Ｐｃｍｐについて所定の処理を実行した後、パーソナルコンピュータ２００に出力するオフチップＤＰＵ（データロッガ）２１４とを備えて構成される。
（ａ）システムクロック信号Ｓｃｋを発生するクロック発振器２１２と、
（ｂ）クロック発振器２１２からのシステムクロック信号Ｓｃｋに基づいてテストベクトルデータＶｅｃを発生してオンチップＤＵＴボード１５０に出力するテストベクトル発生器２１１と、
（ｃ）クロック発振器２１２からのシステムクロック信号Ｓｃｋと、パーソナルコンピュータ２００からのフラグＦｌａｇと、判定出力確率Ｐｃｍｐとに基づいて、種々の信号Ｍｃｋ，ＤＡＣｉｎｃ，ＤＬＬｉｎｃとを発生し、処理後の判定出力確率ＰｃｍｐをオフチップＤＰＵ（データロッガ）２１４に出力するシーケンス信号発生器２１３と、
（ｄ）パーソナルコンピュータ２００からのフラグＦｌａｇに基づいて、シーケンス信号発生器２１３からの判定出力確率Ｐｃｍｐについて所定の処理を実行した後、パーソナルコンピュータ２００に出力するオフチップＤＰＵ（データロッガ）２１４とを備えて構成される。
ここで、ＦＰＧＡ１７０とパーソナルコンピュータ２００との間は、ＵＳＢインターフェース２１０を用いて各種信号を送受信する。オフチップＤＰＵ２１４からの処理後の判定出力確率Ｐｃｍｐであるロードデータは、ＵＳＢインターフェース２１０を介してパーソナルコンピュータ２００のロードデータメモリ２０１に出力して格納する。パーソナルコンピュータ２００は、ロードメモリ２０１に格納されたロードデータに基づいて所定の検出電圧Ｖｓｆサーチ処理２０２を実行し、その結果をプロットソフトウェア２０３を用いてプロッタ２０４を用いて出力する。
ところで、第１の実施形態では、図４の信号波形取得処理に従って、その参照電圧Ｖｒｅｆループ処理において、図５の特性曲線に示すように、（ΔＰｃｍｐ／ΔＶｒｅｆ）ｍａｘを満たす参照電圧Ｖｒｅｆを検出電圧Ｖｓｆの近似値（読み取り値）として得ている。ところで、図２２は、ラッチコンパレータ３４の入力電圧（検出電圧）Ｖｓｆを一定としたときの、参照電圧Ｖｒｅｆに対する（コンパレータ３４が１を出力するときの）判定出力確率Ｐｃｍｐの特性曲線を示している。この特性曲線は一般的なコンパレータ回路において普遍な特性を示し、本発明に係る実施形態では、次の２つの特徴を利用している。
（特徴Ａ）検出電圧Ｖｓｆと参照電圧Ｖｒｅｆが一定のとき、判定出力確率Ｐｃｍｐは変わらない。
（特徴Ｂ）検出電圧Ｖｓｆが一定で、参照電圧Ｖｒｅｆを最小電圧から最大電圧に向けて単一方向にインクリメントしたとき、判定出力確率Ｐｃｍｐは０から「遷移領域」を経て１に移動するが、遷移領域以外では参照電圧Ｖｒｅｆの変化に対して判定出力確率Ｐｃｍｐの値は変化しない。
（特徴Ａ）検出電圧Ｖｓｆと参照電圧Ｖｒｅｆが一定のとき、判定出力確率Ｐｃｍｐは変わらない。
（特徴Ｂ）検出電圧Ｖｓｆが一定で、参照電圧Ｖｒｅｆを最小電圧から最大電圧に向けて単一方向にインクリメントしたとき、判定出力確率Ｐｃｍｐは０から「遷移領域」を経て１に移動するが、遷移領域以外では参照電圧Ｖｒｅｆの変化に対して判定出力確率Ｐｃｍｐの値は変化しない。
上記特徴Ａより、検出電圧Ｖｓｆと参照電圧Ｖｒｅｆが一定のとき、ラッチコンパレータ３４がクロック周期毎の比較動作を連続するとき、任意のクロック数区間における出力値の加算結果から判定出力確率Ｐｃｍｐを算出してよいということが分かる。図２５は図２３のオンチップＤＰＵ４０Ａの構成を示すブロック図であり、図２６は図２５のオンチップＤＰＵ４０Ａの動作を示すタイミングチャートである。図２５のオンチップＤＰＵ４０Ａは、この考え方に基づいて、次の動作ステップを連続して実行する。
（ステップＳＳ１）マスタクロック信号Ｍｃｋに同期した１０２４回のコンパレータ３４の比較処理毎に、信号検出フロントエンド回路３０からの“１”の数を計数することにより判定出力確率Ｐｃｍｐを算出する。
（ステップＳＳ２）図２６に示すように、ヘッダビットとして１ビットの“１”をシリアルデータの先頭に付加し、合計１１ビットシリアルデータとして判定出力確率Ｐｃｍｐの信号を出力する。
（ステップＳＳ３）次いで、図２６に示すように、ステップＳＳ２の後、続けて“０”を出力し続けるとともに、当該オンチップＤＰＵ４０Ａを初期化する。すなわち、検出電圧Ｖｓｆと参照電圧Ｖｒｅｆが一定であるとき、オンチップＤＰＵ４０Ａは一定の判定出力確率Ｐｃｍｐを出力し続ける。
（ステップＳＳ１）マスタクロック信号Ｍｃｋに同期した１０２４回のコンパレータ３４の比較処理毎に、信号検出フロントエンド回路３０からの“１”の数を計数することにより判定出力確率Ｐｃｍｐを算出する。
（ステップＳＳ２）図２６に示すように、ヘッダビットとして１ビットの“１”をシリアルデータの先頭に付加し、合計１１ビットシリアルデータとして判定出力確率Ｐｃｍｐの信号を出力する。
（ステップＳＳ３）次いで、図２６に示すように、ステップＳＳ２の後、続けて“０”を出力し続けるとともに、当該オンチップＤＰＵ４０Ａを初期化する。すなわち、検出電圧Ｖｓｆと参照電圧Ｖｒｅｆが一定であるとき、オンチップＤＰＵ４０Ａは一定の判定出力確率Ｐｃｍｐを出力し続ける。
図２７において、オフチップＤＰＵ２１４は、Ｐｃｍｐデータメモリである３２ビットメモリ１４０と、比較ロジック１４１と、ナンドゲート１４２と、１０ビットＶｒｆカウンタ１４３と、７ビットＴｃｋカウンタ１４４とを備えて構成される。上述の特徴Ｂより、オフチップＤＰＵ２１４は、参照電圧Ｖｒｅｆをインクリメント後の判定出力確率Ｐｃｍｐを、その前の判定出力確率Ｐｃｍｐと比べて変化があるときのみＰｃｍｐデータメモリである３２ビットメモリ１４０に格納することにすれば、図２２の遷移領域のみの判定出力確率Ｐｃｍｐのデータを保持できる。図２７のオフチップＤＰＵ２１４はこの考え方に基づいて、オンチップＤＰＵ４０Ａからの判定出力確率Ｐｃｍｐの最新データＰｃｍｐｕｐ（具体的には、オンチップＤＰＵ４０Ａからシーケンス信号発生器２１３の信号発生器２３０の３０ビットシフトレジスタ２３１（図２９参照）を介して入力される）を、ナンドゲート１４２により、３２ビットメモリ１４０内の最新データＰｃｍｐｃｕと比較して、両者が異なるときのみ３２ビットメモリ１４０に最新データＰｃｍｐとして格納する。単一方向にインクリメントする参照電圧Ｖｒｅｆの全ステップについてこの処理を行うことで、図２８のコンパレータ３４の遷移領域内の判定出力確率Ｐｃｍのデータのみを３２ビットメモリ１４０に蓄える。
図２５のオンチップＤＰＵ４０Ａは、
（ａ）１１ビットマスタクロックカウンタ１３１と、１０ビットデータカウンタ１３２とを含むカウンタ回路４１と、
（ｂ）１１個のマルチプレクサＭＵ０乃至ＭＵ１０と、１１個の遅延型フリップフロップＤＦ０乃至ＤＦ１０とを含むシフトレジスタ回路４２とを備えて構成される。
ここで、１１ビットマスタクロックカウンタ１３１はマスタクロック信号Ｍｃｋを計数し、図２６に示すように、最初の“１”の立ち上がりであるヘッダビットを検出してヘッダ検出信号Ｓｅｌｅｃｔを発生して出力する。また、１０ビットデータカウンタ１３２はデジタル出力信号Ｄｏｕｔを計数し、上記ヘッダビット後の０ビット目から９ビット目の１０ビットの判定出力確率ＰｃｍｐのシリアルデータをＦＰＧＡ１７０のシーケンス信号発生器２１３に出力する。すなわち、オンチップＤＰＵ４０Ａは、上記特徴Ａからコンパレータ３４の１０２４回の比較動作による判定出力確率Ｐｃｍｐを出力し続けるが、その出力データ列の先頭にはヘッダビット“１”が付加されており、また１０ビットの出力データ列の後には連続した“０”が並ぶ。すなわち、オンチップＤＰＵ４０Ａには、判定出力確率Ｐｃｍｐのデータ列からヘッダビットを検出し、有効な１０ビットデータを取得する機構を含んでいる。
（ａ）１１ビットマスタクロックカウンタ１３１と、１０ビットデータカウンタ１３２とを含むカウンタ回路４１と、
（ｂ）１１個のマルチプレクサＭＵ０乃至ＭＵ１０と、１１個の遅延型フリップフロップＤＦ０乃至ＤＦ１０とを含むシフトレジスタ回路４２とを備えて構成される。
ここで、１１ビットマスタクロックカウンタ１３１はマスタクロック信号Ｍｃｋを計数し、図２６に示すように、最初の“１”の立ち上がりであるヘッダビットを検出してヘッダ検出信号Ｓｅｌｅｃｔを発生して出力する。また、１０ビットデータカウンタ１３２はデジタル出力信号Ｄｏｕｔを計数し、上記ヘッダビット後の０ビット目から９ビット目の１０ビットの判定出力確率ＰｃｍｐのシリアルデータをＦＰＧＡ１７０のシーケンス信号発生器２１３に出力する。すなわち、オンチップＤＰＵ４０Ａは、上記特徴Ａからコンパレータ３４の１０２４回の比較動作による判定出力確率Ｐｃｍｐを出力し続けるが、その出力データ列の先頭にはヘッダビット“１”が付加されており、また１０ビットの出力データ列の後には連続した“０”が並ぶ。すなわち、オンチップＤＰＵ４０Ａには、判定出力確率Ｐｃｍｐのデータ列からヘッダビットを検出し、有効な１０ビットデータを取得する機構を含んでいる。
以上説明したように、上記特徴Ａに基づく図２５のオフチップＤＰＵ４０Ａは、図２５に示すように、２個のカウンタ１３１，１３２と、１０個のマルチプレクサＭＵ０乃至ＭＵ１０と、１０個の遅延型フリップフロップＤＦ０乃至ＤＦ１０程度で構成でき、特に、ＬＳＩチップ内にデータメモリ１４０を搭載しなくてすむため、回路規模を小さくできる。
図２９は図２４のシーケンス信号発生器２１３の構成を示すブロック図である。図２９において、シーケンス信号発生器２１３は３個の信号発生器２２０，２３０，２４０を備えて構成される。信号発生器２２０は、カウンタ２２１と、オアゲート２２２と、（１／ｎ）分周器２２３とを備えて構成され、システムクロック信号Ｓｃｋと、フラグＦｌａｇとに基づいてマスタクロック信号Ｍｃｋを発生して、信号発生器２３０、サンプリングタイミング信号発生器２０及びオンチップＤＰＵ４０Ａに出力する。また、信号発生器２３０は、３０ビットシフトレジスタ２３１と、ヘッダ検出器２３２と、アンドゲート２３３とを備えて構成され、マスタクロック信号Ｍｃｋと、フラグＦｌａｇと、判定出力確率Ｐｃｍｐとに基づいて、判定出力確率Ｐｃｍｐの最新データＰｃｍｐｕｐをオフチップＤＰＵ２１４に出力するとともに、参照電圧インクリメント信号ＤＡＣｉｎｃを発生して信号波形取得カーネル回路９０Ａ及びオフチップＤＰＵ２１４に出力する。さらに、信号発生器２４０は（１／１０２４）分周器２４１を備えて構成され、参照電圧インクリメント信号ＤＡＣｉｎｃを１／１０２４分周することによりタイミングインクリメント信号ＤＬＬｉｎｃを発生して信号波形取得カーネル回路９０Ａ及びオフチップＤＰＵ２１４に出力する。
上述の特徴Ｂを有するオフチップＤＰＵ２１４（図２７）は論理回路及びメモリで構成でき、波形測定の制御に必要な各種デジタル信号を発生するシーケンス信号発生器２１３等とあわせて市販のＦＰＧＡ（再構成可能なゲートアレイ）１７０に実装できる。本実施形態に係る信号波形測定システムは、オンチップＤＵＴボード１５０と、ＦＰＧＡ１７０と、電圧源１６０と、パーソナルコンピュータ２００とで構成され、ロジックアナライザを用いて同等の機能を実現した図１７に比べて、安価かつコンパクトである。
図３０は、従来例の信号波形モニタ装置（埋め込みＰＦＥのみ）と、第２の実施形態に係る図２７の信号波形測定システムとにおける信号波形取得のための測定時間（実測値）を示すグラフである。特に、図３０は、第２の実施形態の構成による測定時間短縮効果を示しており、信号検出フロントエンド回路３０のみを搭載する場合に比べ、測定時間をおよそ１／１００以下に短縮できる。ロジックアナライザを用いた第１の実施形態の構成の結果（図２０）に比べてもさらに１／４以下である。
第２の実施形態の測定時間をさらに短縮し、かつ測定確度を向上する方法として、上記特徴Ｂの特性より、オンチップＤＰＵ４０Ａによるコンパレータ３４の比較出力の計数回数Ｎｃｍｐを可変とする（すなわち、非線形とする）ことが考えられる。例えば、判定出力確率Ｐｃｍｐが０．０もしくは１．０に近い領域では計数回数Ｎｃｍｐ＝２５６とし、遷移領域では計数回数Ｎｃｍｐ＝２０４８としてもよい。これにより、測定時間をさらに短縮しかつ高精度で測定できる。
またさらに、測定時間を短縮しかつ測定確度を向上する方法として、オンチップＤＰＵ４０Ａのカウンタ回路４１と、シフトレジスタ回路４２とをパイプライン動作するよう構成してもよい。
第３の実施形態．
図３１は、本発明の第３の実施形態に係る信号検出フロントエンド回路３０Ａの構成を示す回路図である。すなわち、図３１は、電流モードのサンプルホールド回路２５３を用いた信号検出フロントエンド回路３０Ａの構成を示す。信号検出フロントエンド回路３０Ａは、被測定信号電圧Ｖｉｎを検出するソースフォロワ回路２５１と、検出された検出電圧を電流に変換する電圧−電流変換器２５２と、変換された電流をスイッチＳＷ２１を介して保持キャパシタ２５３Ｃに保持して出力する電流モードのサンプルホールド回路２５３と、サンプルホールド回路２５３から出力される電流に基づいて当該電流に比例する対応した所定の大きさの出力電流Ｉｏｕｔを発生して出力する電流発生器２５４とを備えて構成される。ここで、電圧−電流変換器２５２と、サンプルホールド回路２５３と、電流発生器２５４とをまとめて、電流モードサンプルホールド回路という。図３１において、ソースフォロワ回路２５１の出力電圧Ｖｓｆｏは抵抗ＲｉｎによりＩｓｆｏ＝Ｖｓｆｏ／Ｒｉｎの関係式に基づいて電流Ｉｓｆｏに変換される。サンプル動作時は電流ＩｓｆｏがＭＯＳＦＥＴＭ０に流れ、ホールド動作時は、ＭＯＳＦＥＴＭ０のゲート電圧を保持キャパシタ２５３Ｃ上に保持する。このゲート電圧はＭＯＳＦＥＴＭ３で再び電流値に変換され、電流発生器２５４内のカレントミラー回路を経て出力電流Ｉｏｕｔとして出力される。ここで、ＭＯＳＦＥＴＭ０及びＭ３のチャンネル寸法比Ｒ（＝ゲート幅Ｗ／ゲート長さＬ）が等しければ、出力電流Ｉｏｕｔ＝Ｉｓｆｏである。
図３１は、本発明の第３の実施形態に係る信号検出フロントエンド回路３０Ａの構成を示す回路図である。すなわち、図３１は、電流モードのサンプルホールド回路２５３を用いた信号検出フロントエンド回路３０Ａの構成を示す。信号検出フロントエンド回路３０Ａは、被測定信号電圧Ｖｉｎを検出するソースフォロワ回路２５１と、検出された検出電圧を電流に変換する電圧−電流変換器２５２と、変換された電流をスイッチＳＷ２１を介して保持キャパシタ２５３Ｃに保持して出力する電流モードのサンプルホールド回路２５３と、サンプルホールド回路２５３から出力される電流に基づいて当該電流に比例する対応した所定の大きさの出力電流Ｉｏｕｔを発生して出力する電流発生器２５４とを備えて構成される。ここで、電圧−電流変換器２５２と、サンプルホールド回路２５３と、電流発生器２５４とをまとめて、電流モードサンプルホールド回路という。図３１において、ソースフォロワ回路２５１の出力電圧Ｖｓｆｏは抵抗ＲｉｎによりＩｓｆｏ＝Ｖｓｆｏ／Ｒｉｎの関係式に基づいて電流Ｉｓｆｏに変換される。サンプル動作時は電流ＩｓｆｏがＭＯＳＦＥＴＭ０に流れ、ホールド動作時は、ＭＯＳＦＥＴＭ０のゲート電圧を保持キャパシタ２５３Ｃ上に保持する。このゲート電圧はＭＯＳＦＥＴＭ３で再び電流値に変換され、電流発生器２５４内のカレントミラー回路を経て出力電流Ｉｏｕｔとして出力される。ここで、ＭＯＳＦＥＴＭ０及びＭ３のチャンネル寸法比Ｒ（＝ゲート幅Ｗ／ゲート長さＬ）が等しければ、出力電流Ｉｏｕｔ＝Ｉｓｆｏである。
なお、図３１の信号検出フロントエンド回路３０Ａにおいて電流型コンパレータ（図３３の電流型コンパレータ３４Ａと同様である。）を図示していないが、電圧型コンパレータ３４と同様に、電流発生器２５４により発生された電流を、各参照電圧Ｖｒｅｆから変換された参照電流Ｉｒｅｆと比較してその比較結果を２値デジタル出力信号にデジタル化して出力する。
図３２は、本発明の第３の実施形態の変形例に係る信号検出フロントエンド回路３０Ｂの構成を示す回路図である。第３の実施形態の変形例は、第３の実施形態に比較して、図３２に示すように、例えば３個のソースフォロワ回路２５１−０乃至２５１−２を、１個の電流モードサンプルホールド回路（回路２５２，２５３，２５４を含む。）に接続した多重入力構成を実現したことを特徴としている。
図３２において、各ソースフォロワ回路２５１−０乃至２５１−２において、２個のＭＯＳＦＥＴＱ８１，Ｑ８２からなるソースフォロワの出力端子には、抵抗値Ｒｉｎの抵抗２５２Ｒの一端が接続され、抵抗２５２Ｒの他端は、１対のＭＥＳＦＥＴＱ１０１，Ｑ１０２からなるセレクタスイッチ２５２Ｓ（３個のソースフォロワ回路２５１−０乃至２５１−２のうちの１つのセレクタスイッチ２５２Ｓがオンとなるように制御信号ｓｅｌ０とその反転制御信号により制御される。）に接続されている。さらに、セレクタスイッチ２５２Ｓは、電流モードサンプルホールド回路の電圧−電流変換器２５２の入力端子Ｉｉｎにまとめて接続されている。このとき、本変形例の回路３０Ｂは、以下の特徴を有する。
（特徴ａ）電圧−電流変換器２５２の入力端子Ｉｉｎ、すなわちＭＯＳＦＥＴＭ０のドレイン端子の電圧が、ＭＯＳＦＥＴＭ１，Ｍ２からなるフィードバック回路によりほぼ一定値に保たれるため、セレクタスイッチ２５２Ｓの後段側の電位が一定となる。
（特徴ｂ）各ソースフォロワの出力側において、セレクタスイッチ２５２Ｓと、抵抗２５２Ｒとが直列接続されており、セレクタスイッチ２５２Ｓのオン時の寄生抵抗値はＭＯＳＦＥＴＱ１０１，Ｑ１０２のゲートサイズを適切に選ぶことにより、抵抗２５２Ｒのサイズに比べて１桁以上小さく設計できる。
（特徴ａ）電圧−電流変換器２５２の入力端子Ｉｉｎ、すなわちＭＯＳＦＥＴＭ０のドレイン端子の電圧が、ＭＯＳＦＥＴＭ１，Ｍ２からなるフィードバック回路によりほぼ一定値に保たれるため、セレクタスイッチ２５２Ｓの後段側の電位が一定となる。
（特徴ｂ）各ソースフォロワの出力側において、セレクタスイッチ２５２Ｓと、抵抗２５２Ｒとが直列接続されており、セレクタスイッチ２５２Ｓのオン時の寄生抵抗値はＭＯＳＦＥＴＱ１０１，Ｑ１０２のゲートサイズを適切に選ぶことにより、抵抗２５２Ｒのサイズに比べて１桁以上小さく設計できる。
これら２つの特徴ａ，ｂにより、本変形例に係る信号検出フロントエンド回路３０Ｂでは、図３２に示すように、入力回路を多重化しても、セレクタスイッチ２５２Ｓによる信号劣化は十分に小さく、無視できる。さらに、各ソースフォロワ回路２５１−０乃至２５１−２である入力回路は、２個のＭＯＳＦＥＴＱ８１，Ｑ８２からなるソースフォロワと、抵抗２５２Ｒと、セレクタスイッチ２５２Ｓのみからなるため、図３１の回路３０Ａそのものを複数個搭載するよりも小面積になる。従って、当該変形例に係る回路構成は、詳細後述する、許容入力電圧範囲の中心電圧の異なる複数個のソースフォロワ回路２７０−１乃至２７０−３（図３４乃至図３６）を用いて同一の被観測信号配線を評価する構成に適用することにより、その回路を小型に実現できる。
なお、図３２の信号検出フロントエンド回路３０Ｂにおいて電流型コンパレータ（図３３の電流型コンパレータ３４Ａと同様である。）を図示していないが、電圧型コンパレータ３４と同様に、電流発生器２５４により発生された電流を、各参照電圧Ｖｒｅｆから変換された参照電流Ｉｒｅｆと比較してその比較結果を２値デジタル出力信号にデジタル化して出力する。
第４の実施形態．
図１の信号検出フロントエンド回路３０が十分に小面積であれば、被観測信号に対して複数個の信号検出フロントエンド回路３０を割り付けることが可能である。ここで、通常の信号検出フロントエンド回路３０は線形な入出力特性を得ることのできるアナログ入力電圧範囲が被測定信号の振幅よりも小さいことが多い。そこで、上述の複数個の信号検出フロントエンド回路３０において、各信号検出フロントエンド回路３０の許容入力電圧範囲の合計が被測定信号振幅電圧を十分含むように、信号検出フロントエンド回路３０の中心電圧を変更した設計を施すことが可能である。このように、許容入力電圧範囲の中心電圧の異なる複数の信号検出フロントエンド回路３０を用いて、同一の被観測信号配線を評価することで、広い入力電圧範囲を得ることを特徴とする、オンチップ信号波形モニタ装置を構成できる。
図１の信号検出フロントエンド回路３０が十分に小面積であれば、被観測信号に対して複数個の信号検出フロントエンド回路３０を割り付けることが可能である。ここで、通常の信号検出フロントエンド回路３０は線形な入出力特性を得ることのできるアナログ入力電圧範囲が被測定信号の振幅よりも小さいことが多い。そこで、上述の複数個の信号検出フロントエンド回路３０において、各信号検出フロントエンド回路３０の許容入力電圧範囲の合計が被測定信号振幅電圧を十分含むように、信号検出フロントエンド回路３０の中心電圧を変更した設計を施すことが可能である。このように、許容入力電圧範囲の中心電圧の異なる複数の信号検出フロントエンド回路３０を用いて、同一の被観測信号配線を評価することで、広い入力電圧範囲を得ることを特徴とする、オンチップ信号波形モニタ装置を構成できる。
信号検出フロントエンド回路３０の許容入力電圧範囲とその中心電圧を設定する方法として、以下の方法がある。
（１）信号検出フロントエンド回路３０のアナログ動作電圧点をＭＯＳＦＥＴのゲートサイズで調整する第１の方法。
（２）利用するＭＯＳＦＥＴの製造技術に与えられるトランジスタ種類、すなわち、Ｎチャンネル型ＭＯＳＦＥＴと、Ｐチャンネル型ＭＯＳＦＥＴと、入出力用高耐圧ＮチャンネルＭＯＳＦＥＴと、入出力用高耐圧ＰチャンネルＭＯＳＦＥＴとの組み合わせにより調整する第２の方法。
（３）第１の方法と第２の方法とを併用する方法も有効である。
以下、具体例について説明する。
（１）信号検出フロントエンド回路３０のアナログ動作電圧点をＭＯＳＦＥＴのゲートサイズで調整する第１の方法。
（２）利用するＭＯＳＦＥＴの製造技術に与えられるトランジスタ種類、すなわち、Ｎチャンネル型ＭＯＳＦＥＴと、Ｐチャンネル型ＭＯＳＦＥＴと、入出力用高耐圧ＮチャンネルＭＯＳＦＥＴと、入出力用高耐圧ＰチャンネルＭＯＳＦＥＴとの組み合わせにより調整する第２の方法。
（３）第１の方法と第２の方法とを併用する方法も有効である。
以下、具体例について説明する。
図３３は、本発明の第４の実施形態に係る信号検出フロントエンド回路３０Ｃの構成を示す回路図である。
図３３において、信号検出フロントエンド回路３０Ｃは、入力電圧範囲が互いに異なる複数Ｍ個のソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍと、それらＭ個のソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍのいずれか１つを動作させるための選択回路と、電流型コンパレータ３４Ａとを備えて構成される。ここで、選択回路は、
（ａ）それぞれ検出器選択信号Ｄｓｅｌを選択クロックＣＫｓｅｌに基づいて一時的に記憶して出力するＭ個の遅延型フリップフロップ２７１−１乃至２７１−Ｍと、
（ｂ）各遅延型フリップフロップ２７１−１乃至２７１−Ｍからの出力信号をクロック信号ＣＬＫがハイレベルのときのみ出力するＭ個のアンドゲート２７２−１乃至２７２−Ｍと、
（ｃ）各遅延型フリップフロップ２７１−１乃至２７１−Ｍからの出力信号がハイレベルのときのみ接点ａ側に切り換えられ、バイアス電圧Ｖｂｓを各ソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍに供給するスイッチＳＷ３１−１乃至ＳＷ３１−Ｍとを含む。
各ソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍからの出力信号は電流出力Ｉｏｕｔであり、当該電流出力Ｉｏｕｔは電流型コンパレータ３４Ａに出力される。電流型コンパレータ３４Ａは入力される検出電流Ｉｏｕｔを、各参照電圧Ｖｒｅｆから変換された参照電流Ｉｒｅｆと比較してその比較結果を２値デジタル出力信号にデジタル化してマルチプレクサ３６に出力する。
（ａ）それぞれ検出器選択信号Ｄｓｅｌを選択クロックＣＫｓｅｌに基づいて一時的に記憶して出力するＭ個の遅延型フリップフロップ２７１−１乃至２７１−Ｍと、
（ｂ）各遅延型フリップフロップ２７１−１乃至２７１−Ｍからの出力信号をクロック信号ＣＬＫがハイレベルのときのみ出力するＭ個のアンドゲート２７２−１乃至２７２−Ｍと、
（ｃ）各遅延型フリップフロップ２７１−１乃至２７１−Ｍからの出力信号がハイレベルのときのみ接点ａ側に切り換えられ、バイアス電圧Ｖｂｓを各ソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍに供給するスイッチＳＷ３１−１乃至ＳＷ３１−Ｍとを含む。
各ソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍからの出力信号は電流出力Ｉｏｕｔであり、当該電流出力Ｉｏｕｔは電流型コンパレータ３４Ａに出力される。電流型コンパレータ３４Ａは入力される検出電流Ｉｏｕｔを、各参照電圧Ｖｒｅｆから変換された参照電流Ｉｒｅｆと比較してその比較結果を２値デジタル出力信号にデジタル化してマルチプレクサ３６に出力する。
次いで、Ｍ＝３のときのソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−３の実施例について図３４乃至図３９を参照して以下に説明する。ここで、図３４乃至図３６はそれぞれ図３３のソースフォロワ及び電流モードサンプルホールド回路２７０−１，２７０−２，２７０−３の構成を示すブロック図である。さらに、図３７乃至図３９はそれぞれ、図３４乃至図３６のソースフォロワ及び電流モードサンプルホールド回路２７０−１，２７０−２，２７０−３の入出力電圧特性を示すグラフである。
図３４のソースフォロワ及び電流モードサンプルホールド回路２７０−１は、２個のＰチャンネルＭＯＳＦＥＴＱ１，Ｑ２からなるソースフォロワ回路と、電流モードサンプルホールド回路２６０とを備えて構成される。また、図３５のソースフォロワ及び電流モードサンプルホールド回路２７０−２は、２個のＮチャンネルＭＯＳＦＥＴＱ１１，Ｑ１２からなるソースフォロワ回路と、電流モードサンプルホールド回路２６０とを備えて構成される。さらに、図３６のソースフォロワ及び電流モードサンプルホールド回路２７０−３は、２個のＰチャンネルＭＯＳＦＥＴＱ１，Ｑ２からなるソースフォロワ回路及び２個のＮチャンネルＭＯＳＦＥＴＱ１１，Ｑ１２からなるソースフォロワ回路の従属接続回路と、電流モードサンプルホールド回路２６０とを備えて構成される。これらのソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−３は、入力段に設けたソースフォロワ回路の入力電圧範囲の中心を、図３７乃至図３９に示すように、例えば０．０Ｖ、０．５Ｖ、１．０Ｖとシフトして設計することが可能である。ここで、図３７乃至図３９は各ソースフォロワ回路の入出力電圧特性を示し、ソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−３の電流出力Ｉｏｕｔは５０Ωの終端抵抗より電圧変換して読みとっている。
上述したソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍは電流出力Ｉｏｕｔ型であるため、図３３のように複数Ｍ個のソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍをアレイ化して搭載するには、その電流出力を単一の電流読み出し端子に接続するだけでよい。ただし、同時に動作するソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍは図３３の上記選択回路により１個のみとし、このために、複数Ｍ個のソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍから選択的に１個の回路をオンにする選択回路を設けている。
上述したソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍはトランジスタ数が少ないため小型に実現でき、１つの回路当たり、例えば０．２５μｍＣＭＯＳ技術で設計した場合に３０μｍ×１２０μｍ程度のエリアを占有する。
以上説明したように、これらの特徴から、入力電圧範囲の中心の異なるソースフォロワ及び電流モードサンプルホールド回路２７０−１乃至２７０−Ｍを複数個用いて同一の被測定信号を観測する構成により、例えば−０．２Ｖから１．２Ｖの合計入力電圧範囲を実現し、図４０に示すように、ＣＭＯＳデジタル回路内部のオンチップ信号のフルスイング波形観測を実現できる。すなわち、図４０は本発明の第４の実施形態に係る信号検出フロントエンド回路３０Ｃにおいて観測したオンチップ信号波形を示す波形図であり、被測定信号は電源電圧１ＶのＣＭＯＳデジタル回路が動作周波数２００ＭＨｚ，４００ＭＨ，６００ＭＨｚで動作しているときの内部のクロック信号であり、横軸はクロック周期で規格化している。また、このときの信号検出フロントエンド回路３０Ｃ全体の面積は１２０μｍ×１００μｍと十分に小面積である。
以上詳述したように、本発明に係る信号波形測定装置及び信号波形測定システムによれば、各信号検出フロントエンド回路を検出点に対応して設け、上記各信号検出フロントエンド回路からの２値デジタル出力信号に基づいて、各検出点の検出電圧についての判定出力確率を算出して出力し、当該判定出力確率に基づいて検出電圧を決定するように構成した。それ故、例えばシステムＬＳＩを構成する機能回路の内部信号や電源電圧、接地電圧、ウェル電圧、基板電圧の雑音など、チップ内部の多観測点における波形を高速かつ高精度に取得することができる。また、多チャンネルのオンチップ波形取得によるシステムＬＳＩのテストコストを削減できるとともに、設計の信頼性を向上させることができる。
また、本発明に係るサンプリングタイミング信号発生器によれば、システムクロック信号に基づいて、上記システムクロック信号に同期して所定の基準バイアス電圧を発生して出力し、上記マスタクロック信号と上記基準バイアス電圧とに基づいて、上記基準バイアス電圧に対応する基準電流をｎ分の１（ここで、ｎは１以上の数である。）に分流してなる電流を発生し、発生された電流に基づいて出力負荷容量を充電する時間をｎ倍することにより所定の遅延時間を生成し、上記マスタクロック信号を当該遅延時間だけ遅延させることにより、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生し、上記遅延時間が上記システムクロック信号の周期に等しくなるように上記基準バイアス電圧を発生することにより、上記イネーブルタイミング信号を発生する。それ故、信号波形測定システムのためのサンプリングタイミング信号発生器であって、動作雑音が従来技術に比較して小さくオンチップ信号波形測定装置に適したサンプリングタイミング信号発生器を提供できる。
１０…参照電圧発生器、
１１…インクリメンタルＤＡ変換器、
２０…サンプリングタイミング信号発生器、
２１…レプリカＤＬＬ回路、
２２…可変ステップ遅延信号発生回路、
３０，３０−１乃至３０−Ｍ，３０Ａ，３０Ｂ，３０Ｃ…信号検出フロントエンド回路、
３３，３３−１乃至３３−Ｍ…検出点、
３４…ラッチコンパレータ、
３４Ａ…電流型コンパレータ、
３５…デマルチプレクサ、
３６…マルチプレクサ、
４０…データ処理ユニット、
４０Ａ…オンチップＤＰＵ、
４１…カウンタ回路、
４２…シフトレジスタ回路、
６０…ラダー回路、
６１…１０ビットカウンタ、
６２，６３…抵抗、
６４…スイッチ、
７１，７３…差動増幅器、
７２…インバータ、
８０，８１…遅延セル回路、
８２…遅延型フリップフロップ、
８３…位相及び周波数検出器、
８４…チャージポンプ回路、
８５，８７…インバータ、
８６…コンパレータ、
９０，９０Ａ…信号波形取得カーネル回路、
１００…オンチップ信号波形測定装置
１０１…テスト対象デバイス（ＤＵＴ）、
１０２…オンチップ信号波形モニタ装置、
１０４…電圧源、
１０５…電圧源、
１１０…ロジックアナライザ、
１２０…パーソナルコンピュータ、
１１１…Ｎチャンネルソースフォロワ回路、
１１２…Ｐチャンネルソースフォロワ回路、
１２０…パーソナルコンピュータ、
１３１…１１ビットマスタクロックカウンタ、
１３２…１０ビットデータカウンタ、
１４０…３２ビットメモリ、
１４１…比較ロジック、
１４２…ナンドゲート、
１４３…１０ビットＶｒｅｆカウンタ、
１４４…７ビットＴｃｋカウンタ、
１５０…オンチップＤＵＴボード、
１５１…ＬＳＩチップ、
１６０…電圧源、
１６１…電圧変換器、
１７０…ＦＰＧＡ、
２００…パーソナルコンピュータ、
２１０…ＵＳＢインターフェース、
２１１…テストベクトル発生器、
２１２…クロック発振器、
２１３…シーケンス信号発生器、
２１４…オフチップＤＰＵ（データロッガ）、
２２０，２３０，２４０…信号発生器、
２５１，２５１−０乃至２５１−２…ソースフォロワ回路、
２５２…電圧−電流変換器、
２５２Ｒ…抵抗、
２５２Ｓ…セレクタスイッチ、
２５３…サンプルホールド回路、
２５４…電流発生器、
２５５…バイアス発生回路、
２６０…電流モードサンプルホールド回路、
２７０−１乃至２７０−Ｍ…ソースフォロワ及び電流モードサンプルホールド回路、
２７１−１乃至２７１−Ｍ…遅延型フリップフロップ、
２７２−１乃至２７２−Ｍ…アンドゲート、
ＭＵ０乃至ＭＵ１０…マルチプレクサ、
ＤＦ１乃至ＤＦ１０…遅延型フリップフロップ、
Ｑ１乃至Ｑ１１２…電界効果トランジスタ、
ＳＷ１０−０乃至ＳＷ１０−（ｍ−１），ＳＷ１１，ＳＷ１２−０乃至ＳＷ１２−３，ＳＷ２１，ＳＷ３１−１乃至ＳＷ３１−Ｍ…スイッチ。
１１…インクリメンタルＤＡ変換器、
２０…サンプリングタイミング信号発生器、
２１…レプリカＤＬＬ回路、
２２…可変ステップ遅延信号発生回路、
３０，３０−１乃至３０−Ｍ，３０Ａ，３０Ｂ，３０Ｃ…信号検出フロントエンド回路、
３３，３３−１乃至３３−Ｍ…検出点、
３４…ラッチコンパレータ、
３４Ａ…電流型コンパレータ、
３５…デマルチプレクサ、
３６…マルチプレクサ、
４０…データ処理ユニット、
４０Ａ…オンチップＤＰＵ、
４１…カウンタ回路、
４２…シフトレジスタ回路、
６０…ラダー回路、
６１…１０ビットカウンタ、
６２，６３…抵抗、
６４…スイッチ、
７１，７３…差動増幅器、
７２…インバータ、
８０，８１…遅延セル回路、
８２…遅延型フリップフロップ、
８３…位相及び周波数検出器、
８４…チャージポンプ回路、
８５，８７…インバータ、
８６…コンパレータ、
９０，９０Ａ…信号波形取得カーネル回路、
１００…オンチップ信号波形測定装置
１０１…テスト対象デバイス（ＤＵＴ）、
１０２…オンチップ信号波形モニタ装置、
１０４…電圧源、
１０５…電圧源、
１１０…ロジックアナライザ、
１２０…パーソナルコンピュータ、
１１１…Ｎチャンネルソースフォロワ回路、
１１２…Ｐチャンネルソースフォロワ回路、
１２０…パーソナルコンピュータ、
１３１…１１ビットマスタクロックカウンタ、
１３２…１０ビットデータカウンタ、
１４０…３２ビットメモリ、
１４１…比較ロジック、
１４２…ナンドゲート、
１４３…１０ビットＶｒｅｆカウンタ、
１４４…７ビットＴｃｋカウンタ、
１５０…オンチップＤＵＴボード、
１５１…ＬＳＩチップ、
１６０…電圧源、
１６１…電圧変換器、
１７０…ＦＰＧＡ、
２００…パーソナルコンピュータ、
２１０…ＵＳＢインターフェース、
２１１…テストベクトル発生器、
２１２…クロック発振器、
２１３…シーケンス信号発生器、
２１４…オフチップＤＰＵ（データロッガ）、
２２０，２３０，２４０…信号発生器、
２５１，２５１−０乃至２５１−２…ソースフォロワ回路、
２５２…電圧−電流変換器、
２５２Ｒ…抵抗、
２５２Ｓ…セレクタスイッチ、
２５３…サンプルホールド回路、
２５４…電流発生器、
２５５…バイアス発生回路、
２６０…電流モードサンプルホールド回路、
２７０−１乃至２７０−Ｍ…ソースフォロワ及び電流モードサンプルホールド回路、
２７１−１乃至２７１−Ｍ…遅延型フリップフロップ、
２７２−１乃至２７２−Ｍ…アンドゲート、
ＭＵ０乃至ＭＵ１０…マルチプレクサ、
ＤＦ１乃至ＤＦ１０…遅延型フリップフロップ、
Ｑ１乃至Ｑ１１２…電界効果トランジスタ、
ＳＷ１０−０乃至ＳＷ１０−（ｍ−１），ＳＷ１１，ＳＷ１２−０乃至ＳＷ１２−３，ＳＷ２１，ＳＷ３１−１乃至ＳＷ３１−Ｍ…スイッチ。
Claims (10)
- ＩＣチップ上に設けられ、上記ＩＣチップ上の複数の検出点の信号波形を測定するマルチチャンネルの信号波形測定装置であって、
所定のタイミング信号に基づいて、互いに異なる複数の参照電圧を逐次発生して出力する参照電圧発生器と、
上記複数の検出点に対応して設けられ、所定のイネーブルタイミング信号に基づいて上記各検出点の電圧を緩衝増幅した後、上記緩衝増幅した電圧を上記各参照電圧と比較してその比較結果を２値デジタル出力信号にデジタル化して出力する複数の信号検出フロントエンド回路と、
上記各信号検出フロントエンド回路からの２値デジタル出力信号を時分割多重化して多重化したデジタル出力信号を出力するマルチプレクサと、
上記マルチプレクサから出力される多重化した２値デジタル出力信号の所定値の数を計数することにより、上記各信号検出フロントエンド回路によって検出された各検出点の検出電圧についての判定出力確率を算出して出力するデータ処理ユニットとを備えたことを特徴とする信号波形測定装置。 - 上記信号波形測定装置は、
所定のシステムクロック信号及び所定のマスタクロック信号に基づいて、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生するサンプリングタイミング信号発生器と、
上記イネーブルタイミング制御信号を多重分離することにより、上記各信号検出フロントエンド回路を順次動作させるためのイネーブルタイミング信号を発生して出力するデマルチプレクサとを備え、
上記サンプリングタイミング信号発生器は、
上記システムクロック信号に基づいて、上記システムクロック信号に同期して所定の基準バイアス電圧を発生して出力するレプリカＤＬＬ（Delayed Locked Loop）回路と、
上記マスタクロック信号と上記基準バイアス電圧とに基づいて、上記基準バイアス電圧に対応する基準電流をｎ分の１（ここで、ｎは１以上の数である。）に分流してなる電流を発生し、発生された電流に基づいて出力負荷容量を充電する時間をｎ倍することにより所定の遅延時間を生成し、上記マスタクロック信号を当該遅延時間だけ遅延させることにより、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生する遅延信号発生回路とを備え、
上記レプリカＤＬＬ回路が、上記遅延時間が上記システムクロック信号の周期に等しくなるように上記基準バイアス電圧を発生することにより、上記遅延信号発生回路は、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生することを特徴とする請求項１記載の信号波形測定装置。 - 上記各信号検出フロントエンド回路は、
上記イネーブルタイミング信号に基づいて上記各検出点の電圧を緩衝増幅するソースフォロワ回路と、
上記緩衝増幅した電圧を上記各参照電圧と比較してその比較結果を２値デジタル出力信号にデジタル化して出力するコンパレータとを備えたことを特徴とする請求項１又は２記載の信号波形測定装置。 - 上記各信号検出フロントエンド回路は、
上記イネーブルタイミング信号に基づいて上記各検出点の電圧を緩衝増幅するソースフォロワ回路と、
上記緩衝増幅した電圧を電流に変換する電圧−電流変換器と、
上記変換された電流をサンプルホールドするサンプルホールド回路と、
上記サンプルホールドされた電流を、上記各参照電圧から変換された参照電流と比較してその比較結果を２値デジタル出力信号にデジタル化して出力するコンパレータとを備えたことを特徴とする請求項１又は２記載の信号波形測定装置。 - 上記各信号検出フロントエンド回路のソースフォロワ回路は、互いに異なる入力電圧範囲を有する複数のソースフォロワを含み、
上記各信号検出フロントエンド回路は、上記複数のソースフォロワを順次選択する選択回路を含み、
上記各信号検出フロントエンド回路のソースフォロワ回路は、上記各ソースフォロワの入力電圧範囲よりも広い入力電圧範囲を有することを特徴とする請求項３又は４記載の信号波形測定装置。 - 上記データ処理ユニットは、上記マルチプレクサから出力される多重化した２値デジタル出力信号の所定値の数を計数するカウンタ回路と、
上記カウンタ回路により計数された２値デジタル出力信号の所定値の数に基づいて、上記各信号検出フロントエンド回路によって検出された各検出点の検出電圧についての判定出力確率を算出して、当該判定出力確率のシリアルデータを出力するシフトレジスタ回路とを備えたことを特徴とする請求項１乃至５のうちのいずれか１つに記載の信号波形測定装置。 - 上記データ処理ユニットは、上記検出電圧と上記参照電圧とがともに一定であるとき、一定の判定出力確率のシリアルデータを出力することを特徴とする請求項６記載の信号波形測定装置。
- 請求項１乃至７のうちのいずれか１つに記載の信号波形測定装置と、
上記ＩＣチップとは別の外部装置において設けられ、上記データ処理ユニットからの各検出点の検出電圧についての判定出力確率に基づいて、参照電圧に対する比較結果の判定出力確率の特性においてその特性の傾きが実質的に最大になるときの参照電圧が検出電圧であるという特徴を用いて、上記各検出点の検出電圧を決定する別のデータ処理ユニットとをさらに備えたことを特徴とする信号波形測定システム。 - 上記別のデータ処理ユニットは、上記データ処理ユニットからの判定出力確率のデータを順次記憶装置に記憶し、上記データ処理ユニットからの判定出力確率のデータを、上記記憶装置に直近に記憶した判定出力確率の最新データと比較し、異なるときのみ上記データ処理ユニットからの判定出力確率のデータを上記記憶装置に記憶することにより、参照電圧に対する比較結果の判定出力確率の特性においてその特性の傾きが実質的に最大になる領域近傍の遷移領域のみの判定出力確率のデータのみを上記記憶装置に記憶することを特徴とする請求項８記載の信号波形測定システム。
- 所定のシステムクロック信号及び所定のマスタクロック信号に基づいて、複数のイネーブルタイミング信号を発生するサンプリングタイミング信号発生器であって、
上記サンプリングタイミング信号発生器は、
上記システムクロック信号に基づいて、上記システムクロック信号に同期して所定の基準バイアス電圧を発生して出力するレプリカＤＬＬ（Delayed Locked Loop）回路と、
上記マスタクロック信号と上記基準バイアス電圧とに基づいて、上記基準バイアス電圧に対応する基準電流をｎ分の１（ここで、ｎは１以上の数である。）に分流してなる電流を発生し、発生された電流に基づいて出力負荷容量を充電する時間をｎ倍することにより所定の遅延時間を生成し、上記マスタクロック信号を当該遅延時間だけ遅延させることにより、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生する遅延信号発生回路とを備え、
上記レプリカＤＬＬ回路は、上記遅延時間が上記システムクロック信号の周期に等しくなるように上記基準バイアス電圧を発生することにより、上記遅延信号発生回路は、上記イネーブルタイミング信号を発生することを特徴とするサンプリングタイミング信号発生器。
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