JP4363998B2

JP4363998B2 - クロック変換装置及びクロック発生装置

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Inventors: 洋行松田; 泰彦本多
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Description

本発明は、クロックを所定のレベルのクロックに変換するクロック変換装置及び所定のレベルのクロックに基づいて内部クロックを発生するクロック発生装置に関する。

クロックにしたがって動作する各種機器には、クロックの立ち上がり（ポジエッジ）を基準に動作する機器があり、これとは逆にクロックの立ち下がり（ネガエッジ）を基準に動作する機器もある。

フラッシュメモリなどの記録装置は、読出対象のデータのアドレス、クロック、チップイネーブル信号を例えばＣＰＵなどの外部機器から入力する。

記録装置は、外部機器から入力したクロックを、記録装置に具備されている各種の内部機器で用いるクロックに変換する。

ところが、外部機器と内部機器との間において、ポジエッジを基準に動作するかネガエッジを基準に動作するか整合しない場合がある。

このような場合、記録装置は、切換回路によって外部機器から入力したクロックの切り換えを行う。

図２６は、従来の切換回路の一例を示す回路図である。

切換回路３７は、並列に接続されたクロックドインバータ３７ａとトランスファーゲート３７ｂとを具備する。クロックドインバータ３７ａを有効にし、トランスファーゲート３７ｂを無効にした場合、クロックのエッジが切り換えられる。これとは逆に、クロックドインバータ３７ａを無効にし、トランスファーゲート３７ｂを有効にした場合、クロックのエッジは切り換えられない。

すなわち、外部機器がポジエッジを基準に動作し、内部機器がネガエッジを基準に動作する場合、記録装置は、外部機器から入力したクロックを切換回路３７のクロックドインバータ３７ａによって変換する。外部機器がネガエッジを基準に動作し、内部機器がポジエッジを基準に動作する場合も同様である。

これに対し、外部機器と内部機器の双方がポジエッジを基準に動作する場合又は外部機器と内部機器の双方がネガエッジを基準に動作する場合、記録装置は、外部機器から入力したクロックを切換回路３７のトランスファーゲート３７ｂを通過させる。
特開平６−８９０８０号公報特開平１０−２８０４１号公報

従来のクロックのポジエッジとネガエッジの切換回路３７は、記録装置においてクロックが所定の動作を実現する部分であるクロックのクリティカルパス上に備えられている。

したがって、クロックは、切換回路３７を通過したゲート段数に応じて遅延する。

かかるクロックの遅延は、記録装置のデータ読み出し速度の高速化を阻害するという問題がある。

本発明は、以上のような実情に鑑みてなされたもので、クロックのレベルの変換を高速化し、クロックの遅延を防止し、記録装置の高速化を図るクロック変換装置及びクロック発生装置を提供することを目的とする。

本発明を実現するにあたって講じた具体的手段について以下に説明する。

本発明の第１例は、クロックのレベルを変換する場合に、クロックのポジエッジに応じたクロックのレベル変換動作が、クロックのネガエッジに応じたクロックのレベル変換動作よりも速いレベルシフタと、クロックのポジエッジを用いる旨の信号を入力した場合に、レベルシフタにクロックを提供する手段とを具備するクロック変換装置である。

この第１例により、ポジエッジに応じて行われるクロックのレベルの変換を高速化できる。

上記第１の例において、提供手段は、ソースが第１の電源端子と接続され、ゲートがクロックのポジエッジを用いる旨を示すLOW信号又はネガエッジを用いる旨を示すHIGH信号を入力する第１のＰＭＯＳと、ソースが第１のＰＭＯＳのドレインと接続され、ゲートがクロックを入力する第２のＰＭＯＳと、ドレインが第２のＰＭＯＳのドレインと接続され、ゲートがクロックを入力する第１のＮＭＯＳと、ドレインが第１のＮＭＯＳのソースと接続され、ゲートがHIGH信号を入力し、ソースが第１の基準電源端子と接続される第２のＮＭＯＳと、ソースが第２の電源端子と接続され、ゲートがHIGH信号を入力し、ドレインが第２のＰＭＯＳのドレインと接続される第３のＰＭＯＳと、ドレインが第３のＰＭＯＳのドレインと接続され、ゲートがクロックのポジエッジを用いる旨を示すLOW信号又はネガエッジを用いる旨を示すHIGH信号を入力し、ソースが第２の基準電源端子と接続される第３のＮＭＯＳと、入力側が第３のＰＭＯＳのドレインと接続される第１のインバータとを具備する。レベルシフタは、ソースが第３の電源端子と接続され、ゲートが出力端子と接続される第４のＰＭＯＳと、ソースが第４の電源端子と接続され、ドレインが出力端子と接続される第５のＰＭＯＳと、ドレインが第４のＰＭＯＳのドレイン及び第５のＰＭＯＳのゲートと接続され、ソースが第３の基準電源端子と接続される第４のＮＭＯＳと、ドレインが第４のＰＭＯＳのゲートと第５のＰＭＯＳのドレインと出力端子と接続され、ゲートが第１のインバータの出力側と接続され、ソースが第４の基準電源端子と接続される第５のＮＭＯＳと、入力側が第１のインバータの出力側と接続され、出力側が第４のＮＭＯＳのゲートと接続される第２のインバータとを具備する。

本発明の第２例は、クロックのレベルを変換する場合に、クロックのネガエッジに応じたクロックのレベル変換動作が、クロックのポジエッジに応じたクロックのレベル変換動作よりも速いレベルシフタと、クロックのネガエッジを用いる旨の信号を入力した場合に、レベルシフタにクロックを提供する手段とを具備するクロック変換装置である。

この第２例により、ネガエッジに応じて行われるクロックのレベルの変換を高速化できる。

上記第２の例において、提供手段は、ソースが第１の電源端子と接続され、ゲートがLOW信号を入力する第１のＰＭＯＳと、ソースが第１のＰＭＯＳのドレインと接続され、ゲートがクロックを入力する第２のＰＭＯＳと、ドレインが第２のＰＭＯＳのドレインと接続され、ゲートがクロックを入力する第１のＮＭＯＳと、ドレインが第１のＮＭＯＳのソースと接続され、ゲートがクロックのネガエッジを用いる旨を示すHIGH信号又はポジエッジを用いる旨を示すLOW信号を入力し、ソースが第１の基準電源端子と接続される第２のＮＭＯＳと、ソースが第２の電源端子と接続され、ゲートがクロックのネガエッジを用いる旨を示すHIGH信号又はポジエッジを用いる旨を示すLOW信号を入力し、ドレインが第２のＰＭＯＳのドレインと接続される第３のＰＭＯＳと、ドレインが第３のＰＭＯＳのドレインと接続され、ゲートがLOW信号を入力し、ソースが第２の基準電源端子と接続される第３のＮＭＯＳと、入力側が第３のＰＭＯＳのドレインと接続される第１のインバータとを具備する。レベルシフタは、ソースが第３の電源端子と接続され、ゲートが出力端子と接続される第４のＰＭＯＳと、ソースが第４の電源端子と接続され、ドレインが出力端子と接続される第５のＰＭＯＳと、ドレインが第４のＰＭＯＳのドレイン及び第５のＰＭＯＳのゲートと接続され、ゲートが第１のインバータの出力側と接続され、ソースが第３の基準電源端子と接続される第４のＮＭＯＳと、ドレインが第４のＰＭＯＳのゲートと第５のＰＭＯＳのドレインと出力端子と接続され、ソースが第４の基準電源端子と接続される第５のＮＭＯＳと、入力側が第１のインバータの出力側と接続され、出力側が第５のＮＭＯＳのゲートと接続される第２のインバータとを具備する。

本発明の第３の例は、クロックのレベルを変換する場合に、クロックのポジエッジに応じたクロックのレベル変換動作が、クロックのネガエッジに応じたクロックのレベル変換動作よりも速い第１のレベルシフタと、クロックのポジエッジを用いる旨の信号を入力した場合に、第１のレベルシフタにクロックを提供する第１提供手段と、クロックのレベルを変換する場合に、クロックのネガエッジに応じたクロックのレベル変換動作が、クロックのポジエッジに応じたクロックのレベル変換動作よりも速い第２のレベルシフタと、クロックのネガエッジを用いる旨の信号を入力した場合に、第２のレベルシフタに前記クロックを提供する第２提供手段と、第１提供手段にクロックのポジエッジを用いる旨の信号が入力された場合に、第１のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力し、第２提供手段に前記クロックのネガエッジを用いる旨の信号が入力された場合に、第２のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力する手段とを具備するクロック発生装置である。

この第３の例により、ポジエッジに応じて行われるクロックのレベルの変換と、ネガエッジに応じて行われるクロックのレベルの変換の双方を、高速化できる。そして、この第６の例のクロック発生装置を記録装置に具備することにより、内部クロックの発生を高速化でき、記録装置のデータ読み出し動作を高速化できる。

上記第３の例は、第１の入力側が第１のレベルシフタの出力側と接続され、第２の入力側が第２のレベルシフタの出力側と接続され、出力側が出力手段の入力側と接続されるＮＯＲ回路をさらに具備する。

本発明の第４の例は、上記第３の例において、第１のレベルシフタからの出力の初期値はLOWであり、第２のレベルシフタからの出力の初期値はLOWであり、ＮＯＲ回路からの出力の初期値はHIGHであるクロック発生装置である。

この第４例では、上記第３の例における初期設定を具体化に特定している。

本発明の第５の例は、クロックのレベルを変換する場合に、クロックのポジエッジに応じたクロックのレベル変換動作が、クロックのネガエッジに応じたクロックのレベル変換動作よりも速い第１のレベルシフタと、クロックのポジエッジを用いる旨の信号を入力した場合に、第１のレベルシフタにクロックを提供する第１提供手段と、クロックのレベルを変換する場合に、クロックのネガエッジに応じたクロックのレベル変換動作が、クロックのポジエッジに応じたクロックのレベル変換動作よりも速い第２のレベルシフタと、クロックのネガエッジを用いる旨の信号を入力した場合に、第２のレベルシフタに前記クロックを提供する第２提供手段と、第１提供手段にクロックのポジエッジを用いる旨の信号が入力された場合に、第１のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力し、第２提供手段に前記クロックのネガエッジを用いる旨の信号が入力された場合に、第２のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力する手段とを具備し、入力側が第１のレベルシフタと接続されている第５のインバータと、入力側が第２のレベルシフタと接続されている第６のインバータと、第１の入力側が第５のインバータの出力側と接続され、第２の入力側が第６のインバータの出力側と接続されるＮＡＮＤ回路と、入力側がＮＡＮＤ回路と接続され、出力側が出力手段の入力側と接続される第７のインバータとをさらに具備するクロック発生装置である。

本発明の第６の例は、クロックのレベルを変換する場合に、クロックのポジエッジに応じたクロックのレベル変換動作が、クロックのネガエッジに応じたクロックのレベル変換動作よりも速い第１のレベルシフタと、クロックのポジエッジを用いる旨の信号を入力した場合に、第１のレベルシフタにクロックを提供する第１提供手段と、クロックのレベルを変換する場合に、クロックのネガエッジに応じたクロックのレベル変換動作が、クロックのポジエッジに応じたクロックのレベル変換動作よりも速い第２のレベルシフタと、クロックのネガエッジを用いる旨の信号を入力した場合に、第２のレベルシフタに前記クロックを提供する第２提供手段と、第１提供手段にクロックのポジエッジを用いる旨の信号が入力された場合に、第１のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力し、第２提供手段に前記クロックのネガエッジを用いる旨の信号が入力された場合に、第２のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力する手段とを具備し、入力した設定信号が所定の設定を示す場合に、第１のレベルシフタと第２のレベルシフタとのうちいずれかによってレベルの変換されたクロックを、出力手段に提供する手段を具備したクロック発生装置である。

この第６の例により、設定信号が所定の設定の場合にのみ、ポジエッジに応じて行われるクロックのレベルの変換と、ネガエッジに応じて行われるクロックのレベルの変換の双方を、高速化できる。そして、この第６の例のクロック発生装置を記録装置に具備することにより、内部クロックの発生を高速化でき、記録装置のデータ読み出し動作を高速化できる。

本発明においては、クロックのレベルの変換を高速化でき、クロックに基づいて行われる動作を高速化できる。

以下、図面を参照しながら本発明の実施の形態について説明する。なお、以下の各図において、同一の要素については同一の符号を付してその説明を省略する。

（第１の実施の形態）
本実施の形態では、外部装置においてポジエッジが基準として用いられているクロックを入力した場合に、ポジエッジのクロックのレベルを高速に変換するポジエッジ用アドレスバッファについて説明する。

なお、本実施の形態に係るポジエッジ用アドレスバッファは、入力したクロックを所定のレベルのクロックに変換するクロック変換装置として機能する。

図１は、本実施の形態に係るポジエッジ用アドレスバッファの一例を示す回路図である。

ポジエッジ用アドレスバッファ１は、提供部２とレベルシフタ３とを具備する。

提供部２は、回路５、回路６、インバータ７を具備する。

入力端子CLKPADは、クロックを入力するクロックパッドと接続される。入力端子CLKPADは、回路５と接続される。クロックパッドから入力したクロックは、入力端子CLKPAD経由で回路５に入力される。

回路５は、ＰＭＯＳ５ａ，５ｂ、ＮＭＯＳ５ｃ，５ｄを具備する。また、回路６は、ＰＭＯＳ６ａとＮＭＯＳ６ｂを具備する。

ＰＭＯＳ５ａのソースは、電源端子５ｅと接続される。ＰＭＯＳ５ａのゲートは、入力端子CEB及びＮＭＯＳ６ｂのゲートと接続される。ＰＭＯＳ５ａのドレインは、ＰＭＯＳ５ｂのソースと接続される。

ＰＭＯＳ５ｂのソースは、ＰＭＯＳ５ａのドレインと接続される。ＰＭＯＳ５ｂのゲートは、入力端子CLKPAD及びＮＭＯＳ５ｃのゲートと接続される。ＰＭＯＳ５ｂのドレインは、ＮＭＯＳ５ｃのドレインとＰＭＯＳ６ａのドレインとＮＭＯＳ６ｂのドレインとインバータ７の入力側と接続される。

ＮＭＯＳ５ｃのドレインは、ＰＭＯＳ５ｂのドレインとＰＭＯＳ６ａのドレインとＮＭＯＳ６ｂのドレインとインバータ７の入力側と接続される。ＮＭＯＳ５ｃのゲートは、入力端子CLKPAD及びＰＭＯＳ５ｂのゲートと接続される。ＮＭＯＳ５ｃのソースは、ＮＭＯＳ５ｄのドレインと接続される。

ＮＭＯＳ５ｄのドレインは、ＮＭＯＳ５ｃのソースと接続される。ＮＭＯＳ５ｄのゲートは、電源ＶＤＤＱ及びＰＭＯＳ６ａのゲートと接続される。このＮＭＯＳ５ｄのゲートは、電源ＶＤＤＱと接続されているため、常にＨＩＧＨ信号を入力する。ＮＭＯＳ５ｄのソースは、基準電源端子５ｆと接続される。

ＰＭＯＳ６ａのソースは、電源端子６ｃと接続される。ＰＭＯＳ６ａのゲートは、電源ＶＤＤＱ及びＮＭＯＳ５ｄのゲートと接続される。このＰＭＯＳ６ａのゲートは、電源ＶＤＤＱと接続されているため、常にHIGH信号を入力する。ＰＭＯＳ６ａのドレインは、ＰＭＯＳ５ｂのドレイン、ＮＭＯＳ５ｃのドレイン、ＮＭＯＳ６ｂのドレイン、インバータ７の入力側と接続される。

ＮＭＯＳ６ｂのドレインは、ＰＭＯＳ５ｂのドレイン、ＮＭＯＳ５ｃのドレイン、ＰＭＯＳ６ａのドレイン、インバータ７の入力側と接続される。ＮＭＯＳ６ｂのゲートは、入力端子CEB及びＰＭＯＳ５ａのゲートと接続される。ＮＭＯＳ６ｂのソースは、基準電源端子６ｄと接続される。

インバータ７の入力側は、ＰＭＯＳ５ｂのドレイン、ＮＭＯＳ５ｃのドレイン、ＰＭＯＳ６ａのドレイン、ＮＭＯＳ６ｂのドレインと接続される。インバータ７の出力側は、レベルシフタ３と接続される。

レベルシフタ３は、ＰＭＯＳ３ａ、ＰＭＯＳ３ｂ、ＮＭＯＳ３ｃ、ＮＭＯＳ３ｄ、インバータ３ｅを具備する。

インバータ３ｅの入力側は、インバータ７の出力側及びＮＭＯＳ３ｄのゲートと接続される。

ＰＭＯＳ３ａのソースは、電源端子３ｆと接続される。ＰＭＯＳ３ａのゲートは、ＰＭＯＳ３ｂのドレイン、ＮＭＯＳ３ｄのドレイン、出力端子８と接続される。ＰＭＯＳ３ａのドレインは、ＰＭＯＳ３ｂのゲート及びＮＭＯＳ３ｃのドレインと接続される。

ＰＭＯＳ３ｂのソースは、電源端子３ｇと接続される。ＰＭＯＳ３ｂのゲートは、ＰＭＯＳ３ａのドレイン、ＮＭＯＳ３ｃのドレインと接続される。ＰＭＯＳ３ｂのドレインは、ＰＭＯＳ３ａのゲートとＮＭＯＳ３ｄのドレインと出力端子８と接続される。

ＮＭＯＳ３ｃのドレインは、ＰＭＯＳ３ａのドレイン及びＰＭＯＳ３ｂのゲートと接続される。ＮＭＯＳ３ｃのゲートは、インバータ３ｅの出力側と接続される。ＮＭＯＳ３ｃのソースは、基準電源端子３ｈと接続される。

ＮＭＯＳ３ｄのドレインは、ＰＭＯＳ３ａのゲート、ＰＭＯＳ３ｂのドレイン、出力端子８と接続される。ＮＭＯＳ３ｄのゲートは、インバータ７の出力側及びインバータ３ｅの入力側と接続される。ＮＭＯＳ３ｄのソースは、基準電源端子３ｉと接続される。

レベルシフタ３は、図２に示すように、クロックのレベルを変換する場合に、クロックのポジエッジに応じた立ち下がりが、クロックのネガエッジに応じた立ち上がりよりも速い。

提供部２は、入力端子CEBからクロックのポジエッジを指定するLOW信号を入力した場合に、入力端子CLKPADから入力したクロックを次段のレベルシフタ３に出力する。

回路５において、ＮＭＯＳ５ｃ，５ｄは、２段積みとされ、下のＮＭＯＳ５ｄのゲートに対する入力はＶＤＤＱ固定される。

ポジエッジ用アドレスバッファ１の出力端子８から出力される信号は、LOWで初期化したい観点から、回路６からインバータ７に出力される信号はLOWで初期化する。

そして、インバータ７の次段のレベルシフタ３は、インバータ３ｅをＮＭＯＳ３ｃのゲートの前段に備えている。このようにインバータ３ｅがＮＭＯＳ３ｃのゲートの前段に備えられることにより、クロックのポジエッジに対してレベルシフタ３の立ち下がりが速く応答する。

以下に、外部装置でポジエッジが用いられる旨のLOW信号を入力した場合のポジエッジ用アドレスバッファ１の動作について説明する。

ポジエッジ用アドレスバッファ１の入力端子CEBから入力される信号がLOWの場合、ポジエッジ用アドレスバッファ１は、入力端子CLKPADからクロックを入力する状態となる。

入力端子CLKPADから入力したクロックがLOWの場合、インバータ７はHIGHを入力し、出力端子８から出力されるCLKB_P信号はHIGHとなる。

入力端子CLKPADから入力したクロックがHIGHの場合、インバータ７はLOWを入力し、出力端子８から出力されるCLKB_P信号はLOWとなる。

以上説明した本実施の形態においては、レベルシフタ３のインバータ３ｅがＮＭＯＳ３ｃのゲートの前段に備えられているため、入力端子CLKPADから入力されたクロックがLOWからHIGHに変化するときに、回路６からインバータ７に出力される信号はHIGHからLOWに変化し、インバータ７からレベルシフタ３に出力される信号はLOWからHIGHに変化する。

この時、インバータ７から出力される信号を直接入力するレベルシフタ３のＮＭＯＳ３ｄの反応速度は速くなるため、出力端子８から出力されるCLKB_P信号のHIGHからLOWへの立ち下がりが速くなる。

したがって、本実施の形態に係るポジエッジ用アドレスバッファ１を用いることにより、ポジエッジが用いられる旨のLOW信号を入力した場合に、ポジエッジに応じたクロックのレベルの変換を高速化できる。

（第２の実施の形態）
本実施の形態では、ネガエッジが基準として用いられているクロックを入力した場合に、ネガエッジのクロックのレベルを高速に変換するネガエッジ用アドレスバッファについて説明する。

なお、本実施の形態に係るネガエッジ用アドレスバッファは、入力したクロックを所定のレベルのクロックに変換するクロック変換装置として機能する。

図３は、本実施の形態に係るネガエッジ用アドレスバッファの一例を示す回路図である。

ネガエッジ用アドレスバッファ９は、提供部１０とレベルシフタ１１とを具備する。

提供部１０は、上記第１の実施の形態で説明した提供部２と同様であるが、入力端子CEBが接地される点、及びＮＭＯＳ５ｄのゲート及びＰＭＯＳ６ａのゲートが入力端子CEに接続される点が異なる。

入力端子CEBが接地されているため、ＰＭＯＳ５ａのゲート及びＮＭＯＳ６ｂのゲートには常にLOWが入力されている状態に相当する。したがって、ＰＭＯＳ５ａは、常にＯＮであり、ＮＭＯＳ６ｂは常にＯＦＦである。

レベルシフタ１１は、提供部１０の後段に備えられる。レベルシフタ１１は、上記第１の実施の形態で説明した提供部２と同様であるが、提供部２のインバータ３ｅに代えてインバータ３ｊを具備し、ＮＭＯＳ３ｃのゲートをインバータ７の出力側及びインバータ３ｊの入力側に接続し、インバータ３ｊの出力側とＮＭＯＳ３ｄのゲートとを接続する点が異なる。

レベルシフタ１１は、図４に示すように、クロックのレベルを変換する場合に、クロックのネガエッジに応じた立ち下がりが、クロックのポジエッジに応じた立ち上がりよりも速い。

提供部１０は、入力端子CEからクロックのネガエッジを指定するHIGH信号を入力した場合に、入力端子CLKPADから入力したクロックを次段のレベルシフタ１１に出力する。

提供部１０の回路５において、ＰＭＯＳ５ａ，５ｂは、２段積みとされ、上のＰＭＯＳ５ａのゲートに対する入力はＧＮＤ固定される。

ネガエッジ用アドレスバッファ９の出力端子８から出力される信号は、LOWで初期化したい観点から、提供部１０の回路６からインバータ７に出力される信号はHIGHで初期化する。

そして、インバータ７の次段のレベルシフタ１１は、インバータ３ｊをＮＭＯＳ３ｄのゲートの前段に備えている。このようにインバータ３ｊがＮＭＯＳ３ｄのゲートの前段に備えられることにより、クロックのネガエッジに対してレベルシフタ１１の立ち下がりが速く応答する。

以下に、ネガエッジが用いられる旨のHIGH信号を入力した場合のネガエッジ用アドレスバッファ９の動作について説明する。

ネガエッジ用アドレスバッファ９の入力端子CEから入力される信号がHIGHの場合、ネガエッジ用アドレスバッファ９は、入力端子CLKPADからクロックを入力する状態となる。

入力端子CLKPADから入力したクロックがLOWの場合、提供部１０のインバータ７はHIGHを入力し、出力端子８から出力されるCLKB_N信号はLOWとなる。

入力端子CLKPADから入力したクロックがHIGHの場合、提供部１０のインバータ７はLOWを入力し、出力端子８から出力されるCLKB_N信号はHIGHとなる。

以上説明した本実施の形態においては、レベルシフタ１１のインバータ３ｊがＮＭＯＳ３ｄのゲートの前段に備えられているため、入力端子CLKPADから入力されたクロックがHIGHからLOWに変化するときに、回路６からインバータ７に出力される信号はLOWからHIGHに変化し、インバータ７からレベルシフタ１１に出力される信号はHIGHからLOWに変化する。

この時、インバータ３ｊからＮＭＯＳ３ｄに出力される信号は、LOWからHIGHに変化し、ＮＭＯＳ３ｄはＯＮになる。レベルシフタ１１のＮＭＯＳ３ｄの反応速度は速いため、出力端子８から出力されるCLKB_N信号のHIGHからLOWへの立ち下がりが速くなる。

したがって、本実施の形態に係るネガエッジ用アドレスバッファ９を用いることにより、ネガエッジが用いられる旨のHIGH信号を入力した場合に、ネガエッジに応じたクロックのレベルの変換を高速化できる。

（第３の実施の形態）
本実施の形態では、入力されたクロックのポジエッジが基準として用いられている場合に、上記第１の実施の形態に係るポジエッジ用アドレスバッファ１を用い、入力されたクロックのネガエッジが基準として用いられている場合に、上記第２の実施の形態に係るネガエッジ用アドレスバッファ９を用いるアドレスバッファについて説明する。

図５は、本実施の形態に係るアドレスバッファの一例を示すブロック図である。なお、本実施の形態に係るアドレスバッファ１２は、入力したクロックを所定のレベルのクロックに変換するクロック変換装置として機能する。

アドレスバッファ１２は、上記第１の実施の形態に係るポジエッジ用アドレスバッファ１と上記第２の実施の形態に係るネガエッジ用アドレスバッファ９とを具備する
ポジエッジ用アドレスバッファ１の入力端子CLKPADとネガエッジ用アドレスバッファ９の入力端子CLKPADとは、クロックパッド１３と接続され、クロックを入力する。

ポジエッジが基準に用いられているクロックがクロックパッド１３から入力される場合、ポジエッジ用アドレスバッファ１の入力端子CEBに入力されるCEB_P信号は、HIGHからLOWになる。

すると、ポジエッジ用アドレスバッファ１は、入力端子CLKPADから入力されるクロックのポジエッジに基づいて立ち下がり、入力端子CLKPADから入力されるクロックのネガエッジに基づいて立ち上がるレベル変換後のCLKB_P信号を出力する。

なお、ポジエッジ用アドレスバッファ１を用いた場合、CLKB_P信号は、入力端子CLKPADから入力されるクロックのポジエッジに応じて高速に立ち下がる。

一方、ネガエッジが基準に用いられているクロックがクロックパッド１３から入力される場合、ネガエッジ用アドレスバッファ９の入力端子CEに入力されるCE_N信号は、LOWからHIGHになる。

すると、ネガエッジ用アドレスバッファ９は、入力端子CLKPADから入力されるクロックのネガエッジに基づいて立ち下がり、入力端子CLKPADから入力されるクロックのポジエッジに基づいて立ち上がるレベル変換後のCLKB_N信号を出力する。

なお、ネガエッジ用アドレスバッファ９を用いた場合、CLKB_N信号は、入力端子CLKPADから入力されるクロックのネガエッジに応じて高速に立ち下がる。

以上説明した本実施の形態においては、入力されたクロックのポジエッジが基準に用いられている場合、入力されたクロックのポジエッジに応じて高速にHIGHからLOW、又はLOWからHIGHに切り換わるレベル変換後のクロックを出力することができる。

一方、入力されたクロックのネガエッジが基準に用いられている場合、入力されたクロックのネガエッジに応じて高速にHIGHからLOW、又はLOWからHIGHに切り換わるレベル変換後のクロックを出力することができる。

したがって、ポジエッジとネガエッジのうち基準に用いられているエッジが発生してから、このエッジに基づいてレベル変換後のクロックが出力されるまでの時間を短縮できる。

なお、上記各実施の形態に係るアドレスバッファにおいて、各構成要素は同様の動作を実現可能であれば配置を自由に変更可能であり、構成要素の追加、省略も可能である。上記各実施の形態については、上記の構成そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。

（第４の実施の形態）
本実施の形態では、クロックパッド１３から入力した外部クロックを上記第３の実施の形態に係るアドレスバッファ１２で変換し、変換されたクロックに基づいてパルスを発生するパルス発生回路を用いて内部クロックを出力するクロック発生装置について説明する。

図６は、本実施の形態に係るクロック発生装置の一例を示す回路図である。

クロック発生装置１４は、アドレスバッファ１２、ＯＲ回路１５、クロックドインバータ１６、パルス発生回路１７を具備する。

ＯＲ回路１５の第１の入力端子は、ポジエッジ用アドレスバッファ１の出力端子８と接続される。ＯＲ回路１５の第２の入力端子は、ネガエッジ用アドレスバッファ９の出力端子８と接続される。ＯＲ回路１５の出力端子は、クロックドインバータ１６の入力側と接続される。

クロックドインバータ１６の入力側は、ＯＲ回路１５の出力端子と接続される。クロックドインバータ１６の出力側は、パルス発生回路１７の入力端子と接続される。

パルス発生回路１７の入力端子は、クロックドインバータ１６の出力側と接続される。パルス発生回路１７の出力端子からCLK信号が出力される。

パルス発生回路１７は、入力したクロックのポジエッジ（クロックの立ち上がり）を検出した場合にパルスを発生させ、内部クロックを出力する。

クロック発生回路１４において、CLKB_P信号とCLKB_N信号とをＯＲ回路１５で受けることとしたのは、クロックドインバータ１６とパルス発生回路１７との間を、ＨＩＧＨで初期化するためである。なお、このＯＲ回路１５に代えてＡＮＤ回路を備えた場合には、クロックドインバータ１６とパルス発生回路１７との間を、ＬＯＷで初期化することになり、CEB信号（チップイネーブルバー信号）がイネーブルになった時点で、CLK信号のパルスが出力され、不具合が生じることになる。

以下に、外部機器でポジエッジが基準として用いられる場合のクロック発生装置１４の動作について説明する。

ポジエッジ用アドレスバッファ１の入力端子CEBから入力される信号がLOWの場合、ポジエッジ用アドレスバッファ１は、入力端子CLKPADから外部機器のクロックを入力する状態となる。

入力端子CLKPADから入力したクロックがLOWの場合、ポジエッジ用アドレスバッファ１のインバータ７はHIGHを入力し、ポジエッジ用アドレスバッファ１の出力端子８から出力されるCLKB_P信号はHIGHとなる。

すると、ＯＲ回路１５にHIGHが入力され、ＯＲ回路１５とクロックドインバータ１６の間はHIGHとなり、クロックドインバータ１６とパルス発生回路１７との間はLOWとなる。

一方、入力端子CLKPADから入力したクロックがHIGHの場合、ポジエッジ用アドレスバッファ１のインバータ７はLOWを入力し、ポジエッジ用アドレスバッファ１の出力端子８から出力されるCLKB_P信号はLOWとなる。

すると、ＯＲ回路１５にLOWが入力され、ＯＲ回路１５とクロックドインバータ１６の間はLOWとなり、クロックドインバータ１６とパルス発生回路１７との間はHIGHとなる。

入力端子CLKPADから入力したクロックがLOWからHIGHに変化した場合、上記動作より、パルス発生回路１７への入力信号は、HIGH、LOW、HIGHと変化し、パルス発生条件であるLOWからHIGHに立ち上がるポジエッジがパルス発生回路１７によって検出される。

ポジエッジがパルス発生回路１７に検出されると、パルスが発生され、これにより得られるCLK信号が出力される。

パルス発生回路１７から出力されたCLK信号は、クロック発生装置１４から出力される。

ここで、上記第１の実施の形態で説明したように、ポジエッジ用アドレスバッファ１のＮＭＯＳ３ｄの反応速度は速いため、CLKB_P信号のHIGHからLOWへの立ち下がりが速くなる。

そして、レベルシフタ３の立ち下がりが速いと、パルス発生回路１７に対する立ち上がり入力が速くなり、この結果CLK信号の発生を速くすることができる。

以下に、外部機器でネガエッジが基準として用いられる場合のクロック発生装置１４の動作について説明する。

入力端子CLKPADから入力したクロックがLOWの場合、提供部１０のインバータ７はHIGHを入力し、ネガエッジ用アドレスバッファ９の出力端子８から出力されるCLKB_N信号はLOWとなる。

入力端子CLKPADから入力したクロックがHIGHの場合、提供部１０のインバータ７はLOWを入力し、ネガエッジ用アドレスバッファ９の出力端子８から出力されるCLKB_N信号はHIGHとなる。

このように入力端子CLKPADから入力したクロックがHIGHからLOWに変化した場合、上記動作より、パルス発生回路１７への入力信号は、LOWからHIGHに変化し、LOWからHIGHに立ち上がるポジエッジが発生する。

このポジエッジがパルス発生回路１７に検出され、パルスが発生され、これによりCLK信号が出力される。

ここで、上記第２の実施の形態で説明したように、ネガエッジ用アドレスバッファ９のＮＭＯＳ３ｄの反応速度は速いため、CLKB_N信号のHIGHからLOWへの立ち下がりが速くなる。

そして、レベルシフタ１１の立ち下がりが速いと、パルス発生回路１７に対する立ち上がり入力が速くなり、この結果CLK信号の発生を速くすることができる。

以上説明したように、本実施の形態では、外部機器から入力したクロックがポジエッジ、ネガエッジのいずれを基準としている場合であっても、内部機器に用いる内部クロックの発生を高速化できる。

（第５の実施の形態）
フラッシュメモリなどの記録装置には、ＴＳＯＰ品及びＭＣＰ品の２種類がある。例えば、図７に示すＴＳＯＰ品の記録装置１９と図８に示すＭＣＰ品の記録装置２０とでは、同一の信号Ａを入力するパッド１９ａ，２０ａの位置、同一の信号Ｂを出力するパッド１９ｂ，２０ｂの位置がそれぞれ異なる場合がある。

すなわち、ＴＳＯＰ品の記録装置１９でクロックを入力するクロックパッド１９ｃの配置されている位置に、ＭＣＰ品の記録装置２０でクロックではない他の信号Ｄを入力するパッド２０ｄが配置されている場合がある。

記録装置の中には、ＴＳＯＰ品として利用するか、ＭＣＰ品として利用するかを設定可能な装置がある。

本実施の形態では、記録装置がＴＳＯＰ品として利用される場合に、ＴＳＯＰ用のアドレスバッファを用いて内部クロックを出力し、記録装置がＭＣＰ品として利用される場合に、ＭＣＰ用のアドレスバッファを用いて内部クロックを出力するクロック発生装置について説明する。

図９は、本実施の形態に係るクロック発生装置の一例を示す回路図である。

クロック発生装置２１は、ＴＳＯＰ側アドレスバッファ１２ａ、ＭＣＰ側アドレスバッファ１２ｂ、回路２２，２３、パルス発生回路１７ａ，１７ｂを具備する。

なお、本実施の形態にクロック発生装置２１を具備する記録装置には、ＴＳＯＰ品として利用するかＭＣＰ品として利用するかの設定を記録する記録部が具備されているとする。この記録部は、記録装置がＴＳＯＰ品として利用される場合、設定値ROMA＝１（HIGH）を記録する。また、記録部は、記録装置がＭＣＰ品として利用される場合、設定値ROMA＝0（LOW）を記録する。

ＴＳＯＰ側アドレスバッファ１２ａは、記録装置がＴＳＯＰ品として利用される場合に、ＴＳＯＰの場合にクロックを入力するクロックパッド１３ａから、外部クロックを入力する。

ＭＣＰ側アドレスバッファ１２ｂは、記録装置がＭＣＰ品として利用される場合に、ＭＣＰの場合にクロックを入力するクロックパッド１３ｂから、外部クロックを入力する。

本実施の形態では、ＴＳＯＰ側アドレスバッファ１２ａ、及びＴＳＯＰ側アドレスバッファ１２ａに具備されるポジエッジ用アドレスバッファ１ａとネガエッジ用アドレスバッファ９ａの構成及び作用は、上記実施の形態で説明したアドレスバッファ１２、ポジエッジ用アドレスバッファ１、ネガエッジ用アドレスバッファ９と同様であるため、説明を省略する。

また、ＭＣＰ側アドレスバッファ１２ｂ、及びＭＣＰ側アドレスバッファ１２ｂに具備されるポジエッジ用アドレスバッファ１ｂとネガエッジ用アドレスバッファ９ｂの構成及び作用は、上記実施の形態で説明したアドレスバッファ１２、ポジエッジ用アドレスバッファ１、ネガエッジ用アドレスバッファ９と同様であるため、説明を省略する。

図９では、ＴＳＯＰ側アドレスバッファ１２ａとＭＣＰ側アドレスバッファ１２ｂの入力端子CLKPADを除く他の入力端子については省略している
回路２２は、ＯＲ回路１５、クロックドインバータ１６，２２ａを具備する。

インバータ２２ａは、記録部の設定値ROMAを入力する。インバータ２２ａによって反転された設定値ROMAは、クロックドインバータ１６に出力される。

クロックドインバータ１６は、記録部に記録されている設定値ROMA＝1のとき、回路２２を有効とする。

回路２２の出力側は、パルス発生回路１７ａ，１７ｂに接続される。

回路２３は、ＰＭＯＳ２３ａ、ＮＯＲ回路２３ｂ、ＮＭＯＳ２３ｃ、インバータ２３ｄを具備する。

また、ＮＯＲ回路２３ｂは、ＰＭＯＳ２４，２５、ＮＭＯＳ２６，２７を具備する。

ＰＭＯＳ２３ａのソースは、電源端子２３ｅと接続される。ＰＭＯＳ２３ａのゲートは、記録部に記録されている設定値ROMAを入力する。設定値ROMA=1の場合、ＰＭＯＳ２３ａはＯＦＦとなり、設定値ROMA=0の場合、ＰＭＯＳ２３ａはＯＮとなる。ＰＭＯＳ２３ａのドレインは、ＰＭＯＳ２４のソースと接続される。

ＰＭＯＳ２４のソースは、ＰＭＯＳ２３ａのドレインと接続される。ＰＭＯＳ２４のゲートは、ＭＣＰ側アドレスバッファ１２ｂのネガエッジ用アドレスバッファ９ｂの出力端子８及びＮＭＯＳ２７のゲートと接続される。ＰＭＯＳ２４のドレインは、ＰＭＯＳ２５のソースと接続される。

ＰＭＯＳ２５のソースは、ＰＭＯＳ２４のドレインと接続される。ＰＭＯＳ２５のゲートは、ＭＣＰ側アドレスバッファ１２ｂのポジエッジ用アドレスバッファ１ｂの出力端子８及びＮＭＯＳ２６のゲートと接続される。ＰＭＯＳ２５のドレインは、ＮＭＯＳ２６のドレイン、ＮＭＯＳ２７のドレイン、回路２３の出力端子と接続される。

ＮＭＯＳ２６のドレインは、ＰＭＯＳ２５のドレイン、ＮＭＯＳ２７のドレイン、回路２３の出力端子と接続される。ＮＭＯＳ２６のゲートは、ＭＣＰ側アドレスバッファ１２ｂのポジエッジ用アドレスバッファ１ｂの出力端子８及びＰＭＯＳ２５のゲートと接続される。ＮＭＯＳ２６のソースは、ＮＭＯＳ２３ｃのドレイン及びＮＭＯＳ２７のソースと接続される。

ＮＭＯＳ２７のドレインは、ＰＭＯＳ２５のドレイン、ＮＭＯＳ２６のドレイン、回路２３の出力端子と接続される。ＮＭＯＳ２７のゲートは、ＭＣＰ側アドレスバッファ１２ｂのネガエッジ用アドレスバッファ９ｂの出力端子８及びＰＭＯＳ２４のゲートと接続される。ＮＭＯＳ２７のソースは、ＮＭＯＳ２６のソース及びＮＭＯＳ２３ｃのドレインと接続される。

ＮＭＯＳ２３ｃのドレインは、ＮＭＯＳ２６のソース及びＮＭＯＳ２７のソースと接続される。ＮＭＯＳ２３ｃのゲートは、インバータ２３ｄの出力側と接続される。ＮＭＯＳ２３ｃのソースは、基準電源端子２３ｆと接続される。

インバータ２３ｄは、記録部の設定値ROMAを入力し、反転された設定値ROMAをＮＭＯＳ２３ｃのゲートに出力する。

回路２３は、記録部に記録されている設定値ROMA＝0のときに有効となり、ＭＣＰ側アドレスバッファ１２ｂからの出力信号を入力する点で、設定値ROMA=0のときに有効となり、ＴＳＯＰ側アドレスバッファ１２ａからの出力信号を入力する上記回路２２と相違するが、役割については回路２２と同様である。

回路２３の出力端子は、パルス発生回路１７ａ，１７ｂに接続される。

パルス発生回路１７ａ，１７ｂは、上記第４の実施の形態で説明したパルス発生回路１７と同様の構成であり同様に作用する。

なお、本実施の形態では、パルス発生回路１７ａは、チップの中央部に具備され、チップ中央部にCLK信号を出力するとする。

また、パルス発生回路１７ｂは、チップの下部に具備され、チップ下部にCLK信号を出力するとする。

パルス発生回路１７ａ，１７ｂは、エッジの立ち上がりを検出してパルスを発生させる。このため、回路２２，２３から出力される信号の初期状態をHIGHとする。

クロック発生装置２１では、設定値ROMAを用いて回路２２と回路２３との切り換えを行う。

クロック発生装置２１を具備する記録装置は、設定値ROMAにしたがってＴＳＯＰ品として利用するかＭＣＰ品として利用するか定まる。

クロック発生装置２１は、設定値ROMA=1のときに、ＴＳＯＰ用のクロックパッド１３ａからのクロックを有効とする。

回路２２において、CLKB_P信号又はCLKB_N信号をＯＲ回路１５で入力する理由は、上述したように、パルス発生回路１７ａ，１７ｂの手前のノードをHIGHで初期化するためである。ＯＲ回路１５に代えてＡＮＤ回路を用いると、パルス発生回路１７ａ，１７ｂの手前のノードはLOWで初期化され、CEB信号がイネーブルになった時点で一つのCLK信号のパルスが発生していまい、不具合となる。

回路２３において、CLKB_P信号又はCLKB_N信号をＮＯＲ回路２３ｂで入力する理由も同様である。

以下に、クロック発生装置２１の回路２２，２３によるＴＳＯＰ品とＭＣＰ品の切換動作の一例について説明する。

クロック発生装置２１は、回路２２，２３に設定値ROMAを入力する。設定値ROMA=１の場合に回路２２を有効とし、回路２３を無効とする。これにより、ＴＳＯＰ側のクロックパッド１３ａから入力されたクロックを有効とすることができる。

一方、設定値ROMA=0の場合に回路２２を無効とし、回路２３を有効とする。これにより、ＭＣＰ側のクロックパッド１３ｂから入力されたクロックを有効とすることができる。

本実施の形態では、パルス発生回路１７ａ，１７ｂにより有効なパッドから入力したクロックにしたがって内部クロックを発生させることができる。

なお、上記第４及び第５の実施の形態に係るクロック発生装置において、各構成要素は同様の動作を実現可能であれば配置を自由に変更可能であり、構成要素の追加、省略も可能である。上記各実施の形態については、上記の構成そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。

（第６の実施の形態）
本実施の形態では、上記第５の実施の形態で説明したクロック発生装置２１とその前段の回路とを具備する記録装置について説明する。

図１０は、本実施の形態に係る記録装置の一例を示す回路図である。なお、この図１０において、クロック発生装置２１のＴＳＯＰ側アドレスバッファ１２ａとＭＣＰ側アドレスバッファ１２ｂの後段の回路については省略している。

本実施の形態に係る記録装置２８の記録部２８ａは、設定値ROMAと設定値ROMBを記録しているとする。

記録装置の種別に、ＰＡＧＥ品とＢＵＲＳＴ品がある。

本実施の形態に係る記録装置２８は、設定値ROMB=1の場合、ＰＡＧＥ品として動作し、設定値ROMB=0の場合、ＢＵＲＳＴ品として動作する。

ＰＡＧＥ品の場合、記録装置２８は、ページ読み出しを行うため、クロックを利用しない。ＰＡＧＥ品の場合、記録装置２８においてクロックは利用されないため、クロック発生装置２１は動作する必要がない。これに対し、ＢＵＲＳＴ品の場合、記録装置２８は、クロックを利用する。

記録装置２８は、ＴＳＯＰ側設定判断回路２９、ＴＳＯＰ側エッジ判断回路３０、ＴＳＯＰ側チップイネーブルバッファ３１，３２、ＭＣＰ側設定判断回路３３、ＭＣＰ側エッジ判断回路３４、ＭＣＰ側チップイネーブルバッファ３５，３６、クロック発生装置２１を具備する。

ＴＳＯＰ側設定判断回路２９は、記録装置２８の設定がＴＳＯＰ品であるとともにＢＵＲＳＴ品であるかを判断する。

ＴＳＯＰ側エッジ判断回路３０は、EDG信号に基づいて、入力されるクロックについてポジエッジとネガエッジのいずれが基準として用いられているか判断する。

ＴＳＯＰ側チップイネーブルバッファ３１は、記録装置２８の設定がＴＳＯＰ品であるとともにＢＵＲＳＴ品であり、入力されるクロックのポジエッジが基準として用いられている場合に、ＴＳＯＰ側アドレスバッファ１２ａのポジエッジ用アドレスバッファ１ａを有効とし、他の場合に、ＴＳＯＰ側アドレスバッファ１２ａのポジエッジ用アドレスバッファ１ａを無効とする。

ＴＳＯＰ側チップイネーブルバッファ３２は、記録装置２８の設定がＴＳＯＰ品であるとともにＢＵＲＳＴ品であり、入力されるクロックのネガエッジが基準として用いられている場合に、ＴＳＯＰ側アドレスバッファ１２ａのネガエッジ用アドレスバッファ９ａを有効とし、他の場合に、ＴＳＯＰ側アドレスバッファ１２ａのネガエッジ用アドレスバッファ９ａを無効とする。

ＭＣＰ側設定判断回路３３は、記録装置２８の設定がＭＣＰ品であるとともにＢＵＲＳＴ品であるかを判断する。

ＭＣＰ側エッジ判断回路３４は、上記ＴＳＯＰ側エッジ判断回路３０と同様に、EDG信号に基づいて、入力されるクロックについてポジエッジとネガエッジのいずれが基準として用いられているか判断する。

ＭＣＰ側チップイネーブルバッファ３５は、記録装置２８の設定がＭＣＰ品であるとともにＢＵＲＳＴ品であり、入力されるクロックのポジエッジが基準として用いられている場合に、ＭＣＰ側アドレスバッファ１２ｂのポジエッジ用アドレスバッファ１ｂを有効とし、他の場合に、ＭＣＰ側アドレスバッファ１２ｂのポジエッジ用アドレスバッファ１ｂを無効とする。

ＭＣＰ側チップイネーブルバッファ３６は、記録装置２８の設定がＴＳＯＰ品であるとともにＢＵＲＳＴ品であり、入力されるクロックのネガエッジが基準として用いられている場合に、ＭＣＰ側アドレスバッファ１２ｂのネガエッジ用アドレスバッファ９ｂを有効とし、他の場合に、ＭＣＰ側アドレスバッファ１２ｂのネガエッジ用アドレスバッファ９ｂを無効とする。

ＴＳＯＰ側設定判断回路２９は、インバータ２９ａ、ＡＮＤ回路２９ｂ、インバータ２９ｃ、ＯＲ回路２９ｄ、ＯＲ回路２９ｅを具備する。

インバータ２９ａは、NODEB信号を入力し、反転したNODEB信号をＡＮＤ回路２９ｂの入力側に出力する。

ＡＮＤ回路２９ｂは、反転したNODEB信号とNODEA信号とを入力し、論理積を求め、結果を示す信号をＯＲ回路２９ｅに出力する。

インバータ２９ｃは、設定値ROMAを入力し、反転した設定値ROMをＯＲ回路２９ｄに出力する。

ＯＲ回路２９ｄは、反転したROMAと設定値ROMBとを入力し、論理和を求め、結果を示す信号をＯＲ回路２９ｅに出力する。

ＯＲ回路２９ｅは、ＡＮＤ回路２９ｂとＯＲ回路２９ｄとから入力した信号の論理和を求め、結果を示す信号を後段のＴＳＯＰ側エッジ判断回路３０に出力する。

ＴＳＯＰ側エッジ判断回路３０は、インバータ３０ａとＯＲ回路３０ｂ，３０ｃを具備する。

インバータ３０ａは、EDG信号を入力し、反転したEDG信号をＯＲ回路３０ｂに出力する。

ＯＲ回路３０ｂは、反転したEDG信号とＴＳＯＰ側設定判断回路２９から出力された信号の論理和を求め、結果をＴＳＯＰ側チップイネーブルバッファ３１の入力端子DISABLEに出力する。

ＯＲ回路３０ｂは、EDG信号とＴＳＯＰ側設定判断回路２９から出力された信号の論理和を求め、結果をＴＳＯＰ側チップイネーブルバッファ３２の入力端子DISABLEに出力する。

ＭＣＰ側設定判断回路３３は、上記ＴＳＯＰ側設定判断回路２９からインバータ２９ｃを除去した構成である。

ＭＣＰ側エッジ判断回路３４は、上記ＴＳＯＰ側エッジ判断回路３０と同様の構成であり、ＭＣＰ側設定判断回路３３の後段に備えられ、ＭＣＰ側チップイネーブルバッファ３５，３６の前段に備えられている。

以上のような構成を持つ記録装置２８の動作について以下に説明する。

ＴＳＯＰ側設定判断回路２９は、設定値ROMAを入力すると、ＴＳＯＰ品かＭＣＰ品か判断を行う。

設定値ROMA=1の場合、ＴＳＯＰ側設定判断回路２９のインバータ２９ｃは、設定値ROMA=1を反転し、設定値ROMA=0とする。ＯＲ回路２９ｄは、設定値ROMA=0と設定値ROMBの論理和を求める。

設定値ROMB=0の場合、ＯＲ回路２９ｄは０を次段のＯＲ回路２９ｅに出力する。

NODEB信号は、テストモードに使用する信号であり、通常は０に設定されている。非同期である旨を示すNODEA信号が０の場合、記録装置２８はＢＵＲＳＴモードとなる。

NODEB信号=0、NODEA信号=0を入力した場合、ＡＮＤ回路２９ｂは０を次段のＯＲ回路２９ｅに出力する。

ＯＲ回路２９ｅは、ＯＲ回路２９ｄとＡＮＤ回路２９ｂとから０を入力すると、０をＴＳＯＰ側エッジ判断回路３０の３０ｂ，３０ｃに出力する。

ＴＳＯＰ側エッジ判断回路３０の入力するEDG信号=1の場合、入力されるクロックのポジエッジが基準として用いられている。逆に、ＴＳＯＰ側エッジ判断回路３０の入力するEDG信号が０の場合、入力されるクロックのネガエッジが基準として用いられている。

ＴＳＯＰ側エッジ判断回路３０は、EDG信号の設定を判断し、EDG信号=0の
場合、ポジエッジ側のＴＳＯＰ側チップイネーブルバッファ３１を無効（ディスエーブル）にし、ネガエッジ側のＴＳＯＰ側チップイネーブルバッファ３２を有効（イネーブル）にする。

さらに、設定値ROMA=1の場合、ＭＣＰ側設定判断回路３３のＯＲ回路３３ｄは、設定値ROMA=1と設定値ROMBの論理和を求める。

設定値ROMB=0の場合、ＯＲ回路３３ｄは１を次段のＯＲ回路３３ｅに出力する。

ＯＲ回路３３ｅは、ＯＲ回路３３ｄから１を入力すると、１をＭＣＰ側エッジ判断回路３４の３４ｂ，３４ｃに出力する。

ＭＣＰ側エッジ判断回路３４のＯＲ回路３４ｂは、ＭＣＰ側設定判断回路３３のＯＲ回路３３ｅから１を入力すると、ポジエッジ側のＭＣＰ側チップイネーブルバッファ３５を無効（ディスエーブル）にする。

また、ＭＣＰ側エッジ判断回路３４のＯＲ回路３４ｃは、ＭＣＰ側設定判断回路３３のＯＲ回路３３ｅから１を入力すると、ネガエッジ側のＭＣＰ側チップイネーブルバッファ３６を無効（ディスエーブル）にする。

この結果、設定値ROMB=0、設定値ROMA=1、EDG信号=0の場合、ＴＳＯＰ側チップイネーブルバッファ３１，３２とＭＣＰ側チップイネーブルバッファ３５，３６のうち動作するのは、ＴＳＯＰ側チップイネーブルバッファ３２のみとなる。

なお、設定値ROMB=0、設定値ROMA=1、EDG信号=1の場合、ＴＳＯＰ側チップイネーブルバッファ３１，３２とＭＣＰ側チップイネーブルバッファ３５，３６のうち有効となるのはＴＳＯＰ側チップイネーブルバッファ３１のみとなる。

設定値ROMB=0、設定値ROMA=0、EDG信号=0の場合、ＴＳＯＰ側チップイネーブルバッファ３１，３２とＭＣＰ側チップイネーブルバッファ３５，３６のうち有効となるのはＭＣＰ側チップイネーブルバッファ３６のみとなる。

設定値ROMB=0、設定値ROMA=0、EDG信号=1の場合、ＴＳＯＰ側チップイネーブルバッファ３１，３２とＭＣＰ側チップイネーブルバッファ３５，３６のうち有効となるのはＭＣＰ側チップイネーブルバッファ３５のみとなる。

設定値ROMB=1の場合、ＴＳＯＰ側設定判断回路２９からＴＳＯＰ側エッジ判断回路３０のＯＲ回路３０ｂ，３０ｃに出力される信号は１となる。この結果、ＴＳＯＰ側チップイネーブルバッファ３１、ＴＳＯＰ側チップイネーブルバッファ３２は双方とも無効となる。

また、設定値ROMB=1の場合、ＭＣＰ側設定判断回路３３からＭＣＰ側エッジ判断回路３４のＯＲ回路３４ｂ，３４ｃに出力される信号も１となる。この結果、ＭＣＰ側チップイネーブルバッファ３５、ＭＣＰ側チップイネーブルバッファ３６は双方とも無効となる。

この結果、設定値ROMB=1の場合、全てのＴＳＯＰ側チップイネーブルバッファ３１，３２とＭＣＰ側チップイネーブルバッファ３５，３６は、無効となり、クロック発生装置２１は、ＴＳＯＰ側のクロックパッド１３ａから入力されるクロックとＭＣＰ側のクロックパッド１３ｂから入力されるクロックの双方を入力しない状態となる。

このように、設定値ROMBを切り換えることにより、ＰＡＧＥ品とＢＵＲＳＴ品の切り換えが可能になる。

以下に、ＴＳＯＰ側チップイネーブルバッファ３１，３２とＭＣＰ側チップイネーブルバッファ３５，３６とクロック発生装置２１の関係について説明する。

ここでは、記録装置２８はＭＣＰ品であり、入力されるクロックはポジエッジが基準として用いられる場合について説明するが、ＴＳＯＰ品の場合やネガエッジが基準として用いられる場合も同様である。

記録装置２８はＭＣＰ品であり、入力されるクロックはポジエッジが基準として用いられる場合、設定値ROMA=0、設定値ROMB=0、EDG信号=1となる。

この場合、上述したように、ポジエッジを扱うＭＣＰ側のチップイネーブルバッファ３５は有効となり、他のチップイネーブルバッファ３１，３２，３６は無効となる。

ＭＣＰ側チップイネーブルバッファ３５は有効であるので、ＣＥＢ＝０のとき、ＭＣＰ側チップイネーブルバッファ３５から出力されるMCP_CEB_P信号=0となり、ＣＥＢ＝１のとき、ＭＣＰ側チップイネーブルバッファ３５から出力されるMCP_CEB_P信号=1となる。

ＴＳＯＰ側チップイネーブルバッファ３１は無効であるので、ＴＳＯＰ側チップイネーブルバッファ３１から出力されるTSOP_CEB_P信号=1となる。

ＴＳＯＰ側チップイネーブルバッファ３２は無効であるので、ＴＳＯＰ側チップイネーブルバッファ３２から出力されるTSOP_CE_N信号=0となる。

ＭＣＰ側チップイネーブルバッファ３６は無効であるので、ＭＣＰ側チップイネーブルバッファ３６から出力されるMCP_CE_N信号=0となる。

この結果、ＴＳＯＰ側アドレスバッファ１２ａのポジエッジ用アドレスバッファ１ａの入力端子CEBは、TSOP_CEB_P信号=1を入力し、無効となる。

ＴＳＯＰ側アドレスバッファ１２ａのネガエッジ用アドレスバッファ９ａの入力端子CEは、TSOP_CE_N信号=0を入力し、無効となる。

ＭＣＰ側アドレスバッファ１２ｂのネガエッジ用アドレスバッファ９ｂの入力端子CEは、MCP_CE_N信号=0を入力し、無効となる。

クロック発生装置２１の構成については、上記図１、図３、図９で詳細に表されている。

入力端子CEBに入力された信号が１のとき、ＴＳＯＰ側アドレスバッファ１２ａのポジエッジ用アドレスバッファ１ａのインバータ７の手前は、LOWに固定される。

入力端子CEに入力された信号が０のとき、ＴＳＯＰ側アドレスバッファ１２ａのネガエッジ用アドレスバッファ９ａのインバータ７の手前は、HIGHに固定される。

この結果、図９のＯＲ回路１５に入力される２つの信号は、LOWに初期化される。

なお、ポジエッジ用アドレスバッファ１ａ又はネガエッジ用アドレスバッファ９ａを無効にした場合には、後段のＯＲ回路１５にLOWが入力されることが重要である。このため、本実施の形態では、無効にしたポジエッジ用アドレスバッファ１ａ又はネガエッジ用アドレスバッファ９ａからの出力信号をLOWに初期化している。

なぜなら、無効にしたポジエッジ用アドレスバッファ１ａ又はネガエッジ用アドレスバッファ９ａからの出力信号がHIGHであり、後段のＯＲ回路１５がHIGHを入力すると、有効な側のポジエッジ用アドレスバッファ１ａ又はネガエッジ用アドレスバッファ９ａからの出力が変化しても、ＯＲ回路１５からの出力がHIGHで固定され、変化しないためである。

以上説明した本実施の形態に係る記録装置２８は、ＰＡＧＥ品としてもＢＵＲＳＴ品としても利用でき、ＴＳＯＰ品としてもＭＣＰ品としても利用できる。

また、記録装置２８は、入力したクロックがポジエッジを基準に用いられている場合であってもネガエッジを基準に用いられている場合であっても、入力したクロックに基づいて高速に内部クロックを発生させることができる。この結果、記録装置２８の高速化が図られる。

なお、本実施の形態に係る記録装置２８において、各構成要素は同様の動作を実現可能であれば配置を自由に変更可能であり、構成要素の追加、省略も可能である。上記各実施の形態については、上記の構成そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。

（第７の実施の形態）
本実施の形態では、レベルシフタ３、１１からの出力信号をＮＯＲ回路が入力し、ＮＯＲ回路からの出力信号をパルス発生回路１７が入力する構成について詳細に説明する。

図１１は、本実施の形態に係るクロック発生装置の一例を示す回路図である。

クロック発生装置３８は、上記第４の実施の形態で説明した図６と同様であり、上記図６のＯＲ回路１５とクロックドインバータ１６がＮＯＲ回路３９に相当する。

クロック発生装置３８は、外部クロックであるCLKP信号の立ち上がり、また外部クロックであるCLKN信号の立ち下がりによりCLKパルスを発生する。なお、CLKP信号とCLKN信号とは、共通の入力端子CLKPADから入力されるとしてもよい。

CEB=HIGH及びCE=LOWの時は、初期状態を示す。初期状態において、レベルシフタ３からの出力信号CLKB_Pとレベルシフタ１１からの出力信号CLKB_Nとは、双方ともLOWに初期化される。また、初期状態において、ＮＯＲ回路３９からの出力信号であるNOR出力信号は、HIGHに初期化される。

図１２は、CLKP信号がLOWの時にCEB信号をイネーブルにした場合の波形の一例を示す図である。

初期状態からCEB=LOWに変化すると、CLKB_P=HIGHとなり、NOR出力信号はLOWに変化する。

その後、CLKP信号の立ち上がりエッジにより、CLKB_P=LOWとなり、NOR出力信号はHIGHに変化する。

NOR出力信号の立ち上がりエッジにより、CLK信号は、１ショットのパルスとなる。その後は、同様にCLKP信号の立ち上がりエッジにしたがってCLK信号の１ショットパルスが発生する。

図１３は、CLKP信号がHIGHの時にCEB信号をイネーブルにした場合の波形の一例を示す図である。

初期状態からCEB=LOWに変化すると、CLKB_P=LOWの状態が維持され、NOR出力信号はHIGHの状態を維持する。

その後、CLKP信号の立ち下がりエッジにより、CLKB_P=HIGHとなり、NOR出力信号はLOWに変化する。

図１４は、CLKN信号がLOWの時にCE信号をイネーブルにした場合の波形の一例を示す図である。

初期状態からCE=HIGHに変化すると、CLKB_N=LOWの状態が維持され、NOR出力信号はHIGHの状態を維持する。

その後、CLKN信号の立ち上がりエッジにより、CLKB_N=HIGHとなり、NOR出力信号はLOWに変化する。

その後、CLKN信号の立ち下がりエッジにより、CLKB_N=LOWとなり、NOR出力信号はHIGHに変化する。

NOR出力信号の立ち上がりエッジにより、CLK信号は、１ショットのパルスとなる。その後は、同様にCLKN信号の立ち下がりエッジにしたがってCLK信号の１ショットパルスが発生する。

図１５は、CLKN信号がHIGHの時にCE信号をイネーブルにした場合の波形の一例を示す図である。

初期状態からCE=HIGHに変化すると、CLKB_N=HIGHとなり、NOR出力信号はLOWに変化する。

このように、図１２から図１５のどの場合においても、CEB信号及びCE信号をイネーブルにした後は、入力端子CLKPADに入力される信号のエッジにしたがって、内部クロックであるCLK信号が発生する。

（第８の実施の形態）
本実施の形態では、上記図１１のクロック発生装置３８において、ＮＯＲ回路３９の代わりに、ＮＡＮＤ回路を用いた場合について説明する。

図１６は、レベルシフタ３から出力されるCLKB_P信号とレベルシフタ１１から出力されるCLKB_N信号とをＮＡＮＤ回路４１で受けるクロック発生装置の一例を示す回路図である。

この図１６のクロック発生装置４０では、ＮＡＮＤ回路４１への入力の初期値をHIGHとする必要がある。

このため、図１６のクロック発生装置４０では、上記図１１のクロック発生装置３８におけるCEB信号、VDDQ信号、GND信号、CE信号の入力に代えて、それぞれGND信号、CE信号、CEB信号、VDDQ信号が入力される。

クロック発生装置４０において、CEB=HIGH及びCE=LOWの時は、初期状態を示す。初期状態において、レベルシフタ３からの出力信号CLKB_Pとレベルシフタ１１からの出力信号CLKB_Nとは、双方ともHIGHに初期化される。また、初期状態において、ＮＡＮＤ回路４１からの出力信号であるNAND出力信号は、LOWに初期化される。

図１７は、CLKP信号がLOWの時にCE信号をイネーブルにした場合の波形の一例を示す図である。

初期状態からCE=HIGHに変化すると、CLKB_P=HIGHが維持され、NAND出力信号はLOWの状態を維持する。

その後、CLKP信号の立ち上がりエッジにより、CLKB_P=LOWとなり、NAND出力信号はHIGHに変化する。

NAND出力信号の立ち上がりエッジにより、CLK信号は、１ショットのパルスとなる。その後は、同様にCLKP信号の立ち上がりエッジにしたがってCLK信号の１ショットパルスが発生する。

図１８は、CLKP信号がHIGHの時にCE信号をイネーブルにした場合の波形の一例を示す図である。

初期状態からCE=HIGHに変化すると、CLKB_P=LOWとなり、NAND出力信号はHIGHに変化する。

NAND出力信号の立ち上がりエッジにより、CLK信号は、１ショットのパルスとなる。この場合、CLKP信号の立ち上がりエッジではなくCE信号の立ち上がりエッジによりCLK信号の１ショットパルスが発生するため、誤動作の原因となる。

図１９は、CLKN信号がLOWの時にCEB信号をイネーブルにした場合の波形の一例を示す図である。

初期状態からCEB=LOWに変化すると、CLKB_N=LOWとなり、NAND出力信号はHIGHに変化する。

NAND出力信号の立ち上がりエッジにより、CLK信号は、１ショットのパルスとなる。この場合、CLKN信号の立ち下がりエッジではなくCEB信号の立ち下がりエッジによりCLK信号の１ショットパルスが発生するため、誤動作の原因となる。

図２０は、CLKN信号がHIGHの時にCEB信号をイネーブルにした場合の波形の一例を示す図である。

初期状態からCEB=LOWに変化すると、CLKB_N=HIGHが維持され、NAND出力信号はLOWの状態を維持する。

その後、CLKN信号の立ち下がりエッジにより、CLKB_N=LOWとなり、NAND出力信号はHIGHに変化する。

NAND出力信号の立ち上がりエッジにより、CLK信号は、１ショットのパルスとなる。その後は、同様にCLKN信号の立ち下がりエッジにしたがってCLK信号の１ショットパルスが発生する。

（第９の実施の形態）
本実施の形態では、上記図１１のクロック発生装置３８（第７の実施の形態）におけるＮＯＲ回路３９の代わりにＮＡＮＤ回路を用い、さらに、誤動作しないようにＮＡＮＤ回路の入力側及び出力側にインバータを具備する場合について説明する。

図２１は、レベルシフタ３から出力されるCLKB_P信号とレベルシフタ１１から出力されるCLKB_N信号とが、インバータ４３ａ，４３ｂ経由でＮＡＮＤ回路４１に入力され、ＮＡＮＤ回路４１からの出力信号がインバータ４３ｃ経由でパルス発生回路１７に出力されるクロック発生装置の一例を示す回路図である。

この図２１のクロック発生装置４２は、CLKP信号の立ち上がり及びCLKN信号の立ち下がりに基づいて、CLK信号のパルスを発生させる。

上記図１１のクロック発生装置３８におけるＮＯＲ受けを論理的にＮＡＮＤ受けにするために、図２１では、ＮＡＮＤ回路４１の入力側にインバータ４３ａ，４３ｂを備え、ＮＡＮＤ回路４１の出力側にインバータ４３ｃを備える。

図２２は、上記図２１のクロック発生装置４２において、CLKP信号がLOWの時にCEB信号をイネーブルにした場合の波形の一例を示す図である。

図２３は、クロック発生装置４２において、CLKP信号がHIGHの時にCEB信号をイネーブルにした場合の波形の一例を示す図である。

図２４は、クロック発生装置４２において、CLKN信号がLOWの時にCE信号をイネーブルにした場合の波形の一例を示す図である。

図２５は、クロック発生装置４２において、CLKN信号がHIGHの時にCE信号をイネーブルにした場合の波形の一例を示す図である。

この図２２から図２５は、上記図１２から図１５に相当する。なお、図２２から図２５では、上記図１２から図１５のNOR出力信号に代えて、インバータ４３ｃから出力され、パルス発生回路１７に入力されるパルス発生回路入力信号を表している。

CEB=HIGH及びCE=LOWの時は、初期状態を示す。初期状態において、レベルシフタ３からの出力信号CLKB_Pとレベルシフタ１１からの出力信号CLKB_Nとは、双方ともLOWに初期化される。また、初期状態において、パルス発生回路入力信号は、HIGHに初期化される。

CLKB_P信号とCLKB_N信号との初期状態は、ＮＯＲ受けの場合に論理をあわせているため、動作自体はＮＯＲ受けの場合と同様である。ただし、クロック発生装置４２では、上記図１１のクロック発生装置３８の場合よりもインバータの段数が２段増加する。

本発明は、クロックに基づいて動作する電子機器の分野に有効である。

本発明の第１の実施の形態に係るポジエッジ用アドレスバッファの一例を示す回路図。同実施の形態に係るポジエッジ用アドレスバッファに具備されるレベルシフタの動作を示すタイミングチャート。本発明の第２の実施の形態に係るネガエッジ用アドレスバッファの一例を示す回路図。同実施の形態に係るネガエッジ用アドレスバッファに具備されるレベルシフタの動作を示すタイミングチャート。本発明の第３の実施の形態に係るアドレスバッファの一例を示すブロック図。本発明の第４の実施の形態に係るクロック発生装置の一例を示す回路図。ＴＳＯＰの記録装置の一例を示す図。ＭＣＰの記録装置の一例を示す図。本発明の第５の実施の形態に係るクロック発生装置の一例を示す回路図。本発明の第６の実施の形態に係る記録装置の一例を示す回路図。本発明の第７の実施の形態に係るクロック発生装置の一例を示す回路図。同実施の形態において、CLKP信号がLOWの時にCEB信号をイネーブルにした場合の波形の一例を示す図。同実施の形態において、CLKP信号がHIGHの時にCEB信号をイネーブルにした場合の波形の一例を示す図。同実施の形態において、CLKN信号がLOWの時にCE信号をイネーブルにした場合の波形の一例を示す図。同実施の形態において、CLKN信号がHIGHの時にCE信号をイネーブルにした場合の波形の一例を示す図。本発明の第８の実施の形態に係るクロック発生装置の一例を示す回路図。同実施の形態において、CLKP信号がLOWの時にCE信号をイネーブルにした場合の波形の一例を示す図。同実施の形態において、CLKP信号がHIGHの時にCE信号をイネーブルにした場合の波形の一例を示す図。同実施の形態において、CLKN信号がLOWの時にCEB信号をイネーブルにした場合の波形の一例を示す図。同実施の形態において、CLKN信号がHIGHの時にCEB信号をイネーブルにした場合の波形の一例を示す図。本発明の第９の実施の形態に係るクロック発生装置の一例を示す回路図。同実施の形態において、CLKP信号がLOWの時にCEB信号をイネーブルにした場合の波形の一例を示す図。同実施の形態において、CLKP信号がHIGHの時にCEB信号をイネーブルにした場合の波形の一例を示す図。同実施の形態において、CLKN信号がLOWの時にCE信号をイネーブルにした場合の波形の一例を示す図。同実施の形態において、CLKN信号がHIGHの時にCE信号をイネーブルにした場合の波形の一例を示す図。従来の切換回路の一例を示す回路図。

符号の説明

１，１ａ，１ｂ…ポジエッジ用アドレスバッファ、２，１０…提供部、３，１１…レベルシフタ、５，６，２２，２３…回路、９，９ａ，９ｂ…ネガエッジ用アドレスバッファ、１２…アドレスバッファ、１３…クロックパッド、１４，２１，３８，４０，４２…クロック発生装置、１７，１７ａ，１７ｂ…パルス発生回路、１２ａ…ＴＳＯＰ側アドレスバッファ、１２ｂ…ＭＣＰ側アドレスバッファ，２９…ＴＳＯＰ側設定判断回路、３０…ＴＳＯＰ側エッジ判断回路、３１、３２…ＴＳＯＰ側チップイネーブルバッファ、３３…ＭＣＰ側設定判断回路、３４…ＭＣＰ側エッジ判断回路、３５，３６…ＭＣＰ側チップイネーブルバッファ

Claims

クロックのレベルを変換する場合に、前記クロックのポジエッジに応じた前記クロックのレベル変換動作が、前記クロックのネガエッジに応じた前記クロックのレベル変換動作よりも速いレベルシフタと、
前記クロックのポジエッジを用いる旨の信号を入力した場合に、前記レベルシフタに前記クロックを提供する手段と
を具備し、
前記提供手段は、
ソースが第１の電源端子と接続され、ゲートが前記クロックのポジエッジを用いる旨を示すLOW信号又はネガエッジを用いる旨を示すHIGH信号を入力する第１のＰＭＯＳと、
ソースが前記第１のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第２のＰＭＯＳと、
ドレインが前記第２のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第１のＮＭＯＳと、
ドレインが前記第１のＮＭＯＳのソースと接続され、ゲートがHIGH信号を入力し、ソースが第１の基準電源端子と接続される第２のＮＭＯＳと、
ソースが第２の電源端子と接続され、ゲートがHIGH信号を入力し、ドレインが前記第２のＰＭＯＳのドレインと接続される第３のＰＭＯＳと、
ドレインが前記第３のＰＭＯＳのドレインと接続され、ゲートが前記クロックのポジエッジを用いる旨を示すLOW信号又はネガエッジを用いる旨を示すHIGH信号を入力し、ソースが第２の基準電源端子と接続される第３のＮＭＯＳと、
入力側が前記第３のＰＭＯＳのドレインと接続される第１のインバータと
を具備し、
前記レベルシフタは、
ソースが第３の電源端子と接続され、ゲートが出力端子と接続される第４のＰＭＯＳと、
ソースが第４の電源端子と接続され、ドレインが前記出力端子と接続される第５のＰＭＯＳと、
ドレインが前記第４のＰＭＯＳのドレイン及び前記第５のＰＭＯＳのゲートと接続され、ソースが第３の基準電源端子と接続される第４のＮＭＯＳと、
ドレインが前記第４のＰＭＯＳのゲートと前記第５のＰＭＯＳのドレインと前記出力端子と接続され、ゲートが前記第１のインバータの出力側と接続され、ソースが第４の基準電源端子と接続される第５のＮＭＯＳと、
入力側が前記第１のインバータの出力側と接続され、出力側が前記第４のＮＭＯＳのゲートと接続される第２のインバータと
を具備する
ことを特徴とするクロック変換装置。
クロックのレベルを変換する場合に、前記クロックのネガエッジに応じた前記クロックのレベル変換動作が、前記クロックのポジエッジに応じた前記クロックのレベル変換動作よりも速いレベルシフタと、
前記クロックのネガエッジを用いる旨の信号を入力した場合に、前記レベルシフタに前記クロックを提供する手段と
を具備し、
前記提供手段は、
ソースが第１の電源端子と接続され、ゲートがLOW信号を入力する第１のＰＭＯＳと、
ソースが前記第１のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第２のＰＭＯＳと、
ドレインが前記第２のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第１のＮＭＯＳと、
ドレインが前記第１のＮＭＯＳのソースと接続され、ゲートが前記クロックのネガエッジを用いる旨を示すHIGH信号又はポジエッジを用いる旨を示すLOW信号を入力し、ソースが第１の基準電源端子と接続される第２のＮＭＯＳと、
ソースが第２の電源端子と接続され、ゲートが前記クロックのネガエッジを用いる旨を示すHIGH信号又はポジエッジを用いる旨を示すLOW信号を入力し、ドレインが前記第２のＰＭＯＳのドレインと接続される第３のＰＭＯＳと、
ドレインが前記第３のＰＭＯＳのドレインと接続され、ゲートがLOW信号を入力し、ソースが第２の基準電源端子と接続される第３のＮＭＯＳと、
入力側が前記第３のＰＭＯＳのドレインと接続される第１のインバータと
を具備し、
前記レベルシフタは、
ソースが第３の電源端子と接続され、ゲートが出力端子と接続される第４のＰＭＯＳと、
ソースが第４の電源端子と接続され、ドレインが前記出力端子と接続される第５のＰＭＯＳと、
ドレインが前記第４のＰＭＯＳのドレイン及び前記第５のＰＭＯＳのゲートと接続され、ゲートが前記第１のインバータの出力側と接続され、ソースが第３の基準電源端子と接続される第４のＮＭＯＳと、
ドレインが前記第４のＰＭＯＳのゲートと前記第５のＰＭＯＳのドレインと前記出力端子と接続され、ソースが第４の基準電源端子と接続される第５のＮＭＯＳと、
入力側が前記第１のインバータの出力側と接続され、出力側が前記第５のＮＭＯＳのゲートと接続される第２のインバータと
を具備する
ことを特徴とするクロック変換装置。
クロックのレベルを変換する場合に、前記クロックのポジエッジに応じた前記クロックのレベル変換動作が、前記クロックのネガエッジに応じた前記クロックのレベル変換動作よりも速い第１のレベルシフタと、
前記クロックのポジエッジを用いる旨の信号を入力した場合に、前記第１のレベルシフタに前記クロックを提供する第１提供手段と、
前記クロックのレベルを変換する場合に、前記クロックのネガエッジに応じた前記クロックのレベル変換動作が、前記クロックのポジエッジに応じた前記クロックのレベル変換動作よりも速い第２のレベルシフタと、
前記クロックのネガエッジを用いる旨の信号を入力した場合に、前記第２のレベルシフタに前記クロックを提供する第２提供手段と、
前記第１提供手段に前記クロックのポジエッジを用いる旨の信号が入力された場合に、前記第１のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力し、前記第２提供手段に前記クロックのネガエッジを用いる旨の信号が入力された場合に、前記第２のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力する手段と、
第１の入力側が前記第１のレベルシフタの出力側と接続され、第２の入力側が前記第２のレベルシフタの出力側と接続され、出力側が前記出力手段の入力側と接続されるＮＯＲ回路と
を具備し、
前記第１提供手段は、
ソースが第１の電源端子と接続され、ゲートが前記クロックのポジエッジを用いる旨を示すLOW信号又はネガエッジを用いる旨を示すHIGH信号を入力する第１のＰＭＯＳと、
ソースが前記第１のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第２のＰＭＯＳと、
ドレインが前記第２のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第１のＮＭＯＳと、
ドレインが前記第１のＮＭＯＳのソースと接続され、ゲートがHIGH信号を入力し、ソースが第１の基準電源端子と接続される第２のＮＭＯＳと、
ソースが第２の電源端子と接続され、ゲートがHIGH信号を入力し、ドレインが前記第２のＰＭＯＳのドレインと接続される第３のＰＭＯＳと、
ドレインが前記第３のＰＭＯＳのドレインと接続され、ゲートが前記クロックのポジエッジを用いる旨を示すLOW信号又はネガエッジを用いる旨を示すHIGH信号を入力し、ソースが第２の基準電源端子と接続される第３のＮＭＯＳと、
入力側が前記第３のＰＭＯＳのドレインと接続される第１のインバータと
を具備し、
前記第１のレベルシフタは、
ソースが第３の電源端子と接続され、ゲートが出力端子と接続される第４のＰＭＯＳと、
ソースが第４の電源端子と接続され、ドレインが前記出力端子と接続される第５のＰＭＯＳと、
ドレインが前記第４のＰＭＯＳのドレイン及び前記第５のＰＭＯＳのゲートと接続され、ソースが第３の基準電源端子と接続される第４のＮＭＯＳと、
ドレインが前記第４のＰＭＯＳのゲートと前記第５のＰＭＯＳのドレインと前記出力端子と接続され、ゲートが前記第１のインバータの出力側と接続され、ソースが第４の基準電源端子と接続される第５のＮＭＯＳと、
入力側が前記第１のインバータの出力側と接続され、出力側が前記第４のＮＭＯＳのゲートと接続される第２のインバータと
を具備し、
前記第２提供手段は、
ソースが第５の電源端子と接続され、ゲートがLOW信号を入力する第６のＰＭＯＳと、
ソースが前記第６のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第７のＰＭＯＳと、
ドレインが前記第７のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第６のＮＭＯＳと、
ドレインが前記第６のＮＭＯＳのソースと接続され、ゲートが前記クロックのネガエッジを用いる旨を示すHIGH信号又はポジエッジを用いる旨を示すLOW信号を入力し、ソースが第５の基準電源端子と接続される第７のＮＭＯＳと、
ソースが第６の電源端子と接続され、ゲートが前記クロックのネガエッジを用いる旨を示すHIGH信号又はポジエッジを用いる旨を示すLOW信号を入力し、ドレインが前記第７のＰＭＯＳのドレインと接続される第８のＰＭＯＳと、
ドレインが前記第８のＰＭＯＳのドレインと接続され、ゲートがLOW信号を入力し、ソースが第６の基準電源端子と接続される第８のＮＭＯＳと、
入力側が前記第８のＰＭＯＳのドレインと接続される第３のインバータと
を具備し、
前記第２のレベルシフタは、
ソースが第７の電源端子と接続され、ゲートが出力端子と接続される第９のＰＭＯＳと、
ソースが第８の電源端子と接続され、ドレインが前記出力端子と接続される第１０のＰＭＯＳと、
ドレインが前記第９のＰＭＯＳのドレイン及び前記第１０のＰＭＯＳのゲートと接続され、ゲートが前記第３のインバータの出力側と接続され、ソースが第７の基準電源端子と接続される第９のＮＭＯＳと、
ドレインが前記第９のＰＭＯＳのゲートと前記第１０のＰＭＯＳのドレインと前記出力端子と接続され、ソースが第８の基準電源端子と接続される第１０のＮＭＯＳと、
入力側が前記第３のインバータの出力側と接続され、出力側が前記第１０のＮＭＯＳのゲートと接続される第４のインバータと
を具備する
ことを特徴とするクロック発生装置。
請求項３記載のクロック発生装置において、
前記第１のレベルシフタからの出力の初期値はLOWであり、
前記第２のレベルシフタからの出力の初期値はLOWであり、
前記ＮＯＲ回路からの出力の初期値はHIGHである
ことを特徴とするクロック発生装置。
クロックのレベルを変換する場合に、前記クロックのポジエッジに応じた前記クロックのレベル変換動作が、前記クロックのネガエッジに応じた前記クロックのレベル変換動作よりも速い第１のレベルシフタと、
前記クロックのポジエッジを用いる旨の信号を入力した場合に、前記第１のレベルシフタに前記クロックを提供する第１提供手段と、
前記クロックのレベルを変換する場合に、前記クロックのネガエッジに応じた前記クロックのレベル変換動作が、前記クロックのポジエッジに応じた前記クロックのレベル変換動作よりも速い第２のレベルシフタと、
前記クロックのネガエッジを用いる旨の信号を入力した場合に、前記第２のレベルシフタに前記クロックを提供する第２提供手段と、
前記第１提供手段に前記クロックのポジエッジを用いる旨の信号が入力された場合に、前記第１のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力し、前記第２提供手段に前記クロックのネガエッジを用いる旨の信号が入力された場合に、前記第２のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力する手段と
を具備し、
前記第１提供手段は、
ソースが第１の電源端子と接続され、ゲートが前記クロックのポジエッジを用いる旨を示すLOW信号又はネガエッジを用いる旨を示すHIGH信号を入力する第１のＰＭＯＳと、
ソースが前記第１のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第２のＰＭＯＳと、
ドレインが前記第２のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第１のＮＭＯＳと、
ドレインが前記第１のＮＭＯＳのソースと接続され、ゲートがHIGH信号を入力し、ソースが第１の基準電源端子と接続される第２のＮＭＯＳと、
ソースが第２の電源端子と接続され、ゲートがHIGH信号を入力し、ドレインが前記第２のＰＭＯＳのドレインと接続される第３のＰＭＯＳと、
ドレインが前記第３のＰＭＯＳのドレインと接続され、ゲートが前記クロックのポジエッジを用いる旨を示すLOW信号又はネガエッジを用いる旨を示すHIGH信号を入力し、ソースが第２の基準電源端子と接続される第３のＮＭＯＳと、
入力側が前記第３のＰＭＯＳのドレインと接続される第１のインバータと
を具備し、
前記第１のレベルシフタは、
ソースが第３の電源端子と接続され、ゲートが出力端子と接続される第４のＰＭＯＳと、
ソースが第４の電源端子と接続され、ドレインが前記出力端子と接続される第５のＰＭＯＳと、
ドレインが前記第４のＰＭＯＳのドレイン及び前記第５のＰＭＯＳのゲートと接続され、ソースが第３の基準電源端子と接続される第４のＮＭＯＳと、
ドレインが前記第４のＰＭＯＳのゲートと前記第５のＰＭＯＳのドレインと前記出力端子と接続され、ゲートが前記第１のインバータの出力側と接続され、ソースが第４の基準電源端子と接続される第５のＮＭＯＳと、
入力側が前記第１のインバータの出力側と接続され、出力側が前記第４のＮＭＯＳのゲートと接続される第２のインバータと
を具備し、
前記第２提供手段は、
ソースが第５の電源端子と接続され、ゲートがLOW信号を入力する第６のＰＭＯＳと、
ソースが前記第６のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第７のＰＭＯＳと、
ドレインが前記第７のＰＭＯＳのドレインと接続され、ゲートが前記クロックを入力する第６のＮＭＯＳと、
ドレインが前記第６のＮＭＯＳのソースと接続され、ゲートが前記クロックのネガエッジを用いる旨を示すHIGH信号又はポジエッジを用いる旨を示すLOW信号を入力し、ソースが第５の基準電源端子と接続される第７のＮＭＯＳと、
ソースが第６の電源端子と接続され、ゲートが前記クロックのネガエッジを用いる旨を示すHIGH信号又はポジエッジを用いる旨を示すLOW信号を入力し、ドレインが前記第７のＰＭＯＳのドレインと接続される第８のＰＭＯＳと、
ドレインが前記第８のＰＭＯＳのドレインと接続され、ゲートがLOW信号を入力し、ソースが第６の基準電源端子と接続される第８のＮＭＯＳと、
入力側が前記第８のＰＭＯＳのドレインと接続される第３のインバータと
を具備し、
前記第２のレベルシフタは、
ソースが第７の電源端子と接続され、ゲートが出力端子と接続される第９のＰＭＯＳと、
ソースが第８の電源端子と接続され、ドレインが前記出力端子と接続される第１０のＰＭＯＳと、
ドレインが前記第９のＰＭＯＳのドレイン及び前記第１０のＰＭＯＳのゲートと接続され、ゲートが前記第３のインバータの出力側と接続され、ソースが第７の基準電源端子と接続される第９のＮＭＯＳと、
ドレインが前記第９のＰＭＯＳのゲートと前記第１０のＰＭＯＳのドレインと前記出力端子と接続され、ソースが第８の基準電源端子と接続される第１０のＮＭＯＳと、
入力側が前記第３のインバータの出力側と接続され、出力側が前記第１０のＮＭＯＳのゲートと接続される第４のインバータと
を具備し、
入力側が前記第１のレベルシフタと接続されている第５のインバータと、
入力側が前記第２のレベルシフタと接続されている第６のインバータと、
第１の入力側が前記第５のインバータの出力側と接続され、第２の入力側が前記第６のインバータの出力側と接続されるＮＡＮＤ回路と、
入力側が前記ＮＡＮＤ回路と接続され、出力側が前記出力手段の入力側と接続される第７のインバータと
をさらに具備することを特徴とするクロック発生装置。
クロックのレベルを変換する場合に、前記クロックのポジエッジに応じた前記クロックのレベル変換動作が、前記クロックのネガエッジに応じた前記クロックのレベル変換動作よりも速い第１のレベルシフタと、
前記クロックのポジエッジを用いる旨の信号を入力した場合に、前記第１のレベルシフタに前記クロックを提供する第１提供手段と、
前記クロックのレベルを変換する場合に、前記クロックのネガエッジに応じた前記クロックのレベル変換動作が、前記クロックのポジエッジに応じた前記クロックのレベル変換動作よりも速い第２のレベルシフタと、
前記クロックのネガエッジを用いる旨の信号を入力した場合に、前記第２のレベルシフタに前記クロックを提供する第２提供手段と、
前記第１提供手段に前記クロックのポジエッジを用いる旨の信号が入力された場合に、前記第１のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力し、前記第２提供手段に前記クロックのネガエッジを用いる旨の信号が入力された場合に、前記第２のレベルシフタによってレベルの変換されたクロックに基づいて内部クロックを出力する手段と
を具備し、
入力した設定信号が所定の設定を示す場合に、前記第１のレベルシフタと前記第２のレベルシフタとのうちいずれかによってレベルの変換されたクロックを、前記出力手段に提供する手段を具備したことを特徴とするクロック発生装置。