KR100396637B1 - 지연 최적화된 멀티플렉서 - Google Patents

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Abstract

본 발명은, 각각 제 1 분기를 통해서는 제어 신호(C2)에 의해 직접 트리거될 수 있고, 제 2 분기를 통해서는 인버터(3)에 의해 변환된 제어 신호(C1)에 의해 트리거될 수 있는 적어도 2개의 매칭 부재(1, 2)로 이루어지는 지연 최적화된 멀티플렉서에 관한 것이다. 추가로 제 1 분기에 추가의 매칭 부재(8)가 제공되며, 상기 매칭 부재(8)는 인버터(3)에 의해 야기된 지연을 시뮬레이팅하여, 매칭 부재(1, 2)가 동시에 스위칭될 수 있다.

Description

지연 최적화된 멀티플렉서 {OPTIMAL LAG TIME MULTIPLEXER}
본 발명은, 각각 제 1 분기를 통해 제어 신호에 의해 직접 그리고 제 2 분기를 통해 인버터에 의해 변환된 제어 신호에 의해 트리거될 수 있는 적어도 2개의 매칭 부재로 이루어진 지연 최적화된 멀티플렉서에 관한 것이다.
멀티플렉서 및 디멀티플렉서는 통상적으로 3상 인버터 또는 매칭 부재 또는 NAND-게이트로 구현된다. 이 경우 3상 인버터는, 3가지 상태, 즉 "1", "0" 및 "고저항(high resistance)"를 갖는 인버터이다.
도 3은 매칭 부재 또는 전달 부재(1, 2) 및 인버터(3)를 갖는 기존의 디멀티플렉서의 예를 도시한다. 매칭 부재 (1)는 n-채널-MOS-트랜지스터(4) 및 p-채널-MOS-트랜지스터(5)로 이루어진다. 매칭 부재 (2)도 마찬가지로 n-채널-MOS-트랜지스터(6) 및 p-채널-MOS-트랜지스터(7)로 이루어진다. 트랜지스터 (4 및 5)는 트랜지스터 (6 및 7)과 마찬가지로 각각 서로 병렬로 배치된다. 제 1 입력 신호(IN1)가 트랜지스터 (4, 5)의 소스-드레인-구간을 통해 안내(guide)되는 한편, 제 2 입력 신호(IN2)는 트랜지스터 (6, 7)의 소스-드레인-구간을 통해 안내된다. 2개의 매칭 부재(1, 2)의 출력은 공통의 출력 단자(OUT)에 접속된다. 트랜지스터(5, 6)의 게이트는 제어 신호 (CTRL)에 상응하는 제어 신호 (C2)에 의해 트리거된다. 또한 트랜지스터 (4, 7)의 게이트는 인버터(3)를 통해 제어 신호 (CTRL)로부터 획득된 제어 신호 (C1)에 의해 트리거된다. 즉, 제어 신호 (C1 및 C2)는 서로 반전된다.
도 3에 도시된 디멀티플렉서에서 제어 신호 C1이 "0"이면, 트랜지스터 (4)는 닫히고, 트랜지스터 (7)은 열린다. 이 경우, 제어 신호 C2가 "1"인 것은, 트랜지스터 (5)가 닫혀있고, 트랜지스터 (6)이 열려있다는 것을 의미한다. 다른 말로 하면, 제어 신호 CTRL이 "1"일 때 매칭 부재(2)는 도통되고, 매칭 부재 (1)은 차단된다.
도 3의 회로 장치에 인버터(3)를 추가하면, 신호 C2에 비해 신호 C1이 약간 지연된다. 그 이유는 신호 C1이 인버터(3)를 통과해야만 하기 때문이다. 다른 말로 하면, 도 1의 회로 장치에서는 매칭 부재(1, 2)가 각각 상이한 속도로 트리거되는데, 이것은 멀티플렉서 또는 디멀티플렉서를 시간 임계적으로 적용할 때 단점이 된다. 왜냐 하면, 입력 신호(IN1 및 IN2)가 시간적으로 상이한 트리거링으로 인해 동일하게 지연되어 출력(OUT)에 제공되기 때문이다.
따라서 본 발명의 목적은, 시간 임계적인 적용시에도 시간 동기 출력 신호를 제공할 수 있는, 지연 최적화된 멀티플렉서 또는 디멀티플렉서를 제공하는 것이다.
상기 목적은 전술한 방식의 지연 최적화된 멀티플렉서에서 본 발명에 따라, 인버터에 의해 야기된 지연을 시뮬레이팅하는 추가의 매칭 부재가 제 1 분기에 제공됨으로써 달성된다.
본 발명에 따른 지연 최적화된 멀티플렉서(또는 디멀티플렉서)는, 인버터가 전혀 제공되지 않은 제어 신호의 분기에서 추가의 최적화된 매칭 부재를 사용한다. 상기 추가 매칭 부재에 의해서는, 인버터로 인해 필연적으로 야기되는 시간 지연이 시뮬레이팅됨으로써, 결과적으로 각각의 제어 신호는 동시에 매칭 부재에 도달하게 된다.
프로세스 윈도우를 통해 관찰할 때, 3상 인버터보다는 매칭 부재가 일반적으로 "스위치"로서 더 적합한 것으로 나타났다. 3상 인버터는, 프로세스의 변동이 "패시브" 매칭 부재에 영향을 미치는 것보다 스위칭 속도에 더 강하게 영향을 미치는 액티브 스위치 또는 증폭 스위치이다. 따라서 약한 p-채널-FET에서는 출력의 상승 에지가 느린 반면에, n-채널-FET에서는 출력의 하강 에지가 느리다. 즉, 웨이퍼로부터 획득된 매칭 부재의 변동은 3상 인버터의 제조시에 프로세스에 의해 야기되는 변동보다 더 적다.
각각의 매칭 부재에 대한 개별 제어 신호가 정확히 동일한 시점에 스위칭되지 않더라도, 매칭 부재의 관성으로 인해 스위칭시에는 제어 신호에 대해 균일하게 지연된 출력 신호가 형성된다.
도 1 및 도 2는 본 발명에 따른 멀티플렉서에 대한 2개의 실시예의 각각의 회로도.
도 3은 기존의 멀티플렉서의 회로도.
상기 도면에서 상응하는 부품에 대해서는 동일한 도면 부호가 사용된다.
*도면의 주요 부분에 대한 간단한 설명*
1, 2, 8: 매칭 부재 3, 11: 인버터
4, 5, 6, 7, 9, 10: 트랜지스터
첨부한 도면을 참고로 본 발명의 실시예를 자세히 살펴보면 하기와 같다.
도 1은 제어 신호 C2의 분기에 있는 추가 매칭 부재(8)를 도시한다. 상기 추가 매칭 부재(8)는 매칭 부재 (1 및 2)와 마찬가지로 n-채널-MOS-트랜지스터(9) 및 p-채널-MOS-트랜지스터(10)로 이루어진다. 트랜지스터 (4 및 5 또는 6 및 7)와 같이 서로 병렬로 배치된 상기 트랜지스터(9) 및 (10)의 게이트에는 공급 전압 VDD 또는 VSS가 제공된다.
매칭 부재(8)는, 상기 부재의 지연이 인버터(3)의 지연과 일치하도록 설계되거나 "최적화"된다. 그 결과, 제어 신호 CTRL으로부터 획득된 신호 C1 및 C2가 동시에 트랜지스터(4 내지 7)를 스위칭하여, 시간 임계적인 적용시에도 출력(OUT)에서 각각 동일하게 지연된 출력 신호를 획득할 수 있게 보장된다.
도 2는, 매칭 부재(1)에는 직접 안내되고, 매칭 부재 (2)에는 추가 인버터(11)를 통해 안내되는 입력 신호(IN1)만이 인가되는 실시예를 도시한다.
본 발명에 따른 멀티플렉서는 예를 들어 출력(OUT)까지 제어 신호가 일정하게 지연되는 ExOr-부재를 구현하기 위해, 예를 들어 다이나믹 제어 신호 CTRL 및 스테틱(static) 입력 신호 (IN1, IN2)에 바람직하게 적용된다.
본 발명에 의해, 시간 임계적인 적용시에도 시간 동기 출력 신호를 제공할 수 있는 지연 최적화된 멀티플렉서 또는 디멀티플렉서가 제공된다.

Claims (4)

  1. 각각 제 1 분기를 통해서는 직접 제어 신호 (C2)에 의해 트리거될 수 있고, 제 2 분기를 통해서는 인버터(3)에 의해 변환된 제어 신호(C1)에 의해 트리거될 수 있는 적어도 2개의 매칭 부재(1, 2)로 이루어지는 지연 최적화된 멀티플렉서에 있어서,
    상기 인버터(3)에 의해 야기된 지연을 시뮬레이팅하는 추가의 매칭 부재(8)가 제 1 분기에 제공되는 것을 특징으로 하는 지연 최적화된 멀티플렉서.
  2. 제 1항에 있어서, 상기 적어도 2개의 매칭 부재(1, 2) 각각에 별도의 입력 신호(IN1, IN2)가 각각 하나씩 제공되는 것을 특징으로 하는 지연 최적화된 멀티플렉서.
  3. 제 1항에 있어서, 상기 적어도 2개의 매칭 부재(1, 2) 중 하나에는 입력 신호가 제공되고, 상기 적어도 2개의 매칭 부재(2, 1) 중 다른 하나에는 반전된 입력 신호가 제공되는 것을 특징으로 하는 지연 최적화된 멀티플렉서.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 매칭 부재(1, 2, 8)가 서로 병렬로 접속되는 n-채널-MOS-트랜지스터(4, 6, 9) 및 p-채널-MOS-트랜지스터(5, 7, 10)로 이루어지는 것을 특징으로 하는 지연 최적화된 멀티플렉서.
KR10-1999-0016538A 1998-05-13 1999-05-10 지연 최적화된 멀티플렉서 KR100396637B1 (ko)

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