JPH10190444A

JPH10190444A - 半導体集積回路装置

Info

Publication number: JPH10190444A
Application number: JP8349427A
Authority: JP
Inventors: Hiroyuki Mizuno; 弘之水野; Sukeyuki Miyazaki; 祐行宮▲崎▼; Koichiro Ishibashi; 孝一郎石橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1998-07-21
Anticipated expiration: 2016-12-27
Also published as: JP3597961B2

Abstract

(57)【要約】【課題】消費電力、実装密度、安定度や安定時間を改
善した半導体集積回路を提供する。【解決手段】複数の基板制御ブロックに分割し、それ
ぞれの回路ブロックの基板バイアスを、基板バイアス制
御回路とは独立して制御できるようにする。主回路の基
板バイアス配線と基板バイアス制御回路の間に基板バイ
アスバッファを設ける。基板バイアスバッファの入力は
高インピーダンスにし、出力はそれよりも低インピーダ
ンスにする。【効果】それぞれの回路ブロックの基板バイアスを、基
板バイアス制御回路とは独立して制御することができ
る。回路ブロック毎に個別に基板バイアスを制御し、停
止中の回路ブロックの基板バイアスを制御することで、
その回路ブロックのサブスレッショルドリーク電流を削
減することができ、主回路全体の実効的な消費電力を低
減することができる。主回路の基板バイアス配線に大き
な負荷が接続されても、基板バイアスを発生させる制御
回路は影響を受けない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係わ
り、特に高速性と低電力性を兼ね備えた半導体装置に関
する。

【０００２】

【従来の技術】特開平8-274620号公報に記載されている
従来技術を図２に示す。（以下、この従来例を従来例Ａ
と記す）発振回路OSC0は、端子B1に制御回路から制御信号を受け
その信号の値により発振周波数が変化するように構成さ
れている。制御回路CNT0は、外部から基準クロックCLK0
を受けると共に、発振回路OSC0の発振出力を受けるよう
に構成される。ここで、周波数可変型発振回路OSC0と、
周波数可変型発振回路OSC0の出力S0を入力とする制御回
路CNT0からなる閉回路系は、互いに負帰還がかかる安定
な系になるように構成されている。この閉回路系によ
り、周波数可変型発振回路OSC0の出力S0の発振周波数は
基準クロックCLK0の周波数に対応した周波数となり、例
えば出力S0の発振周波数と外部クロックの周波数とは同
じ周波数で同期することとなる。

【０００３】発振回路OSC0を半導体基板上に形成された
N型MOSFET(NMOSFET)とP型MOSFET(PMOSFET)とで構成し、
制御回路CNT0からの制御電圧がそのMOSFETの基板バイア
スを変化する。その変化によりMOSFETのしきい値が変化
し、発振回路OSC0の発振周波数が変化するように構成し
ている。

【０００４】さらに主回路LOG0は、端子B0に制御回路CN
T0の制御信号をうけるように構成され、この制御信号に
より主回路LOG0を構成するMOSFETの基板バイアスを制御
し、MOSFETのしきい値電圧を制御するように構成してい
る。

【０００５】このような構成により。基準クロックCLK0
により主回路LOG0中のMOSFETのしきい値電圧を制御する
ことが可能となり、基準クロックの周波数に応じて(動
作周波数に適応して)、主回路を構成するMOSFETのしき
い値電圧、ひいては消費電力と動作速度を可変とするこ
とができている。

【０００６】

【発明が解決しようとする課題】

(1) 従来例Ａでは信号B0の主回路中のMOSFETへの分配方
法についての限定がないが、基板バイアスの主回路への
分配方法は主回路の消費電力および実装密度に大きく関
係する。

【０００７】(2) 従来例Ａでは主回路LOG0は端子B1の信
号に対応したB0の信号により制御されるとしている。こ
の対応関係は基板バイアス制御回路の安定度や安定時間
に大きく関係する。

【０００８】本発明は上記二つの課題を解決する発明で
ある。

【０００９】

【課題を解決するための手段】

(1) 従来例Ａの主回路LOG0を、PMOS基板バイアススイッ
チおよびNMOS基板バイアススイッチを用いて複数の基板
制御ブロックに分割し、それぞれの回路ブロックの基板
バイアスを、基板バイアス制御回路とは独立して制御で
きるようにする。

【００１０】(2) 従来例Ａの実施例では、主回路LOG0に
入力される信号B0は、周波数可変型発振回路OSC0に入力
される信号B1に対応した信号としている。本発明の実施
例では具体的に、信号B0に相当する基板バイアスは、信
号B1に相当する基板バイアスから、基板バイアスバッフ
ァを用いて生成する。基板バイアスバッファの入力は高
インピーダンスにし、出力はそれよりも低インピーダン
スにする。

【００１１】

【発明の実施の形態】以下、図を参照して本発明の具体
的な実施例を説明する。

【００１２】図１は本発明の第一発明の実施例を示す図
である。

【００１３】100は従来例Ａに記載の基板バイアス制御
回路で、周波数可変型発振回路OSC0と、制御回路CNT0か
ら構成されている。310、311は基板制御ブロックで、複
数のMOSFETからなる回路ブロック300と、PMOS基板バイ
アススイッチ回路200、NMOS基板バイアススイッチ回路2
01から構成されている。120はパワー制御回路である。

【００１４】従来例Ａの構造により基板バイアス制御回
路100から動作周波数に適応したPMOS基板バイアス110お
よびNMOS基板バイアス111が出力され、それぞれ各基板
制御ブロック310、311内の回路ブロック300へ、PMOS基
板バイアススイッチ200およびNMOS基板バイアススイッ
チ201を通して入力されている。

【００１５】入力されたPMOS基板バイアス112およびNMO
S基板バイアス113は回路ブロック300中のMOSFETのバッ
クゲートへ接続されている。（ここでのバックゲートは
MOSFETの基板バイアスを印可する端子を意味する。した
がって、自明なことだが実際にはN型ウェルやP型ウェル
への給電になる可能性もある）基板バイアス制御回路100は、パワー制御回路120からの
スタンバイ信号400によって制御され、スタンバイ信号4
00が'H'の時は動作状態になり、スタンバイ信号400が'
L'の時には停止状態となる。

【００１６】上記動作状態と停止状態の違いは、停止状
態の方が基板バイアス制御回路100の消費電力が動作状
態のときよりも小さいことであり、それ以外は特に限定
しない。また当然、基板バイアス制御回路100が動作状
態のみを持つ場合などでは、スタンバイ信号400は無く
てもよい。

【００１７】PMOS基板バイアススイッチ200およびNMOS
基板バイアススイッチ201は、パワー制御回路120から出
力されるスタンバイ信号401、402によって制御され、ス
タンバイ信号401、402が'H'の時は、基板バイアス110お
よび111の電位をそのまま基板バイアス112および113に
電送する。スタンバイ信号401、402が'L'の時には、基
板バイアス112および113の電位はそれぞれ前記スタンバ
イ信号が'H'の時の基板バイアス値よりも深い基板バイ
アス電位になる。

【００１８】例えば、電源電圧が1.0Vで、基板バイアス
110および111がそれぞれ1.2V、-0.2Vと仮定すると、ス
タンバイ信号401、402が'H'の時には基板バイアス112お
よび113にはそれぞれ1.2V、-0.2Vが印可され、スタンバ
イ信号401、402が'L'の時には基板バイアス112および11
3はそれぞれ3.3V、-2.3Vが印可される。

【００１９】図１のように従来例Ａの主回路LOG0を、PM
OS基板バイアススイッチ200およびNMOS基板バイアスス
イッチ201を用いて複数の基板制御ブロック310、311に
分割することで、それぞれの回路ブロック300の基板バ
イアスを、基板バイアス制御回路100とは独立して制御
することができる。

【００２０】たとえば、回路ブロック300が動作中には
スタンバイ信号401を'H'にする。基板バイアス110およ
び111の電位がそのまま基板バイアス112および113に電
送されるので、回路ブロック300中のMOSFETの基板バイ
アスには動作周波数に適応した基板バイアスが印可され
る。

【００２１】また、回路ブロック300が停止中には、ス
タンバイ信号を'L'にする。基板バイアス112および113
にはそれぞれ動作時よりもより深く基板バイアスが出力
され、回路ブロック300中のMOSFETのしきい値電圧が増
加し、サブスレッショルドリーク電流を低減することが
できる。

【００２２】さらに、その方法については特に限定しな
いが、各回路ブロック300が動作中にのみ回路ブロック3
00へクロックを供給するようにすえば、停止中の回路ブ
ロックの消費電力を低減できる。

【００２３】上記のように、従来例の主回路LOG0を複数
の回路ブロックに分割し、個別に基板バイアスを制御す
ることで、停止中の回路ブロックのサブスレッショルド
リーク電流を削減することができ、主回路全体の実効的
な消費電力を低減することができる。

【００２４】またさらに、回路ブロック300の基板バイ
アスを、PMOS基板バイアススイッチ200およびNMOS基板
バイアススイッチ201を用いて基板バイアス制御回路100
とは独立して制御することができるため、回路ブロック
300を停止状態から動作状態あるいは動作状態から停止
状態に移行させるのに必要な時間を速くできる。基板バ
イアススイッチ200、201の基板ドライブ能力に依存する
が、数百ナノ秒程度の短い時間で可能となる。したがっ
て、スタンバイ信号401、402を高頻度に変化させて回路
ブロックの動作状態を高頻度に変化させても、システム
のパフォーマンスが低下しない。

【００２５】図３は図１の基板バイアス制御回路100の
実施例である。従来例Ａにも実施例があるが、ここで示
したのは基本動作は同一だが別の実施例である。

【００２６】OSC1は周波数可変型発振回路で、インバー
タ列と２入力NAND回路で構成されたリングオシレータで
ある。PFD、CP、LPFはそれぞれ従来例Ａにも記述されて
いる位相周波数比較回路、チャージポンプ回路、ローパ
スフィルタである。RCLKは周波数可変型発振回路OSC1に
入力される基準クロックである。

【００２７】CNV1、CNV2は電圧レベル変換器で、ハイレ
ベル'H'がVdd(正の電源電圧電位で、例えば1.0V)で、ロ
ーレベル'L'がVss(負の電源電圧電位で、例えば0.0V)の
デジタル信号を、ハイレベル'H'がVddでローレベル'L'
がVssq(第二の負の電源電圧電位で、例えば、-2.3V)の
デジタル信号に変換する。

【００２８】MP1からMP4はPMOSFETで、MN1からMN4はNMO
SFETで、CM1からCM3は差動増幅器である。SBUF1、SBUF2
は基板バイアスバッファで、400が'H'の時、基板バイア
スVbp0およびVbn0を高インピーダンスで受け、低インピ
ーダンスで110および111に利得１で出力する。

【００２９】400が'L'の時には、110および111にはそれ
ぞれVddq(第二の正の電源電圧電位で、たとえば3.3V)、
Vssqが出力されると同時に、差動増幅器CM1およびCM2中
の定電流源の電流がオフされ、基板バイアスバッファSB
UF1およびSBUF2の消費電力は小さくなる。

【００３０】SBMは基板バイアスミラー回路で、基板バ
イアスVbn0を入力として、基板バイアスVbp0を図４のよ
うに出力する。このSBMの詳しい動作は図９で記述す
る。

【００３１】基準クロックRCLKと周波数可変型発振回路
OSC1の出力OCLKは位相周波数比較回路PFDに入力され、
その位相あるいは周波数差に応じてUP信号およびDN信号
が出力される。それぞれの信号は電圧レベル変換器CNV1
およびCNV2を通してチャージポンプCPに入力され、ロー
パスフィルタLPFを通して基板バイアスVbn0が生成され
る。基板バイアスVbn0は前述の基板バイアスミラー回路
SBMに入力され、基板バイアスVbp0が生成される。生成
された基板バイアスVbp0とVbn0は、それぞれ周波数可変
型発振回路OSC1を構成しているMOSFETのPMOSFETおよびN
MOSFETの基板バイアスとしてMOSFETのバックゲートに接
続されている。

【００３２】このフェーズロックドループ系により、周
波数可変型発振回路OSC1の発振周波数は基準クロックの
周波数と同一になり、基準クロックにより基板バイアス
Vbp0およびVbn0の制御ができる。

【００３３】図２に示した従来例Ａの実施例では、主回
路LOG0に入力される信号B0は、周波数可変型発振回路OS
C0に入力される信号B1に対応した信号としている。図３
の実施例では具体的に、信号B0に相当する基板バイアス
110および111は、信号B1に相当する基板バイアスVbp0、
Vbn0から基板バイアスバッファSBUF1、SBUF2を用いて生
成されている。

【００３４】このようにすることで、基板バイアス110
および111に大きな負荷が接続されても、基板バイアスV
bp0およびVbn0は影響を受けない。したがって、上記フ
ェーズロックドループ系の設計が容易になり、かつ、フ
ェーズロックドループ系が安定になる時間(ロック時間)
が短縮できる。

【００３５】基板バイアスバッファSBUF1、SBUF2の構造
は図３に示したものに特に限定しないが、基板バイアス
Vbp0およびVbn0を高インピーダンスで受け、低インピー
ダンスで110および111に出力できるものであればよい。

【００３６】図５は図３に示した図１の基板バイアス制
御回路100の実施例のさらに別の実施例である。

【００３７】OSC2は周波数可変型発振回路で、インバー
タ列と２入力NAND回路で構成されたリングオシレータで
構成されている。PFD1、PFD2は位相周波数比較回路、CP
1、CP2はチャージポンプ回路、LPF1、LPF2はローパスフ
ィルタである。RCLKはデューティー比(クロックの一周
期中の'H'期間の割合)が５０％の基準クロックである。
SBUF1、SBUF2は図３で示した基板バイアスバッファであ
る。

【００３８】周波数可変型発振回路OSC2、位相周波数比
較回路PFD1、チャージポンプ回路CP1、ローパスフィル
タLPF1から構成されたフェーズロックドループ系によ
り、周波数可変型発振回路OSC2の発振出力OCLK1の立ち
下がりと基準クロックRCLKの立ち下がりが同一タイミン
グになるように、基板バイアスVbp1が変化する。

【００３９】同様にして、周波数可変型発振回路OSC2、
位相周波数比較回路PFD2、チャージポンプ回路CP2、ロ
ーパスフィルタLPF2から構成されたフェーズロックドル
ープ系により、周波数可変型発振回路OSC2の発振出力OC
LK1の立ち上がりと基準クロックRCLKの立ち上がりが同
一タイミングになるように基板バイアスVbn1が変化す
る。

【００４０】結局、上記二つのフェーズロックドループ
系により、周波数可変型発振回路OSC2の発振出力OCLK1
の立ち上がりと立ち下がりが基準クロックRCLKの立ち上
がりと立ち上がりが同一タイミングになるように基板バ
イアスVbn1、Vbn1が変化することになる。言い替えれ
ば、周波数可変型発振回路OSC2の発振出力OCLK1の位相
と周波数とデューティー比と、基準ロックRCLKの位相と
周波数とデューティー比(５０％)が同一になるように、
基板バイアスVbn1、Vbn1が変化することになる。

【００４１】基板バイアスVbp1とVbn1はそれぞれ独立し
て決定されるべきものではなく、たとえばそれらの基板
バイアスがバックゲートに印可されたPMOSFETとNMOSFET
のドレイン電流(駆動能力)が2:1等の適当な比率になる
ように保つ必要がある。

【００４２】周波数可変型発振回路OSC2の発振出力OCLK
1の'H'期間は主に周波数可変型発振回路OSC2中のPMOSFE
Tの駆動能力(PMOSFETのしきい値、すなわち、PMOSFETに
印可される基板バイアスVbn1に依存する)によって決定
され、'L'期間は主に周波数可変型発振回路OSC2中のNMO
SFETの駆動能力(NMOSFETのしきい値、すなわち、NMOSFE
Tに印可される基板バイアスVbp1に依存する)によって決
定される。したがって、周波数可変型発振回路OSC2の発
振出力OCLK1のデューティー比が５０％になるというこ
とは、PMOSFETとNMOSFETの駆動能力が周波数可変型発振
回路OSC2中のPMOSFETとNMOSFETのｗ(ゲート幅)比になる
ことを意味し、上記の基板バイアスVbp1とVbn1のバラン
スが保たれることになる。

【００４３】このように図５の実施例では、基板バイア
スVbp1とVbn1の値は基準クロックRCLKの周波数によって
決定され、基板バイアスVbp1とVbn1のバランスは周波数
可変型発振回路OSC2中のPMOSFETとNMOSFETのｗ比によっ
て決定されることになる。

【００４４】図５では図３と同様に、基板バイアス110
および111は基板バイアスVbp1、Vbn1から基板バイアス
バッファSBUF1、SBUF2を用いて生成されている。

【００４５】したがって、図３の場合と同様に、基板バ
イアス110および111に大きな負荷が接続されても、基板
バイアスVbp1およびVbn1は影響を受けない。したがっ
て、上記フェーズロックドループ系の設計が容易にな
り、かつ、フェーズロックドループ系が安定になる時間
(ロック時間)が短縮できる。

【００４６】もちろん、図３の場合と同様に、基板バイ
アスバッファSBUF1、SBUF2の構造は図５に示したものに
特に限定しない。基板バイアスVbp1およびVbn1を高イン
ピーダンスで受け、低インピーダンスで110および111に
出力できるものであればよい。

【００４７】図６(A)、(B)はそれぞれ図１の基板バイア
ススイッチ200、201の実施例である。図３や図５で示し
た基板バイアスバッファSBUF1、SBUF2と同様のもので実
現できる。

【００４８】401が'H'の時は、基板バイアス110および1
11を高インピーダンスで受け、低インピーダンスで112
および113に利得１で出力する。

【００４９】400が'L'の時には、112および113にはそれ
ぞれVddq、Vssqが出力されると同時に、差動増幅器CM1
およびCM2に供給される低電流源の電流がオフされ、基
板バイアススイッチ200および201の消費電力は小さくな
る。

【００５０】図７は本発明の別の実施例である。

【００５１】図１では、基板バイアス制御回路100から
動作周波数に適応したPMOS基板バイアス110およびNMOS
基板バイアス111が出力されているが、図３ではバイア
ス120だけが出力されている。パワー制御信号401あるい
は402が'H'の時、PMOS基板バイアススイッチ204およびN
MOS基板バイアススイッチ205により、バイアス120からP
MOS基板バイアス112およびNMOS基板バイアス113が出力
される。そのPMOS基板バイアス112およびNMOS基板バイ
アス113は回路ブロック300のMOSFETのバックゲートに入
力される。

【００５２】バイアス120は図１のPMOS基板バイアス110
およびNMOS基板バイアス111の内のどちらか一方でもよ
い。例えばバイアス120は図１のPMOS基板バイアス110と
同一の信号だとすれば、基板バイアススイッチ204は図
１の基板バイアススイッチ200と同一のものでよい。ま
た、基板バイアススイッチ205はパワー制御信号401ある
いは402が'H'の時、バイアス120(この場合PMOS基板バイ
アス110と同一)からNMOS基板バイアス111に相当するも
のを作り、基板バイアス113に出力できるものであれば
よい。

【００５３】図１の場合と全く同様の効果を得ることが
できる。さらに、図１の場合には基板バイアス110と111
の２本の配線が必要なのに比較して、図７の実施例では
バイアス120の１本の配線で基板制御ブロック310、311
に基板バイアスが給電できるため、配線効率が良くなる
という利点がある。

【００５４】図８は図７の基板バイアス制御回路100の
実施例である。

【００５５】図３から基板バイアスバッファSBUF1を取
り除いたもので実現できる。すなわち、バイアス120は
図１のNMOS基板バイアス111と同一の信号になる。図８
の回路動作については図３と同様であるのでここでは省
略する。

【００５６】図９は図７の基板バイアス制御回路100に
図８の回路を用いた場合の、図７の基板バイアス205の
実施例である。なお、その場合の基板バイアススイッチ
204は図６(B)の回路をそのまま用いることができる。

【００５７】図９の回路は図３および図８の実施例中に
ある基板バイアスミラー回路と同一のもので,基板バイ
アス120を入力として、基板バイアス113を出力する。こ
こではこの動作を詳しく記述する。

【００５８】特に限定しないが、説明の簡便さから、40
1は'H'で、Vddq=3.3V、Vdd=1.0V、Vss=0.0V、Vssq=-2.3
Vと仮定する。

【００５９】MP3からMP5はPMOSFETで、MN3からMN5はNMO
SFETである。MP3とMN3のゲート長は等しく、ｗ(ゲート
幅)比をｍ：１で、同様に、MP5とMN5のゲート長は等し
く、ｗ(ゲート幅)比をｍ：１に設定している。CM3は差
動増幅器であり、Vh1とVh2の電位差を増幅し、出力Vh3
をMP5のゲートに入力している。

【００６０】MP3とMN3ならなる分圧器によって、MP3とM
N3の駆動能力に対応した電圧がVh1に出力される。すな
わち、Vh1が 0.5V (=(Vdd+Vss/2)+Vss) のときは、MP3
とMN3の駆動能力は等しくなっていることを意味する。
いま、MP3とMN3の駆動能力が等しいと仮定し、Vh1は0.5
Vになっていると仮定する。

【００６１】差動増幅器CM3の出力Vh3はMP4の基板バイ
アス制御し、それによってVh2の電位が制御されるの
で、差動増幅器CM3は負帰還がかけられている。したが
って、定常状態ではVh2の電位はVh1と同電位になり、0.
5Vとなる。

【００６２】MP4とMN4ならなる分圧器によって、MP3とM
N3の駆動能力に対応した電圧がVh2に出力されるので、V
h2の電位が0.5Vということは、MP4とMN4の駆動能力が等
しくになっていることを意味する。

【００６３】したがって、MP3とMN3のｗ比と、MP4のMN4
のｗ比を同じ値に設定することで、基板バイアスをソー
ス電位と同じ電位にしたときのMP4のMN4の駆動能力比を
保ちながら、入力された基板バイアス120に対して、基
板バイアス113の電位が出力されることになる。

【００６４】上記したように、基板バイアス120と113は
それぞれ独立して決定されるべきものではなく、たとえ
ばそれらの基板バイアスがバックゲートに印可されたPM
OSFETとNMOSFETの単位ゲート幅あたりのドレイン電流
(駆動能力)が2:1等の適当な比率になるように保つ必要
があるが、図９の回路でそれが実現できる。

【００６５】また一般に、PMOSFETとNMOSFETで、しきい
値電圧の基板バイアス依存性が異なり、さらに電源電圧
の変化に伴う単位ゲート幅あたりのドレイン電流の依存
性も異なる。たとえば、電源電圧の低下にともなって、
PMOSFETの方がNMOSFETよりも駆動能力の減少が著しい。
本発明の図９の基板バイアスミラー回路SBMを用いるこ
とで、上記依存性の違いも補償できる。

【００６６】図９は401が'L'の時、基板バイアス113に
はVddqが出力され、さらに、MP3とMN3、MP4とMN4からな
る分圧器と、差動増幅器CM3に供給される電流がオフさ
れて消費電力が小さくなる。

【００６７】図１０は図１の基板バイアス110、111の給
電配線の実施例である。パワー制御回路、およびそれか
ら出力されるスタンバイ信号は簡単化のため省略してい
る。

【００６８】500は例えばマイクロコンピュータであ
り、そのマイクロコンピュータの内部電源はVdd、Vssに
よって供給されている。501は外部インターフェース用
のI/O回路で、Vddそれよりも高い電圧Vddqが供給されて
いる。電源電圧電位は特に限定しないが、たとえば Vdd
q=3.3V、Vdd=1.0V、Vss=0.0V、Vssq=-2.3Vである。この
電圧設定にすればVddq-Vssと、Vdd-Vssqが同一電位差に
なり、デバイス設計が容易になるという利点がある。

【００６９】マイクロプロセッサ内の回路はMA1からMA4
までの４つの基板制御ブロックに分割されている。20
0、201は図１の基板バイアススイッチと同様である。基
準クロックRCLKの供給源については限定しないが、マイ
クロプロセッサ500内のクロック信号から生成してもよ
い。

【００７０】ここでは（特願平8-314506）の発明の方法
を用いて、基板バイアス110、111を給電している。すな
わち、メタルの三層目M3からメタルの二層目M2を通し
て、基板電位を取るための表面高濃度拡散層DLで各トラ
ンジスタの基板バイアスを給電している。

【００７１】メタルの一層目を用いないので各トランジ
スタを高密度で実装することができる。

【００７２】この実施例のメタルの使用方法は特に限定
しない。

【００７３】図１１に図１０を実現する基板構造(ウェ
ル構造)の断面図例を示す。基板表面にはnウェルとpウ
ェルが交互に並んでおり、その表面にトランジスタを形
成することで回路を実装できる。mウェルはn極性をもつ
ウェルである。

【００７４】基板制御ブロックMA1内のnウェルと基板制
御ブロックMA2内のnウェルとはp基板によって電気的に
分離され、基板制御ブロックMA1内のpウェルと基板制御
ブロックMA2内のpウェルとはn極性をもつmウェルによっ
て電気的に分離されている。

【００７５】したがって、基板制御ブロックMA1内のPMO
SFETと基板制御ブロックMA2内のPMOSFET、および、基板
制御ブロックMA1内のNMOSFETと基板制御ブロックMA2内
のNMOSFETに独立した基板バイアスが印可できることに
なり、図１０の回路が実現できる。

【００７６】図３、図５あるいは図８で、400が'H'の時
は上記したような動作を行うが、'L'の時は、周波数可
変型発振回路OSC1あるいはOSC2の発振が停止し、基板バ
イアスミラー回路SBMおよび基板バイアスバッファSBUF
1、SBUF2が低電力状態となる。したがって、回路全体の
消費電力が小さくなる。

【００７７】本発明を用いたマイクロプロセッサでは、
400の信号をマイクロプロセッサのスタンバイ信号に接
続すれば、スタンバイ時のマイクロプロセッサの消費電
力が削減できる。

【００７８】あるいは、マイクロプロセッサのIDDQテス
ト時に400を'L'にしてもよい。図３、図５あるいは図８
の回路に流れるリーク電流が小さくなり、かつ基板バイ
アス110、111に大きな基板バイアス値が出力されるの
で、基板バイアス110、111によってしきい値が制御され
ているMOSFETのサブスレッショルドリーク電流を低減す
ることができる。

【００７９】また、上記400が'L'の時に位相周波数比較
器PFD、PFD1、PFD2の出力UPおよびDNをそれぞれ'H'、'
L'に固定するようにしてもよい。上記400が'L'にしたと
きのローパスフィルタLPF、LPF1、LPF2中のキャパシタ
ンスC1の放電が抑制される。400の高頻度にスイッチン
グさせてもキャパシタンスC1の電位が保たれるため、キ
ャパシタンスC1の充放電分の消費電力が低減できる。

【００８０】以上の実施例ではトランジスタの構造およ
びその基板構造は特に限定しない。アイ・エー・ディ・
エム、テクニカル・ダイジェスト、第３５頁から第３８
頁、１９９２年(1992 IEDM Technical Digest, pp35-3
8)に記載されているようなSOI構造のMOSトランジスタを
用いてもよい。要はしきい値が制御できるような構造の
トランジスタであればよい。

【００８１】

【発明の効果】

(1) 従来例Ａの主回路LOG0を、PMOS基板バイアススイッ
チおよびNMOS基板バイアススイッチを用いて複数の基板
制御ブロックに分割することで、それぞれの回路ブロッ
クの基板バイアスを、基板バイアス制御回路とは独立し
て制御することができる。

【００８２】回路ブロック毎に個別に基板バイアスを制
御することで、停止中の回路ブロックの基板バイアスを
制御することで、その回路ブロックのサブスレッショル
ドリーク電流を削減することができ、主回路全体の実効
的な消費電力を低減することができる。

【００８３】またさらに、回路ブロックの基板バイアス
を、PMOS基板バイアススイッチおよびNMOS基板バイアス
スイッチを用いて基板バイアス制御回路とは独立して制
御することができるため、回路ブロックを停止状態から
動作状態あるいは動作状態から停止状態に移行させるの
に必要な時間を速くできる。したがって、スタンバイ信
号401、402を高頻度に変化させて回路ブロックの動作状
態を高頻度に変化させても、システムのパフォーマンス
が低下しない。

【００８４】(2) 従来例Ａの実施例では、主回路LOG0に
入力される信号B0は、周波数可変型発振回路OSC0に入力
される信号B1に対応した信号としている。本発明の実施
例では具体的に、信号B0に相当する基板バイアスは、信
号B1に相当する基板バイアスから基板バイアスバッファ
を用いて生成する。このようにすることで、信号B0に相
当する基板バイアスに大きな負荷が接続されても、信号
B1に相当する基板バイアスは影響を受けない。したがっ
て、信号B1に相当する基板バイアスを生成するフェーズ
ロックドループ系の設計が容易になり、かつ、フェーズ
ロックドループ系が安定になる時間(ロック時間)が短縮
できる。

【図面の簡単な説明】

【図１】本発明の示す最も簡単な実施例の図である。

【図２】従来例を示す図である。

【図３】図１の基板バイアス制御回路の実施例の図であ
る。

【図４】図１の基板バイアスミラー回路の動作を表す図
である。

【図５】図１の基板バイアス制御回路の別の実施例の図
である。

【図６】(A)はPMOS基板バイアススイッチの実施例の
図、(B)はNMOS基板バイアススイッチの実施例の図であ
る。

【図７】本発明の別の実施例の図である。

【図８】図７の基板バイアス制御回路の実施例の図であ
る。

【図９】図７のPMOS基板バイアススイッチの実施例の図
である。

【図１０】本発明をマイクロプロセッサに適用したとき
の基板バイアス分配方法を示す実施例の図である。

【図１１】本発明を実現する基板構造例を示す図であ
る。

【符号の説明】

100……基板バイアス制御回路、 110、112、Vbp0、Vbp1……PMOS基板バイアス、 111、113、Vbn0、Vbn1……NMOS基板バイアス、 120……パワー制御回路、 310、311……基板制御ブロック、 200……PMOS基板バイアススイッチ、 201……NMOS基板バイアススイッチ、 300……回路ブロック、 LOG0……主回路、 OSC0、OSC1、OSC2……周波数可変型発振回路、 CNT0……制御回路、 CLK0、RCLK……基準クロック、 400、401、402……スタンバイ信号、 MP1、MP2、MP3、MP4、MP5……P型MOSFET、 MN1、MN2、MN3、MN4、MN5……N型MOSFET、 CM1、CM2、CM3……作動増幅器、 SBM……基板バイアスミラー回路、 Vddq……第二の正の電源電位、 Vdd……第一の正の電源電位、 Vss……第一の負の電源電位、 Vssq……第二の負の電源電位、 CNV1、CNV2……電圧レベル変換器、 CP、CP1、CP2……チャージポンプ回路、 LPF、LPF1、LPF2……ローパスフィルタ、 PFD、PFD1、PFD2……位相周波数比較回路、 R1、R2……抵抗、 C1……キャパシタンス、 SBUF1……PMOS基板バイアスバッファ、 SBUF2……NMOS基板バイアスバッファ、 204、205……基板バイアススイッチ、 MA1、MA2、MA3、MA4……基板制御ブロック、 M3……第三層メタル、 M2……第二層メタル、 500……マイクロプロセッサ、 501……I/O回路。

Claims

【特許請求の範囲】

【請求項１】半導体基体に形成されたMISトランジスタ
を含む論理回路と、該論理回路を構成するMISトランジ
スタのしきい値電圧を制御する制御回路と、該半導体基
体に形成されたMISトランジスタを含み、発振出力の周
波数を可変とできるよう構成された発振回路と、バッフ
ァ回路を有し、該制御回路には、所定の周波数を有する
クロック信号と該発振回路の発振出力とが供給され、該
制御回路は、該発振出力の周波数と該クロック信号の周
波数とを比較して第一の制御信号を発生し、該発振回路
は、該第一の制御信号により、該発振出力の周波数が該
クロック信号の周波数に対応するように制御され、該発
振出力の周波数の制御は、該第一の制御信号により、該
発振回路を形成するMISトランジスタのしきい値電圧を
制御することによって行われ、該バッファ回路には該第
一の制御信号が入力され、該第一の制御信号に対応した
第二の制御信号を出力し、該第二の制御信号により該論
理回路を形成するMISトランジスタのしきい値電圧が制
御されるように構成されていることを特徴とする半導体
集積回路装置。
【請求項２】半導体基体に形成されたMISトランジスタ
を含む少なくとも二つの回路ブロックと、各該回路ブロ
ックに一対一に対応したバイアススイッチ回路と、該半
導体基体に形成されたMISトランジスタを含み、発振出
力の周波数を可変とできるよう構成された発振回路と、
制御回路を有し、該制御回路には、所定の周波数を有す
るクロック信号と該発振回路の発振出力とが供給され、
該制御回路は、該発振出力の周波数と該クロック信号の
周波数とを比較して第一の制御信号を発生し、該発振回
路は、該第一の制御信号により、該発振出力の周波数が
該クロック信号の周波数に対応するように制御され、該
発振出力の周波数の制御は、該第一の制御信号により、
該発振回路を形成するMISトランジスタのしきい値電圧
を制御することによって行われ、該第一の制御信号に対
応した第二の制御信号は該複数のバイアススイッチ回路
に入力され、複数の第三の制御信号を出力し、各該第三
の制御信号は、その出力元の該バイアススイッチ回路に
一対一に対応する該回路ブロックに入力され、各該第三
の制御信号は、各該回路ブロックを形成するMISトラン
ジスタのしきい値電圧を制御することを特徴とする半導
体集積回路装置。
【請求項３】請求項２に記載された半導体集積回路装置
において、該半導体集積回路装置はさらにバッファ回路
を有し、該バッファ回路には該第一の制御信号が入力さ
れ、該第一の制御信号に対応した第二の制御信号を出力
することを特徴とする半導体集積回路装置。
【請求項４】半導体基体に形成されたMISトランジスタ
を含む論理回路と、該論理回路を構成するMISトランジ
スタのしきい値電圧を制御する第一および第二の制御回
路と、該半導体基体に形成されたMISトランジスタを含
み、発振出力の周波数を可変とできるよう構成された発
振回路を有し、該第一および第二制御回路には、所定の
周波数を有するクロック信号と該発振回路の発振出力と
が供給され、該第一の制御回路は、該発振出力の立ち上
がりタイミングと該クロック信号の立ち上がりタイミン
グが一致するように制御信号Ａを発生し、該第二の制御
回路は、該発振出力の立ち下がりタイミングと該クロッ
ク信号の立ち下がりタイミングが一致するように制御信
号Ｂを発生し、該発振回路は、該制御信号Ａと該制御信
号Ｂにより、該発振出力が該クロック信号と同じ信号に
なるように制御され、該発振出力の周波数の制御は、該
制御信号Ａおよび制御信号Ｂにより、該発振回路を形成
するMISトランジスタのしきい値電圧を制御することに
よって行われ、該制御信号Ａと該制御信号Ｂからなる第
一の制御信号に対応した第二の制御信号（二本）により
該論理回路を形成するMISトランジスタのしきい値電圧
が制御されるように構成されていることを特徴とする半
導体集積回路装置。
【請求項５】半導体基体に形成されたMISトランジスタ
を含む少なくとも二つの回路ブロックと、各該回路ブロ
ックに一対一に対応したバイアススイッチ回路と、該半
導体基体に形成されたMISトランジスタを含み、発振出
力の周波数を可変とできるよう構成された発振回路と、
第一および第二の制御回路を有し、該第一および第二制
御回路には、所定の周波数を有するクロック信号と該発
振回路の発振出力とが供給され、該第一の制御回路は、
該発振出力の立ち上がりタイミングと該クロック信号の
立ち上がりタイミングが一致するように制御信号Ａを発
生し、該第二の制御回路は、該発振出力の立ち下がりタ
イミングと該クロック信号の立ち下がりタイミングが一
致するように制御信号Ｂを発生し、該発振回路は、該制
御信号Ａと該制御信号Ｂにより、該発振出力が該クロッ
ク信号と同じ信号になるように制御され、該発振出力の
周波数の制御は、該制御信号Ａおよび制御信号Ｂによ
り、該発振回路を形成するMISトランジスタのしきい値
電圧を制御することによって行われ、該制御信号Ａと該
制御信号Ｂからなる第一の制御信号に対応した第二の制
御信号（二本）は該複数のバイアススイッチ回路に入力
され、複数の第三の制御信号（二本）を出力し、各該第
三の制御信号は、その出力元の該バイアススイッチ回路
に一対一に対応する該回路ブロックに入力され、各該第
三の制御信号は、各該回路ブロックを形成するMISトラ
ンジスタのしきい値電圧を制御することを特徴とする半
導体集積回路装置。
【請求項６】請求項４および請求項５に記載された半導
体集積回路装置において、該半導体集積回路装置はさら
にバッファ回路を有し、該バッファ回路には該制御信号
Ａおよび該制御信号Ｂが入力され、該制御信号Ａおよび
該制御信号Ｂに対応した第二の制御信号（二本）を出力
することを特徴とする半導体集積回路装置。
【請求項７】請求項２あるいは請求項５で記載された半
導体集積回路装置において、該第二の制御信号は該バイ
アススイッチに高インピーダンスで入力され、該バイア
ススイッチは、それよりも低いインピーダンスで該第三
の制御信号を出力することを特徴とする半導体集積回路
装置。
【請求項８】請求項７で記載された半導体集積回路装置
において、該半導体集積回路装置はさらにパワー制御回
路を有し、該パワー制御回路からのパワー制御信号によ
って該バイアススイッチは該第二の制御信号には関係し
ない該第三の制御信号を出力し、その該第三の制御信号
により、該バイアススイッチに一対一に対応する回路ブ
ロックの消費電力が小さくなることを特徴とする半導体
集積回路装置。
【請求項９】請求項１、請求項３あるいは請求項６で記
載された半導体集積回路装置において、該第一の制御信
号は該バッファに高インピーダンスで入力され、該バッ
ファは、それよりも低いインピーダンスで該第二の制御
信号を出力することを特徴とする半導体集積回路装置。
【請求項１０】請求項９で記載された半導体集積回路装
置において、該半導体集積回路装置はさらにパワー制御
回路を有し、該パワー制御回路からのパワー制御信号に
よって該バッファは該第一の制御信号には関係しない該
第二の制御信号を出力し、その該第二の制御信号によ
り、該論理回路の消費電力が小さくなることを特徴とす
る半導体集積回路装置。
【請求項１１】請求項１あるいは請求項４で記載された
半導体集積回路装置において、該第一の制御信号は該発
振回路を形成するMISトランジスタの基板バイアスを制
御し、該第二の制御信号は該論理回路を形成するMISト
ランジスタの基板バイアスを制御することを特徴とする
半導体集積回路装置。
【請求項１２】請求項２あるいは請求項５で記載された
半導体集積回路装置において、該第一の制御信号は該発
振回路を形成するMISトランジスタの基板バイアスを制
御し、該第三の制御信号は該回ブロック路を形成するMI
Sトランジスタの基板バイアスを制御することを特徴と
する半導体集積回路装置。
【請求項１３】請求項１、請求項２、請求項４あるいは
請求項５で記載された半導体集積回路装置において、該
半導体集積回路装置はさらにパワー制御回路を有し、該
パワー制御回路からのパワー制御信号によって該発振回
路の発振が停止し、該制御回路と該バッファ回路の消費
電力が小さくなることを特徴とする半導体集積回路装
置。
【請求項１４】請求項２あるいは請求項５で記載された
半導体集積回路装置において、該回路ブロック内のMIS
トランジスタは、該半導体基体とは電気的に絶縁されて
いることを特徴とする半導体集積回路装置。