CN105591621B - 放大器和放大方法 - Google Patents

放大器和放大方法 Download PDF

Info

Publication number
CN105591621B
CN105591621B CN201410572751.0A CN201410572751A CN105591621B CN 105591621 B CN105591621 B CN 105591621B CN 201410572751 A CN201410572751 A CN 201410572751A CN 105591621 B CN105591621 B CN 105591621B
Authority
CN
China
Prior art keywords
transistor
pmos transistor
connect
nmos transistor
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410572751.0A
Other languages
English (en)
Other versions
CN105591621A (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beken Corp
Original Assignee
Broadcom Integrated Circuit Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Broadcom Integrated Circuit Shanghai Co Ltd filed Critical Broadcom Integrated Circuit Shanghai Co Ltd
Priority to CN201410572751.0A priority Critical patent/CN105591621B/zh
Priority to US14/554,001 priority patent/US9455675B2/en
Publication of CN105591621A publication Critical patent/CN105591621A/zh
Application granted granted Critical
Publication of CN105591621B publication Critical patent/CN105591621B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022—CMOS common source output SEPP amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
    • H03F1/308—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers using MOSFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/135—Indexing scheme relating to amplifiers there being a feedback over one or more internal stages in the global amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/456—A scaled replica of a transistor being present in an amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/555—A voltage generating circuit being realised for biasing different circuit elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
    • H03F2203/30031—A resistor being coupled as feedback circuit in the SEPP amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
    • H03F2203/30078—A resistor being added in the pull stage of the SEPP amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

本发明涉及电路，公开了一种放大器和放大方法。上述放大器包括偏置单元、放大单元和施密特触发器。该偏置单元配置成产生偏置电流，该偏置电流独立于电源，以增加电源抑制比。该放大单元与该偏置元连接并配置成接收输入电压并基于该偏置电流产生放大电压。该施密特触发器与该放大器连接并配置成产生并输出修正电压。因此，提供了一种能够增加电源抑制比的放大器。

Description

放大器和放大方法
技术领域
本申请涉及电路，特别涉及但不限于用于增加电源抑制比的电路和方法。
背景技术
电源抑制比(Power Supply Rejection Ratio，简称“PSRR”)定义为运算放大器中电源电压的变化与其产生的等效(差分)输出电压的比例，并且用来描述某一设备可以抑制的来自于电源的噪声量。PSRR比例越大，电路对电源噪声的抵抗越好。需要一种能够增加PSRR的设备和方法。
发明内容
在一实施例中，一种放大器包括偏置单元，配置成产生偏置电流、该偏置电流独立于电源，以增加电源抑制比；放大单元，与该偏置单元连接并配置成接收输入电压和基于该偏置电流产生放大电压；施密特触发器，与该放大单元连接并配置成通过将该放大电压整流为方波来产生并输出修正电压。
在另一实施例中，一种放大方法包括以下步骤：产生偏置电流，该偏置电流独立于电源，以增加电源抑制比；接收输入电压并基于该偏置电流产生放大电压；通过将该放大电压整流为方波来输出修正电压。
提供了一种能够增加电源抑制比的放大器和放大方法。
附图说明
本发明的非限制性和非详尽的各实施例将参照下列附图进行说明，其中类似附图标记除详细说明外在各种视图中指示类似部件。
图1是示出了放大器的一个实施例的示意图。
图2是示出了放大器的另一个实施例的示意图。
图3是示出了图1中所示的放大器的一个实施例的示意图。
图4是示出了图2中所示的放大器的一个实施例的示意图。
图5是示出了图2中所示的放大器的另一个实施例的示意图。
图6是示出了图2中所示的放大器的另一个实施例的示意图。
图7是图1或图2中所示的放大器的应用场景。
图8是由图1中所示的放大器执行的方法的流程图。
具体实施方式
现将对本发明的各种方面和实例进行说明。以下的描述为了全面理解和说明这些实例而提供了特定细节。但是，本领域的技术人员可以理解，即使没有许多这些细节，也可以实施本发明。此外，一些公知结构或功能可能没有被示出或详细描述，以避免不必要地模糊相关说明。
图1是示出了放大器10的示意图。该放大器10包括偏置单元100、放大单元110和施密特触发器120。该偏置单元100配置成产生独立于电源的偏置电流，以增加电源抑制比。该放大单元110与该偏置单元100连接，并配置成接收输入电压和基于该偏置电流产生放大电压。该施密特触发器120与该放大单元110连接，并配置成通过将该放大电压整流为方波来产生并输出修正电压。
图2是示出了放大器20的另一实施例的示意图。偏置单元200、放大单元210和施密特触发器220分别类似于图1中所示的偏置单元100、放大单元110和施密特触发器120，因此省略已关于图1进行描述的各元件的细节。该放大器20还包括至少一个反相器230。上述至少一个反相器230与该施密特触发器220连接，并且上述至少一个反相器230配置成通过缓冲该修正电压来产生输出电压。上述反相器230进一步提高了放大器20的驱动能力，从而输出电流可以更快速地对负载进行充电。
图3是示出了如图1所示的放大器的一实施例的示意图。放大器30包括偏置单元300、放大单元310、施密特触发器320。该偏置单元300包括第一NMOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管M1、第二NMOS晶体管M2、第三PMOS晶体管M3、镜像电流源305、第一电阻R1。
该第一NMOS晶体管M1的源极连接到地(GND)。该第一NMOS晶体管M1的栅极与第一电阻R1的一端和该第二NMOS晶体管M2的源极连接，第一电阻R1的另一端连接到地。该第二NMOS晶体管M2作为钳位晶体管工作以钳住该第一NMOS晶体管M1的漏极上的电压。该第一NMOS晶体管M1的漏极与该第二NMOS晶体管M2的栅极和该镜像电流源305的第一端口连接。该镜像电流源305被表示为虚线框。该第二NMOS晶体管M2的漏极与该镜像电流源305的第二端口连接。该第三PMOS晶体管M3的源极与正电压电源vdd连接。该第三PMOS晶体管M3的漏极配置成输出偏置电流Iref2。该第三PMOS晶体管M3的栅极连接到镜像电流源305的栅极和第二端口。流过该第一电阻R1的电流包括基准电流Iref1。Iref1可以被表示为：
其中a＝0.5×un×Cox×W1/L1。W1表示该第一NMOS晶体管M1的沟道宽度。L1表示该第一NMOS晶体管M1的沟道长度。Vth1表示该第一NMOS晶体管M1的阈值。un为常数值并表示电子迁移率。Cox表示栅氧化层电容器的电容。由以上方程式可以确定Iref1是独立于电源vdd的。还需注意的是Iref2＝k*Iref1，因此Iref2也是独立于该电源vdd的。由于该偏置电流Iref2是独立于该电源vdd的，电源抑制比在本发明的各实施例中可以得到提高。
优选地，如图3所示，该镜像电流源305进一步包括第四PMOS晶体管M4和第五PMOS晶体管M5。该镜像电流源305的第一端口包括该第五PMOS晶体管M5的漏极。该镜像电流源305的第二端口包括该第四PMOS晶体管M4的漏极。该第四PMOS晶体管M4的栅极与该第五PMOS晶体管M5的栅极连接。该第四PMOS晶体管M4和该第五PMOS晶体管M5的源极都与正电源vdd连接。
该放大单元310包括第七PMOS晶体管M7、第八NMOS晶体管M8、第一电容器C1和第五电阻R5。该第七PMOS晶体管M7和该第八NMOS晶体管M8的栅极都配置成经由该第一电容器C1接收输入电压vin。需注意的是，该输入电压vin可以由图3中未示出的振荡器来提供。该第一电容器C1配置成提供瞬时电流给该放大单元310，并进一步阻断直流电流。该第七PMOS晶体管M7和该第八NMOS晶体管M8的漏极都与施密特触发器320的输入连接。该第七PMOS晶体管M7的源极经由串联的第二电阻R2、第三电阻R3和第四电阻R4与该第三PMOS晶体管M3的漏极连接。该第八NMOS晶体管M8的源极连接到地。该第五电阻R5作为反馈电阻工作于该第七PMOS晶体管M7和该第八NMOS晶体管M8的漏极与该第七PMOS晶体管M7和该第八NMOS晶体管M8的栅极之间。
该施密特触发器320包括第十一NMOS晶体管M11、第十二NMOS晶体管M12、第十三PMOS晶体管M13、第十四PMOS晶体管M14和第十五PMOS晶体管M15。该第十一NMOS晶体管M11、该第十二NMOS晶体管M12、该第十三PMOS晶体管M13和该第十四PMOS晶体管M14的栅极都与该第七PMOS晶体管M7的漏极连接。该第十四PMOS晶体管M14的源极与该第三电阻R3的一端连接，第三电阻R3的另一端连接到第二电阻R2。该第十四PMOS晶体管M14的漏极与该第十三PMOS晶体管M13的源极连接。该第十三PMOS晶体管M13的漏极与该第十二NMOS晶体管M12的漏极连接。该第十二NMOS晶体管M12的源极与该第十一NMOS晶体管M11的漏极连接。该第十一NMOS晶体管M11的源极连接到地。
该第十五PMOS晶体管M15的源极与该第十三PMOS晶体管M13的源极连接。该第十五PMOS晶体管M15的栅极与该第十三PMOS晶体管M13的漏极连接。该第十五PMOS晶体管M15的漏极连接到地。该施密特触发器320以其滞回曲线来消除毛刺。
图4是示出了如图2所示的放大器的另一实施例的示意图。放大器40还包括第六PMOS晶体管M6、第一反相器430和第二反相器435。该第一反相器430与施密特触发器420连接，该第二反相器435与该第一反相器430连接并配置成通过缓冲修正电压V7来产生输出电压vout。
该第六PMOS晶体管M6的源极与正电源vdd连接。该第六PMOS晶体管M6的栅极与该第三PMOS晶体管M3的栅极连接。该第六PMOS晶体管M6的漏极经由第二电阻R2与该第二反相器435中第十九PMOS晶体管M19的源极连接并配置成提供偏置电压V2’给该第二反相器435。该第六PMOS晶体管M6配置成提供电压V2’。该第六PMOS晶体管M6配置成提供偏置电压V2’给反相器级435，以提高整体PSRR。该第三PMOS晶体管M3具有K1*W/L的尺寸时，该第六PMOS晶体管M6具有K2*W/L的尺寸。而且，该第四PMOS晶体管M4和该第五PMOS晶体管M5具有W/L的相同尺寸。该晶体管M3提供偏置电压V3给反相器430。由于后一级435相对于前一级430具有更低功耗，K2可以小于K1。
放大单元410还包括第九PMOS晶体管M9、第十NMOS晶体管M10、第二电容器C2和第六电阻R6。该第九PMOS晶体管M9的源极与该第七PMOS晶体管M7的源极连接。该第九PMOS晶体管M9的栅极经由该第二电容器C2连接到地。该第九PMOS晶体管M9的漏极与该第十NMOS晶体管M10的栅极和漏极连接。该第十NMOS晶体管M10的源极连接到地。该第六电阻R6连接于该第二电容器C2与该第八NMOS晶体管M8的漏极之间，以提供反馈路径。
工作期间，由于第七PMOS晶体管M7与第九PMOS晶体管M9形成一对、第八NMOS晶体管M8与第十NMOS晶体管M10形成一对，它们形成伪差分输入结构，该伪差分输入结构进一步消除共模电压，因此消除了来自于电源的噪声。
如图4所示，施密特触发器420包括第十一NMOS晶体管M11、第十二NMOS晶体管M12、第十三PMOS晶体管M13、第十四PMOS晶体管M14和第十五PMOS晶体管M15。由于MOS晶体管M11、M12、M13和M14类似于图3中所示的那些晶体管，省略已关于图3进行讨论的各元件的细节。该施密特触发器420还包括第十六NMOS晶体管M16。该第十六NMOS晶体管M16的源极与该第十二NMOS晶体管M12的源极连接。该第十六NMOS晶体管M16的栅极与该第十五PMOS晶体管M15的栅极连接。该第十六NMOS晶体管M16的漏极与该第三电阻R3的一端连接，第三电阻R3的另一端连接到第二电阻R2。
该第一反相器430进一步包括第十七MOS晶体管M17和第十八MOS晶体管M18。该第十七PMOS晶体管M17的源极与该第三电阻R3的另一端连接。该第十七PMOS晶体管M17和该第十八NMOS晶体管M18的栅极都与该第十二NMOS晶体管M12的漏极连接。该第十七PMOS晶体管M17的漏极与该第十八NMOS晶体管M18的漏极连接。该第十八NMOS晶体管M18的源极连接到地。
在图4中，该放大器40还包括第二反相器435。该第二反相器435进一步包括第十九PMOS晶体管M19和第二十NMOS晶体管M20。该第十九PMOS晶体管M19的源极与该第二电阻R2的一端连接，第二电阻的另一端连接到第六PMOS晶体管M6的漏极。该第十九PMOS晶体管M19和该第二十NMOS晶体管M20的栅极都与该第十七PMOS晶体管M17的漏极连接。该第十九PMOS晶体管M19的漏极与该第二十NMOS晶体管M20的漏极连接。该第二十NMOS晶体管M20的源极连接到地。该第十九PMOS晶体管M19和该第二十NMOS晶体管M20的漏极都配置成输出电压。
图5是示出了如图2所示的放大器的另一实施例的示意图。放大器50包括偏置单元500、放大单元510、施密特触发器520、第一反相器530和第二反相器535。偏置单元500、放大单元510、第一反相器530和第二反相器535分别类似于图4中所示的偏置单元400、放大单元410、第一反相器430和第二反相器435，因此省略已关于图4进行描述的各元件的细节。该施密特触发器520包括第十一NMOS晶体管M11、第十二NMOS晶体管M12、第十三PMOS晶体管M13、第十四PMOS晶体管M14和第十六PMOS晶体管M16。该第十一NMOS晶体管M11、该第十二NMOS晶体管M12、该第十三PMOS晶体管M13和该第十四PMOS晶体管M14的栅极都与该第七PMOS晶体管M7的漏极连接。该第十四PMOS晶体管M14的源极与该第三电阻R3的一端连接，第三电阻R3的另一端连接到第二电阻R2。该第十四PMOS晶体管M14的漏极与该第十三PMOS晶体管M13的源极连接。该第十三PMOS晶体管M13的漏极与该第十二NMOS晶体管M12的漏极连接。该第十二NMOS晶体管M12的源极与该第十一NMOS晶体管M11的漏极连接。该第十一NMOS晶体管M11的源极连接到地。该第十六NMOS晶体管M16的源极与该第十二NMOS晶体管M12的源极连接。该第十六NMOS晶体管M16的栅极与该第十二NMOS晶体管M12的漏极连接。该第十六NMOS晶体管M16的漏极与该第三电阻R3的一端连接，第三电阻R3的另一端连接到第二电阻R2。
如图5所示，在工作期间，V5等于Vthn8+|Vthp7|,V4等于Vthn8+|Vthp7|+Iref2×R4,V3等于Vthn8+|Vthp7|+Iref2×(R4+R3),V2等于Vthn8+|Vthp7|+Iref2×(R4+R3+R2)。V6输出的高电平电压等于Vthn8+|Vthp7|，例如可以是1.3v。V5是DC(直流)电压点，V6是输出AC(交流)信号的信号输出点。需注意的是，该输出AC信号的高电压电平等于V5。需要由该输出电压vout来驱动的电路需要1.8v的功率，其与V6输出不匹配。根据一实施例，该电源沿着该放大单元510、该施密特触发器520、该第一反相器530和该第二反相器535逐步增加。因此，该输出电压vout可以达到1.8v的要求。同时，由于增加的电源进一步提高PSRR，并不牺牲PSRR。具体地，由于前级信号相对小于后级，前级比后级需要更高的PSRR。由于后级中的信号被放大并对噪声较不敏感，各后级对PSRR具有较少要求。因此，前级需要更低的偏置电压，后级可以具有较高的偏置电压，从而不会破坏整体的PSRR。
图6是示出了如图2所示的放大器的另一实施例的示意图。图6与图4之间的区别在于，放大器60仅包括一个反相器630，并没有图4中所示的第二反相器435。并且在图4中第六PMOS晶体管M6提供偏置电压V2’给该第二反相器435，而在图6中省略了该第六PMOS晶体管M6。由于图6中的其他元件如偏置单元600、放大单元610和施密特触发器620类似于图4中所示的那些，省略已关于图4进行讨论的各元件的细节。
图7是图1或图2中所示的放大器的应用场景70。图1或图2中所示的放大器10可以放置于振荡器700与锁相环(Phase Lock Loop，简称“PLL”)760之间。该放大器10配置成提供升压信号给该PLL760。该振荡器700可以进一步包括第三反相器710、第七电阻720、晶体振荡器730、第六电容器740和第七电容器750。该第七电阻720、该第六电容器740和该第七电容器750可以配置成调整该晶体振荡器730的振荡参数。
图8是由图1中所示的放大器执行的方法的流程图。进行放大的方法80包括产生(方框800中)独立于电源的偏置电流，以增加电源抑制比；接收(方框810中)输入电压并基于该偏置电流产生放大电压；通过将该放大电压整流为方波信号来输出(方框820中)修正电压。虽然未在图8中示出，该方法80还可以包括通过用至少一个反相器缓冲该修正电压来产生输出电压。
对于本领域技术人员，应当理解，可以将不同实施例中的部件进行组合以产生另一个技术方案。该书面说明书使用实例来公开本发明，包括最佳实施方式，并且也使本领域任何技术人员能实施本发明，包括制造和使用任何设备或系统和执行任何所结合的方法。本发明的专利范围由本权利要求书限定，并可包括本领域技术人员想到的其他实例。这些其他实例如果具有与本权利要求书的文字语言相同的结构元件，或包括与本权利要求书的文字语言没有本质区别的等同结构元件，则这些其他实例意欲在该权利要求书的范围之内。

Claims (22)

1.一种放大器，其特征在于，包括：
偏置单元，配置成产生独立于电源的偏置电流，以增加电源抑制比；
放大单元，与所述偏置单元连接并配置成接收输入电压和基于所述偏置电流产生放大电压；
施密特触发器，与所述放大单元连接并配置成产生和输出修正电压；
所述偏置单元包括第一NMOS晶体管、第二NMOS晶体管、第三PMOS晶体管、镜像电流源、第一电阻；
其中，所述第一NMOS晶体管的源极连接到地，所述第一NMOS晶体管的栅极与所述第一电阻的一端和所述第二NMOS晶体管的源极连接，第一电阻的另一端连接到地，所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的栅极和所述镜像电流源的第一端口连接；
所述第二NMOS晶体管的漏极与所述镜像电流源的第二端口连接；
所述第三PMOS晶体管的源极与电源连接，所述第三PMOS晶体管的漏极配置成输出所述偏置电流，第三PMOS晶体管的栅极连接到镜像电流源的栅极和第二端口。
2.根据权利要求1所述的放大器还包括：
至少一个反相器，与所述施密特触发器连接并配置成通过缓冲所述修正电压来产生输出电压。
3.根据权利要求1所述的放大器，其特征在于，所述镜像电流源包括第四PMOS晶体管和第五PMOS晶体管，其中所述镜像电流源的第一端口包括该第五PMOS晶体管的漏极，所述镜像电流源的第二端口包括所述第四PMOS晶体管的漏极，所述第四PMOS晶体管的栅极与所述第五PMOS晶体管的栅极连接，所述第四PMOS晶体管和所述第五PMOS晶体管的源极都与电源连接。
4.根据权利要求1所述的放大器，还包括第六PMOS晶体管、第一反相器和第二反相器，所述第一反相器和所述第二反相器配置成通过缓冲所述修正电压来产生输出电压，其中所述第六PMOS晶体管的源极与电源连接，所述第六PMOS晶体管的栅极与所述第三PMOS晶体管的栅极连接，所述第六PMOS晶体管的漏极与所述第二反相器中第十九PMOS晶体管的源极连接并配置成提供偏置电压给该第二反相器。
5.根据权利要求1所述的放大器，其特征在于，所述放大单元包括第七PMOS晶体管、第八NMOS晶体管、第一电容器和第五电阻；
其中，所述第七PMOS晶体管和所述第八NMOS晶体管的栅极都配置成经由所述第一电容器接收输入电压；所述第七PMOS晶体管和所述第八NMOS晶体管的漏极都与所述施密特触发器的输入连接，所述第七PMOS晶体管的源极经由串联的第二电阻、第三电阻和第四电阻与所述第三PMOS晶体管的漏极连接，所述第八NMOS晶体管的源极连接到地；所述第五电阻连接于所述第一电容器与所述第八NMOS晶体管的漏极之间。
6.根据权利要求5所述的放大器，其特征在于，所述放大单元还包括第九PMOS晶体管、第十NMOS晶体管、第二电容器和第六电阻；
其中，所述第九PMOS晶体管的源极与所述第七PMOS晶体管的源极连接，所述第九PMOS晶体管的栅极经由所述第二电容器连接到地，所述第九PMOS晶体管的漏极与所述第十NMOS晶体管的栅极和漏极连接；所述第十NMOS晶体管的源极连接到地；所述第六电阻连接于所述第二电容器与所述第八NMOS晶体管的漏极之间。
7.根据权利要求5所述的放大器，其特征在于，所述施密特触发器包括第十一NMOS晶体管、第十二NMOS晶体管、第十三PMOS晶体管、第十四PMOS晶体管和第十五PMOS晶体管，
其中，所述第十一NMOS晶体管、所述第十二NMOS晶体管、所述第十三PMOS晶体管和所述第十四PMOS晶体管的栅极都与所述第七PMOS晶体管的漏极连接；
所述第十四PMOS晶体管的源极与所述第三电阻的一端连接，第三电阻的另一端连接到第二电阻，所述第十四PMOS晶体管的漏极与所述第十三PMOS晶体管的源极连接；
所述第十三PMOS晶体管的漏极与所述第十二NMOS晶体管的漏极连接，所述第十二NMOS晶体管的源极与所述第十一NMOS晶体管的漏极连接，所述第十一NMOS晶体管的源极连接到地；
所述第十五PMOS晶体管的源极与所述第十三PMOS晶体管的源极连接，所述第十五PMOS晶体管的栅极与所述第十三PMOS晶体管的漏极连接，所述第十五PMOS晶体管的漏极连接到地。
8.根据权利要求7所述的放大器，其特征在于，所述施密特触发器还包括第十六NMOS晶体管，
其中，所述第十六NMOS晶体管的源极与所述第十二NMOS晶体管的源极连接，所述第十六NMOS晶体管的栅极与所述第十五PMOS晶体管的栅极连接，所述第十六NMOS晶体管的漏极与所述第三电阻的一端连接，第三电阻的另一端连接到第二电阻。
9.根据权利要求5所述的放大器，其特征在于，所述施密特触发器包括第十一NMOS晶体管、第十二NMOS晶体管、第十三PMOS晶体管、第十四PMOS晶体管和第十六NMOS晶体管，
其中，所述第十一NMOS晶体管、所述第十二NMOS晶体管、所述第十三PMOS晶体管和所述第十四PMOS晶体管的栅极都与所述第七PMOS晶体管的漏极连接；
所述第十四PMOS晶体管的源极与所述第三电阻的一端连接，第三电阻的另一端连接到第二电阻，所述第十四PMOS晶体管的漏极与所述第十三PMOS晶体管的源极连接；
所述第十三PMOS晶体管的漏极与所述第十二NMOS晶体管的漏极连接，所述第十二NMOS晶体管的源极与所述第十一NMOS晶体管的漏极连接，所述第十一NMOS晶体管的源极连接到地；
所述第十六NMOS晶体管的源极与所述第十二NMOS晶体管的源极连接，所述第十六NMOS晶体管的栅极与所述第十二NMOS晶体管的漏极连接，所述第十六NMOS晶体管的漏极与所述第三电阻的一端连接，第三电阻的另一端连接到第二电阻。
10.根据权利要求7至9中任一项所述的放大器，其特征在于，该放大器还包括第一反相器，所述第一反相器进一步包括第十七PMOS晶体管和第十八NMOS晶体管，
其中，所述第十七PMOS晶体管的源极与所述第三电阻的另一端连接，所述第十七PMOS晶体管和所述第十八NMOS晶体管的栅极都与所述第十二NMOS晶体管的漏极连接，所述第十七PMOS晶体管的漏极与所述第十八NMOS晶体管的漏极连接，所述第十八NMOS晶体管的源极连接到地。
11.根据权利要求10所述的放大器，其特征在于，该放大器还包括第二反相器，所述第二反相器进一步包括第十九PMOS晶体管和第二十NMOS晶体管，
其中，所述第十九PMOS晶体管的源极与第二电阻连接，所述第十九PMOS晶体管和所述第二十NMOS晶体管的栅极都与所述第十七PMOS晶体管的漏极连接，所述第十九PMOS晶体管的漏极与所述第二十NMOS晶体管的漏极连接，所述第二十NMOS晶体管的源极连接到地。
12.一种放大方法，其特征在于，该方法包括以下步骤：
产生独立于电源的偏置电流，以增加电源抑制比；
接收输入电压并基于所述偏置电流产生放大电压；
通过将所述放大电压整流为方波来输出修正电压；
产生独立于电源的偏置电流，以增加电源抑制比的步骤由偏置单元实现；
所述偏置单元包括第一NMOS晶体管、第二NMOS晶体管、第三PMOS晶体管、镜像电流源、第一电阻；
其中，所述第一NMOS晶体管的源极连接到地，所述第一NMOS晶体管的栅极与所述第一电阻的一端和所述第二NMOS晶体管的源极连接，第一电阻的另一端连接到地，所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的栅极和所述镜像电流源的第一端口连接；
所述第二NMOS晶体管的漏极与所述镜像电流源的第二端口连接；
所述第三PMOS晶体管的源极与电源连接，所述第三PMOS晶体管的漏极配置成输出所述偏置电流，第三PMOS晶体管的栅极连接到镜像电流源的栅极和第二端口。
13.根据权利要求12所述的方法，还包括以下步骤：
通过缓冲所述修正电压来产生输出电压。
14.根据权利要求12所述的方法，其特征在于，所述镜像电流源包括第四PMOS晶体管和第五PMOS晶体管，其中所述镜像电流源的第一端口包括该第五PMOS晶体管的漏极，所述镜像电流源的第二端口包括所述第四PMOS晶体管的漏极，所述第四PMOS晶体管的栅极与所述第五PMOS晶体管的栅极连接，所述第四PMOS晶体管和所述第五PMOS晶体管的源极都与电源连接。
15.根据权利要求12所述的方法，该方法还包括以下步骤：
通过缓冲所述修正电压来产生输出电压；
通过缓冲所述修正电压来产生输出电压的步骤由第一反相器和第二反相器实现；
所述偏置单元还包括第六PMOS晶体管，所述第一反相器和所述第二反相器配置成通过缓冲所述修正电压来产生输出电压，其中所述第六PMOS晶体管的源极与电源连接，所述第六PMOS晶体管的栅极与所述第三PMOS晶体管的栅极连接，所述第六PMOS晶体管的漏极与所述第二反相器中第十九PMOS晶体管的源极连接并配置成提供偏置电压给该第二反相器。
16.根据权利要求12所述的方法，其特征在于，接收输入电压并基于所述偏置电流产生放大电压的步骤由放大单元实现，通过将所述放大电压整流为方波来输出修正电压的步骤由施密特触发器实现；
所述放大单元包括第七PMOS晶体管、第八NMOS晶体管、第一电容器和第五电阻；
其中，所述第七PMOS晶体管和所述第八NMOS晶体管的栅极都配置成经由所述第一电容器接收输入电压；所述第七PMOS晶体管和所述第八NMOS晶体管的漏极都与所述施密特触发器的输入连接，所述第七PMOS晶体管的源极经由串联的第二电阻、第三电阻和第四电阻与所述第三PMOS晶体管的漏极连接，所述第八NMOS晶体管的源极连接到地；所述第五电阻连接于所述第一电容器与所述第八NMOS晶体管的漏极之间。
17.根据权利要求16所述的方法，其特征在于，所述放大单元还包括第九PMOS晶体管、第十NMOS晶体管、第二电容器和第六电阻；
其中，所述第九PMOS晶体管的源极与所述第七PMOS晶体管的源极连接，所述第九PMOS晶体管的栅极经由所述第二电容器连接到地，所述第九PMOS晶体管的漏极与所述第十NMOS晶体管的栅极和漏极连接；所述第十NMOS晶体管的源极连接到地；所述第六电阻连接于所述第二电容器与所述第八NMOS晶体管的漏极之间。
18.根据权利要求16所述的方法，其特征在于，通过将所述放大电压整流为方波来输出修正电压的步骤由施密特触发器实现；
所述施密特触发器包括第十一NMOS晶体管、第十二NMOS晶体管、第十三PMOS晶体管、第十四PMOS晶体管和第十五PMOS晶体管，
其中，所述第十一NMOS晶体管、所述第十二NMOS晶体管、所述第十三PMOS晶体管和所述第十四PMOS晶体管的栅极都与所述第七PMOS晶体管的漏极连接；
所述第十四PMOS晶体管的源极与所述第三电阻的一端连接，第三电阻的另一端连接到第二电阻，所述第十四PMOS晶体管的漏极与所述第十三PMOS晶体管的源极连接；
所述第十三PMOS晶体管的漏极与所述第十二NMOS晶体管的漏极连接，所述第十二NMOS晶体管的源极与所述第十一NMOS晶体管的漏极连接，所述第十一NMOS晶体管的源极连接到地；
所述第十五PMOS晶体管的源极与所述第十三PMOS晶体管的源极连接，所述第十五PMOS晶体管的栅极与所述第十三PMOS晶体管的漏极连接，所述第十五PMOS晶体管的漏极连接到地。
19.根据权利要求18所述的方法，其特征在于，所述施密特触发器还包括第十六NMOS晶体管，
其中，所述第十六NMOS晶体管的源极与所述第十二NMOS晶体管的源极连接，所述第十六NMOS晶体管的栅极与所述第十五PMOS晶体管的栅极连接，所述第十六NMOS晶体管的漏极与所述第三电阻的一端连接，第三电阻的另一端连接到第二电阻。
20.根据权利要求16所述的方法，其特征在于，通过将所述放大电压整流为方波来输出修正电压的步骤由施密特触发器实现；
所述施密特触发器包括第十一NMOS晶体管、第十二NMOS晶体管、第十三PMOS晶体管、第十四PMOS晶体管和第十六NMOS晶体管，
其中，所述第十一NMOS晶体管、所述第十二NMOS晶体管、所述第十三PMOS晶体管和所述第十四PMOS晶体管的栅极都与所述第七PMOS晶体管的漏极连接；
所述第十四PMOS晶体管的源极与所述第三电阻的一端连接，第三电阻的另一端连接到第二电阻，所述第十四PMOS晶体管的漏极与所述第十三PMOS晶体管的源极连接；
所述第十三PMOS晶体管的漏极与所述第十二NMOS晶体管的漏极连接，所述第十二NMOS晶体管的源极与所述第十一NMOS晶体管的漏极连接，所述第十一NMOS晶体管的源极连接到地；
所述第十六NMOS晶体管的源极与所述第十二NMOS晶体管的源极连接，所述第十六NMOS晶体管的栅极与所述第十二NMOS晶体管的漏极连接，所述第十六NMOS晶体管的漏极与所述第三电阻的一端连接，第三电阻的另一端连接到第二电阻。
21.根据权利要求18至20中任一项所述的方法，其特征在于，该方法还包括以下步骤：
通过缓冲所述修正电压来产生输出电压；
通过缓冲所述修正电压来产生输出电压的步骤由第一反相器实现；
所述第一反相器进一步包括第十七PMOS晶体管和第十八NMOS晶体管，
其中，所述第十七PMOS晶体管的源极与所述第三电阻的另一端连接，所述第十七PMOS晶体管和所述第十八NMOS晶体管的栅极都与所述第十二NMOS晶体管的漏极连接，所述第十七PMOS晶体管的漏极与所述第十八NMOS晶体管的漏极连接，所述第十八NMOS晶体管的源极连接到地。
22.根据权利要求21所述的方法，其特征在于，通过缓冲所述修正电压来产生输出电压的步骤还由第二反相器实现；
所述第二反相器进一步包括第十九PMOS晶体管和第二十NMOS晶体管，
其中，所述第十九PMOS晶体管的源极与第二电阻连接，所述第十九PMOS晶体管和所述第二十NMOS晶体管的栅极都与所述第十七PMOS晶体管的漏极连接，所述第十九PMOS晶体管的漏极与所述第二十NMOS晶体管的漏极连接，所述第二十NMOS晶体管的源极连接到地。
CN201410572751.0A 2014-10-23 2014-10-23 放大器和放大方法 Active CN105591621B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410572751.0A CN105591621B (zh) 2014-10-23 2014-10-23 放大器和放大方法
US14/554,001 US9455675B2 (en) 2014-10-23 2014-11-25 Amplifier and amplification method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410572751.0A CN105591621B (zh) 2014-10-23 2014-10-23 放大器和放大方法

Publications (2)

Publication Number Publication Date
CN105591621A CN105591621A (zh) 2016-05-18
CN105591621B true CN105591621B (zh) 2018-06-15

Family

ID=55792802

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410572751.0A Active CN105591621B (zh) 2014-10-23 2014-10-23 放大器和放大方法

Country Status (2)

Country Link
US (1) US9455675B2 (zh)
CN (1) CN105591621B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9792979B1 (en) * 2016-11-30 2017-10-17 Apple Inc. Process, voltage, and temperature tracking SRAM retention voltage regulator
CN109743031B (zh) * 2018-12-29 2023-06-20 长江存储科技有限责任公司 一种功率放大电路
CN109947167B (zh) * 2019-03-14 2020-10-20 上海奥令科电子科技有限公司 一种负压线性稳压器
CN112054788B (zh) * 2019-06-05 2023-02-03 雅特力科技(重庆)有限公司 延迟电路以及具备延迟电路的电子系统
CN110350878B (zh) * 2019-06-20 2023-05-23 佛山市顺德区蚬华多媒体制品有限公司 一种高灵敏度电流放大电路及其芯片
CN110806779A (zh) * 2019-11-20 2020-02-18 佛山科学技术学院 一种基于电压翻转跟随器结构的推挽式ldo电路
GB2606170B (en) * 2021-04-27 2024-02-14 Nordic Semiconductor Asa Control of bias current to a load

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250914A (en) * 1991-06-26 1993-10-05 Nec Corporation Oscillation circuit operating with stable oscillation frequency at a specific low power-supply voltage
CN101004618A (zh) * 2006-12-28 2007-07-25 东南大学 Cmos基准源电路
CN104113295A (zh) * 2014-04-30 2014-10-22 西安电子科技大学昆山创新研究院 一种低压全差分运算放大器电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250914A (en) * 1991-06-26 1993-10-05 Nec Corporation Oscillation circuit operating with stable oscillation frequency at a specific low power-supply voltage
CN101004618A (zh) * 2006-12-28 2007-07-25 东南大学 Cmos基准源电路
CN104113295A (zh) * 2014-04-30 2014-10-22 西安电子科技大学昆山创新研究院 一种低压全差分运算放大器电路

Also Published As

Publication number Publication date
CN105591621A (zh) 2016-05-18
US20160118939A1 (en) 2016-04-28
US9455675B2 (en) 2016-09-27

Similar Documents

Publication Publication Date Title
CN105591621B (zh) 放大器和放大方法
JP4613986B2 (ja) スイッチング電源装置
TWI447552B (zh) 具可調適米勒補償的電壓調節器
JP5394968B2 (ja) 差動増幅回路
JP5131321B2 (ja) スイッチング電源装置
CN106896856A (zh) 放大电路及电压调节器
CN108599728A (zh) 一种具有限流和钳位功能的误差放大器
CN107024954A (zh) 电压电流转换电路和具有电压电流转换电路的开关调节器
JP2007116568A (ja) 差動増幅器
JP2011077717A (ja) 差動増幅器
CN104426523A (zh) 具有减小的抖动的波形转换电路
JP3626043B2 (ja) 演算増幅器
TWI649950B (zh) Ｄｃ／ｄｃ轉換器及電子機器
US9571052B1 (en) Transconductance (gm) boosting transistor arrangement
JP6556574B2 (ja) 波形整形フィルタ及び放射線検出装置
JP3827654B2 (ja) 演算増幅器
TWI644195B (zh) 緩衝級和控制電路
US8928409B1 (en) Trans-capacitance amplifier with picoAmperes input biasing and large output swing
JP2010171718A (ja) 演算増幅器
US6525602B1 (en) Input stage for a buffer with negative feed-back
JP2008205561A (ja) ソースフォロア回路及び半導体装置
JP2008301083A (ja) 差動信号生成回路
JP2012178670A (ja) バッファ回路
JP2010130555A (ja) ボルテージフォロワ回路
JP4072148B2 (ja) 演算増幅器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 201203 Pudong New Area, Zhang Dong Road, No. 41, building 1387, Shanghai

Applicant after: Broadcom integrated circuit (Shanghai) Limited by Share Ltd

Address before: 201203 Pudong New Area, Zhang Dong Road, No. 41, building 1387, Shanghai

Applicant before: Beken Corporation (Shanghai Headquarters)

GR01 Patent grant
GR01 Patent grant