CN202003253U - 一种用于cmos电路的电压倍增电路 - Google Patents

Abstract

本实用新型涉及一种用于CMOS电路的电压倍增电路，它包括第一CMOS开关模块、第二CMOS开关模块、第一、第二储能电容和一输出电容，所述第一CMOS开关模块包括第一至第七PMOS管以及第一至第四NMOS管，所述第二CMOS开关模块包括第八至第十四PMOS管以及第五至第八NMOS管。本实用新型PMOS管和NMOS管具有相反的开关工作特性，并利用电容两端电压不能突变的特性，在互补的两相时钟信号控制下通过控制PMOS管或NMOS管的开启/关断对第一、第二储能电容进行充放电，从而在输出端产生稳定的两倍于输入参考电压的电压，达到在减少电路成本和功耗的前提下，满足电路性能需要的目的。

Description

一种用于CMOS电路的电压倍增电路

技术领域

本实用新型涉及集成电路，尤其涉及一种用于CMOS电路的电压倍增电路。

背景技术

在电源管理电路及一些低电压应用环境中，为了减少电路的成本和功耗，电源电压都比较低。但有时电路需要较高的电压才能达到一定的性能，因此，如何在一个较低的电源电压环境下产生一个高于电源电压且两倍于输入参考电压的电压，是当今业内人士急需要解决的技术问题。

实用新型内容

为了解决上述现有技术存在的问题，本实用新型旨在提供一种用于CMOS电路的电压倍增电路，以实现在较低的电源电压环境下，产生两倍于输入参考电压的电压，从而在减少电路成本和功耗的前提下，满足电路性能需要的目的。

本实用新型所述的一种用于CMOS电路的电压倍增电路，它包括第一CMOS开关模块、第二CMOS开关模块、第一、第二储能电容和一输出电容，

所述第一CMOS开关模块包括第一至第七PMOS管以及第一至第四NMOS管，其中，所述第一至第四NMOS管的源极相连至地，所述第一NMOS管和第一PMOS管的漏极和栅极分别相连，该第一PMOS管的源极和所述第二PMOS管的漏极连接，并接收一外部参考电压，该第二PMOS管的栅极与所述第三PMOS管的漏极连接，该第二、第三PMOS管的源极相连，该第三PMOS管的栅极与所述第一PMOS管的栅极连接；所述第二NMOS管和第四PMOS管的栅极相连，并接收第一时钟信号，该第二NMOS管和第五PMOS管的漏极相连，该第五PMOS管的源极和所述第四PMOS管的漏极连接，其栅极与所述第一PMOS管的漏极连接，所述第四PMOS管的源极与所述第六PMOS管的源极相连至一外部电源；所述第三NMOS管和第六PMOS管的栅极相连至所述第五PMOS管的漏极，它们的漏极相连至所述第四NMOS管的栅极，该第四NMOS管的漏极与所述第七PMOS管的漏极连接，该第七PMOS管的源极输出一倍增电压；

所述第二CMOS开关模块包括第八至第十四PMOS管以及第五至第八NMOS管，其中，所述第五至第八NMOS管的源极相连至地，所述第五NMOS管和第八PMOS管的漏极相连至所述第十二PMOS管的栅极，它们的栅极相连至所述第四NMOS管的栅极，所述第八PMOS管的源极和所述第九PMOS管的漏极连接，并接收所述外部参考电压，该第九PMOS管的栅极与所述第十PMOS管的漏极相连至所述第四NMOS管的漏极，该第九、第十PMOS管的源极相连，该第十PMOS管的栅极与所述第八PMOS管的栅极连接；所述第六NMOS管和第十一PMOS管的栅极相连，并接收第二时钟信号，该第六NMOS管和第十二PMOS管的漏极相连，该第十二PMOS管的源极和所述第十一PMOS管的漏极连接，所述第十一PMOS管的源极与所述第十三PMOS管的源极相连至所述外部电源；所述第七NMOS管和第十三PMOS管的栅极相连至所述第十二PMOS管的漏极，它们的漏极相连至所述第一PMOS管的栅极，所述第八NMOS管的栅极与所述第七NMOS管的漏极连接，其漏极分别与所述第三、第十四PMOS管的漏极以及所述第七PMOS管的栅极连接，所述第十四PMOS管的栅极与所述第七PMOS管的漏极连接，其源极与该第七PMOS管的源极连接，并输出所述倍增电压；

所述第一储能电容连接在所述第一PMOS管的漏极和第二PMOS管的源极之间；

所述第二储能电容连接在所述第八PMOS管的漏极和第九PMOS管的源极之间；

所述输出电容的一端与所述第七PMOS管的源极连接，另一端接地。

在上述的用于CMOS电路的电压倍增电路中，所述第一时钟信号和第二时钟信号的电平互补。

由于采用了上述的技术解决方案，本实用新型通过设计对称的第一、第二CMOS开关模块，利用CMOS器件中PMOS管和NMOS管相反的开关工作特性，并利用电容两端电压不能突变的特性，在互补的两相时钟信号控制下通过控制PMOS管或NMOS管的开启/关断对第一、第二储能电容进行充放电，从而在输出端产生稳定的两倍于输入参考电压的电压，使得在减少电路成本和功耗的前提下，满足电路性能需要的目的。本实用新型可应用于电源管理电路，也可应用于低电源电压电路。

附图说明

图1是本实用新型一种用于CMOS电路的电压倍增电路的结构示意图；

图2是图1中各关键节点的输入、输出电压信号的波形图。

具体实施方式

下面结合附图，对本实用新型的具体实施例进行详细说明。

如图1所示，本实用新型，即一种用于CMOS电路的电压倍增电路，它包括第一CMOS开关模块、第二CMOS开关模块、第一、第二储能电容C1、C2和一输出电容Co。

第一CMOS开关模块包括第一至第七PMOS管P1至P7以及第一至第四NMOS管N1至N4，其中，

第一至第四NMOS管N1至N4的源极相连至地GND；

第一NMOS管N1和第一PMOS管P1的漏极和栅极分别相连，第一PMOS管P 1的源极和第二PMOS管P2的漏极连接，并接收一外部参考电压Vref；

第二PMOS管P2的栅极与第三PMOS管P3的漏极连接，第二、第三PMOS管P2、P3的源极相连，第三PMOS管P3的栅极与第一PMOS管P1的栅极连接；

第二NMOS管N2和第四PMOS管P4的栅极相连，并接收第一时钟信号CLK，第二NMOS管N2和第五PMOS管P5的漏极相连；

第五PMOS管P5的源极和第四PMOS管P4的漏极连接，其栅极与第一PMOS管P1的漏极连接；

第四PMOS管P4的源极与第六PMOS管P6的源极相连至一外部电源VDD；

第三NMOS管N3和第六PMOS管P6的栅极相连至第五PMOS管P5的漏极，它们的漏极相连至第四NMOS管N4的栅极；

第四NMOS管N4的漏极与第七PMOS管P7的漏极连接，第七PMOS管P7的源极输出一倍增电压Vout。

第二CMOS开关模块包括第八至第十四PMOS管P1’至P7’以及第五至第八NMOS管N1’至N4’，其中，

第五至第八NMOS管N1’至N4’的源极相连至地GND；

第五NMOS管N1’和第八PMOS管P1’的漏极相连至第十二PMOS管P5’的栅极，它们的栅极相连至第四NMOS管N4的栅极，第八PMOS管P1’的源极和第九PMOS管P2’的漏极连接，并接收外部参考电压Vref；

第九PMOS管P2’的栅极与第十PMOS管P3’的漏极相连至第四NMOS管N4的漏极，第九、第十PMOS管P2’、P3’的源极相连，第十PMOS管P3’的栅极与第八PMOS管P1’的栅极连接；

第六NMOS管N2’和第十一PMOS管P4’的栅极相连，并接收第二时钟信号CLKN，第六NMOS管N2’和第十二PMOS管P5’的漏极相连；

第十二PMOS管P5’的源极和第十一PMOS管P4’的漏极连接，第十一PMOS管P4’的源极与第十三PMOS管P6’的源极相连至外部电源VDD；

第七NMOS管N3’和第十三PMOS管P6’的栅极相连至第十二PMOS管P5’的漏极，它们的漏极相连至第一PMOS管P1的栅极；

第八NMOS管N4’的栅极与第七NMOS管N3’的漏极连接，其漏极分别与第三、第十四PMOS管P3、P14的漏极以及第七PMOS管P7的栅极连接；

第十四PMOS管P7’的栅极与第七PMOS管P7的漏极连接，其源极与该第七PMOS管P7的源极连接，并输出倍增电压Vout；

第一储能电容C1连接在第一PMOS管P1的漏极和第二PMOS管P2的源极之间；

第二储能电容C2连接在第八PMOS管P1’的漏极和第九PMOS管P2’的源极之间；

输出电容Co的一端与第七PMOS管P7的源极连接，另一端接地GND。

本实用新型中，第一时钟信号CLK和第二时钟信号CLKN的电平互补。

本实用新型的工作原理如下(外部参考电压Vref、第五、第六节点net5、net6处的电压及倍增电压Vout的波形图可如图2所示)：

在初始状态，当互补的第一、第二时钟信号CLK、CLKN作用于电路时，假设此时第一时钟信号CLK为高电平，第二时钟信号CLKN为低电平，此时，第七节点net7处为高电平，第四NMOS管N4、第五NMOS管N1’、第十四PMOS管P7’导通，输出的倍增电压Vout为第五节点net5处的电平；同时，第九PMOS管P2’导通，第二储能电容C2的第四节点net4处通过第九PMOS管P2’充电至外部参考电压Vref；于此同时，第八节点net8处为低电平，第一PMOS管P1导通，第一节点net1处通过第一PMOS管P1被充电到外部参考电压Vref。

此后，时钟发生翻转，第一时钟信号CLK为低电平，第二时钟信号CLKN为高电平，此时，第七节点net7处为低电平，第八PMOS管P1’导通，第二节点net2处通过第八PMOS管P1’充电到外部参考电压Vref，由于第四节点net4处的初始电压为外部参考电压Vref，此时，第四节点net4处的电压上升到2Vref(即两倍于外部参考电压的值)；与此同时，第八节点net8处为高电平，由于第一NMOS管N1、第二PMOS管P2导通，第一节点net1处的电压为0，第三节点net3处的电压通过第二PMOS管P2充至外部参考电压Vref；由于第七MOS管P7、第十PMOS管P3’也同时导通，第四节点net4处的电压通过第十PMOS管P3’、第七MOS管P7传至输出端，即输出的倍增电压Vout为第六节点net6处的电平，倍增电压Vout的电平为2Vref。

在下一个时钟翻转时，第三节点net3处被充电到2Vref，并通过第三PMOS管P3、第十PMOS管P7’传至输出端。

以此往复，输出端的倍增电压Vout为一连续稳定的、值为2Vref的电压。

综上所述，在两相互补时钟信号的控制下，本实用新型所提出的电路可以输出一恒定的两倍于输入参考电压的电压；调节第一、第二储能电容C1、C2及输出电容Co的大小，可以影响输出电平的稳定性及输出驱动能力的大小。

以上结合附图实施例对本实用新型进行了详细说明，本领域中普通技术人员可根据上述说明对本实用新型做出种种变化例。因而，实施例中的某些细节不应构成对本实用新型的限定，本实用新型将以所附权利要求书界定的范围作为本实用新型的保护范围。

Claims (2)

1.一种用于CMOS电路的电压倍增电路，其特征在于，所述电路包括第一CMOS开关模块、第二CMOS开关模块、第一、第二储能电容和一输出电容，

所述第一CMOS开关模块包括第一至第七PMOS管以及第一至第四NMOS管，其中，所述第一至第四NMOS管的源极相连至地，所述第一NMOS管和第一PMOS管的漏极和栅极分别相连，该第一PMOS管的源极和所述第二PMOS管的漏极连接，并接收一外部参考电压，该第二PMOS管的栅极与所述第三PMOS管的漏极连接，该第二、第三PMOS管的源极相连，该第三PMOS管的栅极与所述第一PMOS管的栅极连接；所述第二NMOS管和第四PMOS管的栅极相连，并接收第一时钟信号，该第二NMOS管和第五PMOS管的漏极相连，该第五PMOS管的源极和所述第四PMOS管的漏极连接，其栅极与所述第一PMOS管的漏极连接，所述第四PMOS管的源极与所述第六PMOS管的源极相连至一外部电源；所述第三NMOS管和第六PMOS管的栅极相连至所述第五PMOS管的漏极，它们的漏极相连至所述第四NMOS管的栅极，该第四NMOS管的漏极与所述第七PMOS管的漏极连接，该第七PMOS管的源极输出一倍增电压；

所述第二CMOS开关模块包括第八至第十四PMOS管以及第五至第八NMOS管，其中，所述第五至第八NMOS管的源极相连至地，所述第五NMOS管和第八PMOS管的漏极相连至所述第十二PMOS管的栅极，它们的栅极相连至所述第四NMOS管的栅极，所述第八PMOS管的源极和所述第九PMOS管的漏极连接，并接收所述外部参考电压，该第九PMOS管的栅极与所述第十PMOS管的漏极相连至所述第四NMOS管的漏极，该第九、第十PMOS管的源极相连，该第十PMOS管的栅极与所述第八PMOS管的栅极连接；所述第六NMOS管和第十一PMOS管的栅极相连，并接收第二时钟信号，该第六NMOS管和第十二PMOS管的漏极相连，该第十二PMOS管的源极和所述第十一PMOS管的漏极连接，所述第十一PMOS管的源极与所述第十三PMOS管的源极相连至所述外部电源；所述第七NMOS管和第十三PMOS管的栅极相连至所述第十二PMOS管的漏极，它们的漏极相连至所述第一PMOS管的栅极，所述第八NMOS管的栅极与所述第七NMOS管的漏极连接，其漏极分别与所述第三、第十四PMOS管的漏极以及所述第七PMOS管的栅极连接，所述第十四PMOS管的栅极与所述第七PMOS管的漏极连接，其源极与该第七PMOS管的源极连接，并输出所述倍增电压；

所述第一储能电容连接在所述第一PMOS管的漏极和第二PMOS管的源极之间；

所述第二储能电容连接在所述第八PMOS管的漏极和第九PMOS管的源极之间；

所述输出电容的一端与所述第七PMOS管的源极连接，另一端接地。

2.根据权利要求1所述的用于CMOS电路的电压倍增电路，其特征在于，所述第一时钟信号和第二时钟信号的电平互补。