JP6747024B2 - 電子制御装置及びモータ制御装置 - Google Patents

Description

本発明は、電子制御装置及びモータ制御装置に関する。

制御対象の動作を制御するために制御信号を出力する電子制御装置として、例えば、特許文献１に記載のものがある。特許文献１には、モータに駆動電力を供給する２つの制御系統（演算制御装置や駆動回路）を備えるモータ制御装置が開示されている。このモータ制御装置では、２つの制御系統が同期してモータに駆動電力を供給することができるように、一方の制御系統の演算制御装置には、同期信号を送信する同期信号送信部が備えられているとともに、他方の制御系統の演算制御装置には、当該同期信号を受信する同期信号受信部が備えられている。

そして、一方の制御系統の同期信号送信部では、クロックが発生させるパルス（以下、「クロックパルス」）を所定回数検出する毎に、同期信号を他方の制御系統の同期信号受信部に対して送信するようにしている。同期信号を受信した他方の制御系統の同期信号受信部は、これを契機に処理タイミングをリセットする等して、一方の制御系統の処理タイミングと同期できるようにしている。

なお、２つの制御系統の間で、処理タイミングのずれが許容されなくなる時間は、クロックパルスを所定回数発生させる時間で対応付けされている。そして、同期信号送信部が備えられている演算制御装置にて、当該所定回数分のクロックパルスが発生させられる毎に、２つの制御系統の処理タイミングのずれが補正されるようにしている。

国際公開ＷＯ２０１０／０６１９１８号公報

モータに駆動電力を供給している間は、駆動回路のスイッチング素子のスイッチの切り替えに伴う通電及び非通電の切り替え等に起因して、クロックパルスを検出する際にノイズが混入する可能性がある。こうしたノイズは、ＰＷＭ信号に対してパルス幅が小さいエッジ状のパルスであって、特許文献１の各演算制御装置で用いられているクロックパルスと良く似たパルスとして生じうる。この場合、ノイズがクロックパルスとして誤検出されることによって、２つの制御系統の処理タイミングのずれの検出精度が低下してしまう懸念がある。こうした課題は、モータを制御対象にするものに限らず、電子制御によって制御対象を動作させるものであれば同様である。

本発明は、こうした実情に鑑みてなされたものであり、その目的は、複数の制御系統の間における処理タイミングのずれの検出精度の低下を抑制できる電子制御装置及びモータ制御装置を提供することにある。

上記課題を解決する電子制御装置は、制御対象の動作を制御するために制御信号を出力する制御部と、制御部の処理タイミングを生成するタイマ生成部とを有する制御系統として、複数の制御系統が構成されるものである。この電子制御装置において、予め定めた幅を有する信号である同期信号を複数の制御系統毎に生成する同期信号生成部と、複数の制御系統の各同期信号をそれぞれ受信することによって、複数の制御系統の各同期信号を重ね合わせた幅を有する信号である重畳同期信号を生成する重畳同期信号生成部と、各同期信号と重畳同期信号とに基づいて、複数の制御系統の間における処理タイミングのずれである同期状態を検出する同期状態検出部とを備えるようにしている。

上記構成によれば、処理タイミングのずれを検出する際に基準となる重畳同期信号は、複数の制御系統の間における処理タイミングに時間的ずれが生じていれば、少なくとも同期信号よりも大きい幅を有するものである。これにより、複数の制御系統の間における処理タイミングの時間的ずれを連続量として検出することができる。そのため、複数の制御系統の各同期信号に、例えば、エッジ状のパルスのノイズが生じたとしても、重畳同期信号のパルス内であれば、当該重畳同期信号として埋もれるのみで、処理タイミングのずれの検出精度への影響は無視できるようになる。したがって、ノイズが生じたとしても、複数の制御系統の間における処理タイミングのずれの検出精度の低下を抑制することができる。

上記電子制御装置は、同期状態検出部の検出結果に基づいて、複数の制御系統の処理タイミングの進み又は遅れを補正する同期信号補正部をさらに備えていることが望ましい。
上記構成によれば、複数の制御系統の間における処理タイミングの時間的ずれを補正する場合、処理タイミングの時間的ずれの検出精度の低下が抑えられている同期状態検出部の検出結果を用いることができるので、補正についても補正精度の低下が抑えられるようになる。したがって、電子制御装置の信頼性の向上を図ることができる。

ところで、上記構成のように、複数の制御系統の間における処理タイミングのずれを補正する場合、複数の制御系統の何れか一つの制御系統の同期信号を補正の基準としたり、重畳同期信号を補正の基準としたりする等、補正の方法を選択することができる。

ただし、複数の制御系統のなかでも処理タイミングのずれについて公差の大小差があり、ずれの公差の大きい処理タイミングを補正の基準としてしまうと、複数の制御系統の処理タイミングがずれの公差の大きい側に揃えられてしまい、電子制御装置の信頼性の低下を招く可能性がある。

そこで、上記電子制御装置において、同期信号補正部は、同期状態検出部の検出結果に基づいて、重畳同期信号を補正の基準として、複数の制御系統の各同期信号が補正されるようにそれぞれについて処理タイミングの進み又は遅れを補正することが望ましい。

上記構成によれば、複数の制御系統のなかに処理タイミングのずれについて公差の大小差があったとしても、ずれの公差の大きい処理タイミングが補正の基準とされないことによって、複数の制御系統の処理タイミングがずれの公差の大きい側に揃えられてしまう可能性が低減されるようになる。したがって、電子制御装置の信頼性の低下を抑えることができる。

また、上記電子制御装置において、複数の制御系統は、同期信号生成部、重畳同期信号生成部、同期状態検出部、及び同期信号補正部をそれぞれに有するものであり、同期信号生成部は、自身が属する制御系統の処理タイミングに基づいて、同期信号を生成するものであることが望ましい。

上記構成によれば、複数の制御系統がそれぞれ独立して、他の制御系統に対する処理タイミングのずれを検出したり、処理タイミングのずれを補正したりすることができるようになる。これにより、複数の制御系統の独立化を促進することができ、制御系統の冗長化の観点で有利になる。

また、上記電子制御装置において、複数の制御系統の各同期信号生成部及び各重畳同期信号生成部は、共通信号線によって電気的に接続されるものであることが望ましい。
上記構成によれば、複数の制御系統の各重畳同期信号生成部において、各同期信号生成部によって生成される各同期信号をほぼ一致するタイミングで取得させることができるようになる。これにより、各同期信号の伝達のタイミングのずれが低減され、複数の制御系統のそれぞれにおいて重畳同期信号が生成される場合であっても、複数の制御系統の間における重畳同期信号を高い精度で一致させることができる。したがって、処理タイミングの検出精度とともに、処理タイミングの補正の精度を共に高めることができる。

このような電子制御装置は、モータを制御対象とするモータ制御装置として用いられる場合もある。
上記構成によれば、モータ制御装置は、複数の制御系統を用いてモータの駆動を制御することによって、何れかの制御系統に故障が生じた場合でも、残りの制御系統がモータの駆動の制御を継続できるようにすることができ、モータの制御系統の冗長化を実現することができる。このようにモータの制御系統の冗長化を実現する場合においても、複数の制御系統の間における処理タイミングのずれの検出精度の低下を抑制することができる。

本発明によれば、複数の制御系統の間における処理タイミングのずれの検出精度の低下を抑制することができる。

モータ制御装置についてその電気的構成を示すブロック図。 モータ制御装置についてその第１制御演算部及び第２制御演算部の構成を示すブロック図。 制御系統間の処理タイミングのずれを示す図。 制御系統間のクロックのずれを示す図。 モータ制御装置の各制御演算部についてそれぞれの同期監視部の構成を示すブロック図。 同期信号と重畳同期信号との関係を示す図。 処理タイミングの補正の態様として同期ずれを解消する際の態様を示す図。 処理タイミングの補正の態様としてその他の態様を示す図。 同期状態の検出の態様としてその他の態様を示す図。

以下、電子制御装置及びモータ制御装置の一実施形態について説明する。
図１に示すように、本実施形態の電子制御装置は、モータ１１を制御対象として、当該モータ１１の動作を制御するモータ制御装置１０である。なお、モータ制御装置１０は、モータ１１の駆動を制御することによって、例えば、車両の操舵機構にモータトルクを付与し、ユーザーのステアリング操作を補助するパワステ制御等を実行する制御ユニット、所謂、「ＥＣＵ（Electronic Control Unit）」である。

モータ１１は、表面磁石型のブラシレスＤＣモータである。モータ１１は、その中心軸ｍを中心に回転するロータ１２と、ロータ１２の外周に配置されるステータ１３とを備えている。ロータ１２には、その表面に永久磁石が固定されている。永久磁石は、ロータ１２の周方向に異なる極性（Ｎ極、Ｓ極）が交互に並んで配置されている。こうした永久磁石は、モータ１１が回転する際に磁界、すなわち界磁を形成する。ステータ１３には、３相（Ｕ相、Ｖ相、Ｗ相）の複数のコイル１４が円環状に配されている。コイル１４は、第１コイル群１４Ａと第２コイル群１４Ｂとに分類される。第１コイル群１４Ａ及び第２コイル群１４Ｂは、それぞれスター結線されたＵ相、Ｖ相、Ｗ相のコイル１４を有している。モータ１１には、モータ１１の制御量である電流量を制御することによって、モータ１１の駆動を制御するモータ制御装置１０が接続されている。

図１に示すように、モータ制御装置１０は、モータ１１の第１コイル群１４Ａへの給電を制御する制御系統Ａと、モータ１１の第２コイル群１４Ｂへの給電を制御する制御系統Ｂとを備えている。なお、各コイル群１４Ａ，１４Ｂは、それぞれの各相のコイルがモータ１１の周に沿って系統毎に交互に配置されたり、それぞれの各相のコイルがモータ１１の周に沿って纏めて並べて配置されたり、同一ティースにモータ１１の径方向に積層されて配置されたりする。

本実施形態では、制御系統Ａ及び制御系統Ｂを備えることによって、モータ１１の駆動に関わる制御系統の冗長化が図られている。例えば、制御系統Ａにモータ１１への給電等の駆動に関わる制御を継続できない異常が生じる場合には、制御系統Ａによるモータ１１への給電等の制御が停止され、制御系統Ｂのみによってモータ１１への給電等が制御されるフェールの状態へと移行する。一方、制御系統Ｂにモータ１１への給電等の駆動に関わる制御を継続できない異常が生じる場合には、制御系統Ｂによるモータ１１への給電等の制御が停止され、制御系統Ａのみによってモータ１１への給電等が制御されるフェールの状態へと移行する。

制御系統Ａは、第１制御演算部２１、第１モータ駆動部２３、第１電流センサ２５、及び発振器２７を備えている。また、制御系統Ｂは、第２制御演算部２２、第２モータ駆動部２４、第２電流センサ２６、及び発振器２８を備えている。なお、各モータ駆動部２３，２４は、複数のＭＯＳＦＥＴ等のスイッチング素子を有してなる、３相（Ｕ相、Ｖ相、Ｗ相）のインバータ回路である。各モータ駆動部２３，２４は、直列に接続された２つのＦＥＴ（field-effect transistor）を１組とする３組のアーム（単相ハーフブリッジ）が、それぞれ直流電源の＋端子と−端子との間に並列に接続されてなる。また、各電流センサ２５，２６は、各モータ駆動部２３，２４と各相のコイル１４との間の給電経路に生じる各相の電流値Ｉを検出する。

ここで、第１制御演算部２１及び第２制御演算部２２の機能について説明する。なお、第１制御演算部２１と第２制御演算部２２とは、同一構成のため、第１制御演算部２１について説明し、第２制御演算部２２の構成については、第１制御演算部２１を構成する各部に付した符号を付してその詳細説明を省略する。

図２に示すように、第１制御演算部２１は、マイクロプロセスユニット（ＭＰＵ）からなり、演算部（ＣＰＵ）３１、クロック発生部３２ａ、タイマ生成部３３、三角波生成部３４、Ａ／Ｄ変換部３５、モータ駆動指令生成部３６、及び同期監視部３７ａを有している。本実施形態において、第１制御演算部２１及び第２制御演算部２２の演算部３１及びモータ駆動指令生成部３６は制御部の一例である。

クロック発生部３２ａは、逓倍器であって、水晶素子等からなる発振器２７から入力した基本周波数のクロックを所定倍数で逓倍し、演算部（ＣＰＵ）３１及びタイマ生成部３３にそれぞれ出力する。

タイマ生成部３３は、公知の分周器及びアップダウンカウンタからなり、分周器で分周されたクロックをアップダウンカウンタでアップカウント及びダウンカウントし、そのカウント値を演算部３１、三角波生成部３４、Ａ／Ｄ変換部３５、及び同期監視部３７ａにそれぞれ出力する。

三角波生成部３４は、タイマ生成部３３から入力したカウント値に基づいて、搬送波としての三角波を生成してモータ駆動指令生成部３６に三角波を出力する。
また、三角波生成部３４は、生成した三角波に基づいて、Ａ／Ｄ変換部３５に対して、ＡＤ変換実行タイミング信号を出力するとともに、演算部３１に対して、処理タイミング信号を出力する。なお、ＡＤ変換実行タイミングとは、三角波における山（頂点）と谷（最下点）となる時点で、ＡＤ変換を実行するタイミングであり、三角波における山（頂点）と谷（最下点）と同期する。

また、処理タイミングとは、三角波における山（頂点）と谷（最下点）となる時点で、演算部３１が各種の演算処理を実行するタイミングであり、三角波における山（頂点）と谷（最下点）と同期する。したがって、処理タイミングは、三角波の山（頂点）と谷（最下点）の期間である。

Ａ／Ｄ変換部３５は、ＡＤ変換実行タイミング信号に基づいて、各種センサ（本実施形態では、電流センサ２５及びセンサ４０）から入力した検出信号（アナログ信号）をＡＤ変換した後、演算部３１に入力する。なお、演算部３１は、Ａ／Ｄ変換部３５から入力した検出信号に基づいて、モータ駆動指令（Ｄｕｔｙ比）を生成してモータ駆動指令生成部３６に出力する。

モータ駆動指令生成部３６は、三角波生成部３４から入力した三角波と、演算部３１から入力したモータ駆動指令（Ｄｕｔｙ比）に基づいて、処理タイミングで制御信号（ＰＷＭ信号）を生成して第１モータ駆動部２３に出力する。第１モータ駆動部２３は、処理タイミングで出力された制御信号（ＰＷＭ信号）に基づいて、複数のスイッチング素子をオンオフすることによりバッテリなどの直流電源から供給される直流電力を三相交流電力に変換する。

同期監視部３７ａは、第１制御演算部２１及び第２制御演算部２２の両演算部３１における処理タイミングのずれを監視し、予め定めた許容範囲を超える処理タイミングのずれを補正するための補正信号を生成してタイマ生成部３３に出力する。なお、第１制御演算部２１の同期監視部３７ａは、第２制御演算部２２の同期監視部３７ｂと共通信号線ＣＬを介して電気的に接続されている。各同期監視部３７ａ，３７ｂ（第１制御演算部２１及び第２制御演算部２２）の間では、両タイマ生成部３３から入力したカウント値に基づき生成される後述の各同期信号Ｓｐａ，Ｓｐｂが伝達される。各同期信号Ｓｐａ，Ｓｐｂについては、後で詳しく説明する。

また、第１制御演算部２１及び第２制御演算部２２は、モータ１１に設けられた回転角センサ４０を通じて検出されるロータ１２の回転角θ（回転位置）に基づいて、第１モータ駆動部２３及び第２モータ駆動部２４に対する制御信号をそれぞれ生成する。回転角センサ４０としては、例えば、ＭＲセンサやホールセンサが採用される。

このように、第１制御演算部２１及び第２制御演算部２２は、第１モータ駆動部２３及び第２モータ駆動部２４の制御を通じて第１コイル群１４Ａ（制御系統Ａ）及び第２コイル群１４Ｂ（制御系統Ｂ）への給電を制御することによって、モータ１１の駆動を制御する。

本実施形態において、第１制御演算部２１及び第２制御演算部２２の両演算部３１の演算、Ａ／Ｄ変換部３５のＡＤ変換タイミング、及び両モータ駆動指令生成部３６のスイッチタイミング（オンオフタイミング）は、クロックに基づいて生成される処理タイミングで行われる。

例えば、図３に示すように、制御系統Ａにおいて、三角波生成部３４が生成した三角波Ｗａの山（頂点）と谷（最下点）のタイミング（処理タイミングの周期）で、Ａ／Ｄ変換部３５がＡＤ変換したり、モータ駆動指令生成部３６がスイッチング素子をオンオフしたりする。なお、これは、制御系統Ｂにおいても同様である。そして、本実施形態では、第１制御演算部２１及び第２制御演算部２２の両演算部３１は、その処理タイミングの周期は同じであり、同期して演算を行うように構成されている。一方、制御系統Ａ及び制御系統Ｂでは、各発振器２７，２８がそれぞれ独立して処理タイミングの周期が同じとなるようにクロックを生成する。

ただし、図４に示すように、各発振器２７，２８の間で、それぞれの発振子（例えば、水晶素子）にばらつきがある場合、それぞれのクロックが入力される各クロック発生部３２ａ，３２ｂが生成するクロックにずれが生ずる。こうしたクロックのずれは、解消されるものではなく、タイマ生成部３３のカウント値、さらには三角波生成部３４の三角波へと波及し、最終的に制御系統Ａ及び制御系統Ｂの間で、処理タイミングの時間的ずれを生じさせる。

すなわち、図３に示すように、制御系統Ａ及び制御系統Ｂの間における処理タイミングの時間的ずれは、時間経過とともに大きくなり、当該時間的ずれが上記許容範囲を超えてしまう場合、第１制御演算部２１及び第２制御演算部２２の両演算部３１は同期して演算を行うことができなくなる、非同期状態となる。この非同期状態となると、制御系統Ａ及び制御系統Ｂの間における処理タイミングが時間的にずれることによって、制御系統Ａにおけるスイッチタイミングと、制御系統ＢにおけるＡＤ変換のタイミングとが重なるようになる。これにより、制御系統Ａにおけるスイッチのオンオフに関わって生じるノイズが、制御系統ＢにおけるＡＤ変換の値（データ）に重畳し、このノイズが重畳したデータに基づいて、第２モータ駆動部２４が制御されるようになる。この場合、上記フェールの状態へと移行すべき異常が制御系統Ａ及び制御系統Ｂの何れにも生じていないにもかかわらず、モータ１１の駆動を正常に制御できなくなる。そこで、本実施形態では、上記非同期状態となることを事前に防ぐべく、制御系統Ａ及び制御系統Ｂの間における処理タイミングの時間的ずれである同期状態を検出して、その検出結果に基づいて、同期状態を補正するように、各制御演算部２１，２２が各同期監視部３７ａ，３７ｂを有するようにしている。

ここで、第１制御演算部２１の同期監視部３７ａと、第２制御演算部２２の同期監視部３７ｂの機能について、詳しく説明する。
図５に示すように、同期監視部３７ａは、同期信号生成部５０ａ、重畳同期信号生成部５１ａ、同期状態検出部５２ａ、及び同期信号補正部５３ａを有している。同じく同期監視部３７ｂは、同期信号生成部５０ｂ、重畳同期信号生成部５１ｂ、同期状態検出部５２ｂ、及び同期信号補正部５３ｂを有している。

同期監視部３７ａの同期信号生成部５０ａは、第１制御演算部２１のタイマ生成部３３からカウント値が入力されると、そのタイミングで予め定めたパルス幅Ｐｔａを有する信号である制御系統Ａの同期信号Ｓｐａ（例えば、図６中、最上段）を生成して共通信号線ＣＬを介して送信する。なお、同期信号Ｓｐａは、同期状態検出部５２ａにも出力される。以下の説明では、第１制御演算部２１のカウント値をカウント値ＴＣａという。

また、同期監視部３７ｂの同期信号生成部５０ｂは、第２制御演算部２２のタイマ生成部３３からカウント値が入力されると、そのタイミングで予め定めたパルス幅Ｐｔｂ（本実施形態では、パルス幅Ｐｔａと同一）を有する信号である制御系統Ｂの同期信号Ｓｐｂ（例えば、図６中、最下段に示す）を生成して共通信号線ＣＬを介して送信する。各パルス幅Ｐｔａ，Ｐｔｂは、制御系統Ａ及び制御系統Ｂの間における処理タイミングの時間的ずれが上記許容範囲で、各同期信号Ｓｐａ，Ｓｐｂが重なるとして経験的求められる幅に設定される。例えば、各パルス幅Ｐｔａ，Ｐｔｂは「１ｍｓ」で、上記許容範囲は各パルス幅Ｐｔａ，Ｐｔｂの１割で「０．１ｍｓ」等に設定される。なお、同期信号Ｓｐｂは、同期状態検出部５２ａにも出力される。以下の説明では、第２制御演算部２２のカウント値をカウント値ＴＣｂという。

共通信号線ＣＬを介して送信された各同期信号Ｓｐａ，Ｓｐｂは、当該共通信号線ＣＬに共に接続されている各同期監視部３７ａ，３７ｂの各重畳同期信号生成部５１ａ，５１ｂにそれぞれ送信される。この場合、共通信号線ＣＬによって接続されている各重畳同期信号生成部５１ａ，５１ｂは、同期信号Ｓｐａが送信されてくる場合にこれをほぼ一致するタイミングで受信し、同期信号Ｓｐｂが送信されてくる場合にこれをほぼ一致するタイミングで受信する。

各同期監視部３７ａ，３７ｂは、各同期信号Ｓｐａ，Ｓｐｂを受信すると、各同期信号Ｓｐａ，Ｓｐｂの各パルス幅Ｐｔａ，Ｐｔｂを重ね合わせた信号である重畳同期信号Ｓｐｃを生成し、自身が属する制御系統の各同期状態検出部５２ａ，５２ｂに出力する。重畳同期信号Ｓｐｃは、各同期信号Ｓｐａ，Ｓｐｂの少なくとも何れかが現れている場合に、その時の各同期信号Ｓｐａ，Ｓｐｂに応じたパルス幅Ｐｔｃを有して現れる信号である。

例えば、図６に示すように、各発振器２７，２８の間で、それぞれの発振子にばらつきがある場合、制御系統Ａ及び制御系統Ｂの間で、同期信号生成部５０ａにカウント値ＴＣａが入力されるタイミングと、同期信号生成部５０ｂにカウント値ＴＣｂが入力されるタイミングとが時間的（時間軸ｔ）にずれる。これにより、各同期信号Ｓｐａ，Ｓｐｂの間においても、立ち上がりのタイミングが時間的（時間軸ｔ）にずれる。この場合、各同期信号Ｓｐａ，Ｓｐｂでは、パルス幅が同一であるので、これらの現れているタイミングが時間的（時間軸ｔ）にずれる。そして、各同期信号Ｓｐａ，Ｓｐｂの何れかが現れている間、すなわち同期信号Ｓｐａの立ち上がりで立ち上がり、同期信号Ｓｐｂの立ち下がりで立ち下がる重畳同期信号Ｓｐｃが生成される。この場合の重畳同期信号Ｓｐｃは、同期信号Ｓｐａの立ち上がりから同期信号Ｓｐｂの立ち下がりまでの間のパルス幅Ｐｔｃを有する。

同期監視部３７ａの同期状態検出部５２ａは、同期信号生成部５０ａによって生成された同期信号Ｓｐａ、及び重畳同期信号生成部５１ａによって生成された重畳同期信号Ｓｐｃが入力されると、同期状態として、重畳同期信号Ｓｐｃを基準とした、当該重畳同期信号の生成の基とした同期信号Ｓｐａのずれを検出する。

また、同期監視部３７ｂの同期状態検出部５２ｂは、同期信号生成部５０ｂによって生成された同期信号Ｓｐｂ、及び重畳同期信号生成部５１ｂによって生成された重畳同期信号Ｓｐｃが入力されると、同期状態として、重畳同期信号Ｓｐｃを基準とした、当該重畳同期信号の生成の基とした同期信号Ｓｐｂのずれを検出する。

図６の例の場合、重畳同期信号Ｓｐｃに対して、立ち上がりのタイミングが一致し、差ΔＰｔａに相当する時間だけ短いパルス幅を有することから、当該時間だけ立ち下がりのタイミングが早い同期信号Ｓｐａが検出される。同じく図６の例の場合、重畳同期信号Ｓｐｃに対して、差ΔＰｔｂに相当する時間だけ立ち上がりのタイミングが遅く、当該時間だけ短いパルス幅を有することから、立ち下がりのタイミングが一致する同期信号Ｓｐｂが検出される。

この例の場合、同期監視部３７ａの同期状態検出部５２ａは、重畳同期信号Ｓｐｃと同期信号Ｓｐａとのずれから、制御系統Ａの処理タイミングが制御系統Ｂの処理タイミングに対して差ΔＰｔａに相当する時間だけ進んでいる同期状態であることを検出（判断）する。

一方、同期監視部３７ｂの同期状態検出部５２ｂは、重畳同期信号Ｓｐｃと同期信号Ｓｐｂとのずれから、制御系統Ｂの処理タイミングが制御系統Ａの処理タイミングに対して差ΔＰｔｂに相当する時間だけ遅れている同期状態であることを検出（判断）する。

各同期監視部３７ａ，３７ｂは、第１制御演算部２１及び第２制御演算部２２への外部電源からの給電が開始されるイグニッションオンされた場合、すなわちモータ１１を駆動させる準備段階であるモータ制御装置１０の起動処理時に、各同期信号Ｓｐａ，Ｓｐｂ及び重畳同期信号Ｓｐｃを生成してこれらに基づいて、上記同期状態を検出する。また、各同期監視部３７ａ，３７ｂは、イグニッションオンされた後、モータ１１の回転数に応じて、第１制御演算部２１及び第２制御演算部２２の両演算部３１の制御状態が切り替えられる毎に、各同期信号Ｓｐａ，Ｓｐｂ及び重畳同期信号Ｓｐｃを生成してこれらに基づいて、上記同期状態を検出する。なお、第１制御演算部２１及び第２制御演算部２２の両演算部３１は、モータ１１の回転数に応じて、例えば、定常回転時には高効率駆動の観点でｄ軸電流を零に制御する一方、当該定常回転時に対して回転数が上昇する高回転時にはさらに回転数を上昇させることができるようにｄ軸電流を負として弱め界磁制御をする。この場合、定常回転時の制御への切り替えや弱め界磁制御への切り替えのタイミングでは、上記同期状態を検出する。

上記同期状態を検出する場合、各同期状態検出部５２ａ，５２ｂは、パルス幅Ｐｔｃ（重畳同期信号Ｓｐｃ）に対する各パルス幅Ｐｔａ，Ｐｔｂ（各同期信号Ｓｐａ，Ｓｐｂ）の比であるパルス比が閾値Ｐｔｈ（例えば、上記許容範囲を１割とすれば「１．１」）よりも大きい場合に、上記同期状態の補正の必要有を判断する。このパルス比は、同期状態検出部５２ａでは「Ｐｔｃ／Ｐｔａ」となり、同期状態検出部５２ｂでは「Ｐｔｃ／Ｐｔｂ」となる。本実施形態において、上記許容範囲は、パルス比が閾値Ｐｔｈ以下の範囲である。これに対して、閾値Ｐｔｈよりも大きい範囲は、上記許容範囲を逸脱していて、制御系統Ａ及び制御系統Ｂの間における処理タイミングのずれが許容されなくなる上記非同期状態に陥る可能性が高い又は上記非同期状態に陥っている旨を示す範囲である。この閾値Ｐｔｈは、上記非同期状態に陥る可能性が高い又は上記非同期状態に陥っているとして経験的に求められる値に設定される。

そして、同期状態検出部５２ａは、パルス比が閾値Ｐｔｈよりも大きい場合（Ｐｔｃ／Ｐｔａ＞Ｐｔｈ）、上記同期状態を示す情報として、差ΔＰｔａを同期信号補正部５３ａに出力する。また、同期状態検出部５２ｂは、パルス比が閾値Ｐｔｈよりも大きい場合（Ｐｔｃ／Ｐｔｂ＞Ｐｔｈ）、上記同期状態を示す情報として、差ΔＰｔｂを同期信号補正部５３ｂに出力する。なお、差ΔＰｔａ及び差ΔＰｔｂは、正値（＋）であれば重畳同期信号Ｓｐｃに対して時間的に進んでいる同期状態を示し、負値（−）であれば重畳同期信号Ｓｐｃに対して時間的に遅れている同期状態を示すように構成されていればよい。一方、各同期状態検出部５２ａ，５２ｂは、パルス比が閾値Ｐｔｈ以下の場合、上記同期状態の必要無を判断し、上記同期状態を示す情報を出力しないように構成されている。

同期監視部３７ａの同期信号補正部５３ａは、同期状態検出部５２ａによって判断された差ΔＰｔａが入力されると、当該差ΔＰｔａに応じた処理タイミングの進み又は遅れを補正するように、補正信号Ｒｖａを生成して第１制御演算部２１のタイマ生成部３３に出力する。補正信号Ｒｖａは、制御系統Ａの処理タイミングを進ませる又は遅らせることを指示するものであり、重畳同期信号Ｓｐｃを基準としたずれである差ΔＰｔａが、例えば、解消されるようにそれまでの処理タイミングを進ませる又は遅らせるタイミングで、カウント値ＴＣａを零にリセットすることを指示する。

また、同期監視部３７ｂの同期信号補正部５３ｂは、同期状態検出部５２ｂによって判断された差ΔＰｔｂが入力されると、当該差ΔＰｔｂに応じた処理タイミングの進み又は遅れを補正するように、補正信号Ｒｖｂを生成して第２制御演算部２２のタイマ生成部３３に出力する。補正信号Ｒｖｂは、補正信号Ｒｖａと同様、制御系統Ｂの処理タイミングを進ませる又は遅らせることを指示するものであり、重畳同期信号Ｓｐｃを基準としたずれである差ΔＰｔｂが、例えば、解消されるようにそれまでの処理タイミングを進ませる又は遅らせるタイミングで、カウント値ＴＣｂを零にリセットすることを指示する。

このように、各同期信号補正部５３ａ，５３ｂは、自身が属する制御系統のタイマ生成部３３のカウント値のカウントのタイミングを個別にリセットすることによって、互いの制御系統の処理タイミングを補正するように構成されている。

例えば、図６の例の場合に対し、同期信号補正部５３ａは、上記同期状態の補正として、制御系統Ａ及び制御系統Ｂの処理タイミングを一致させる補正をする場合、第１制御演算部２１のタイマ生成部３３のカウント値ＴＣａをこれまでよりも遅らせたタイミングで零にリセットする。この場合、同期信号補正部５３ｂは、第２制御演算部２２のタイマ生成部３３のカウント値ＴＣｂをこれまでよりも進めた（早い）タイミングで零にリセットする。

以上に説明した本実施形態によれば、以下に示す作用及び効果を奏する。
（１）上記同期状態を検出する際に基準となる重畳同期信号Ｓｐｃは、制御系統Ａ及び制御系統Ｂの間における処理タイミングに時間的ずれが生じていれば、少なくとも各同期信号Ｓｐａ，Ｓｐｂよりも大きい幅を有するものである。これにより、制御系統Ａ及び制御系統Ｂの間における処理タイミングの時間的ずれを連続量として検出することができる。

具体的に、図６の例の場合、差ΔＰｔａによって、制御系統Ｂに対する制御系統Ａの処理タイミングの時間的ずれが連続量として検出される。同じく図６の例の場合、差ΔＰｔｂによって、制御系統Ａに対する制御系統Ｂの処理タイミングの時間的ずれが連続量として検出される。

そのため、制御系統Ａ及び制御系統Ｂの各同期信号Ｓｐａ，Ｓｐｂに、例えば、エッジ状（パルス幅Ｐｔａ，Ｐｔｂと比較して短い幅）のパルスのノイズが生じたとしても、重畳同期信号Ｓｐｃのパルス内であれば、当該重畳同期信号Ｓｐｃに埋もれ、上記同期状態の検出精度への影響は無視できるようになる。したがって、ノイズが生じたとしても、上記同期状態の検出精度の低下を抑制することができる。

そして、本実施形態のように、制御系統Ａ及び制御系統Ｂを用いてモータ１１の駆動を制御することによっては、何れかの制御系統に故障が生じた場合でも、残りの制御系統がモータ１１の駆動の制御を継続することができ、モータ１１の制御系統の冗長化を実現することができる。このようにモータ１１の制御系統の冗長化を実現する場合においても、制御系統Ａ及び制御系統Ｂの間における処理タイミングのずれの検出精度の低下を抑制することができる。

（２）上記同期状態の検出結果に基づいては、制御系統Ａ及び制御系統Ｂの処理タイミングの進み又は遅れが補正されるように構成している。
本実施形態では、上記同期状態の時間的ずれを補正する場合、上記同期状態の時間的ずれの検出精度の低下が抑えられている各同期状態検出部５２ａ，５２ｂの検出結果を用いることができるので、補正についても補正精度の低下が抑えられるようになる。したがって、モータ制御装置１０の信頼性の向上を図ることができる。

（３）ところで、本実施形態のように、上記同期状態のずれを補正する場合、制御系統Ａ及び制御系統Ｂの各同期信号Ｓｐａ，Ｓｐｂの何れかを補正の基準としたり、重畳同期信号Ｓｐｃを補正の基準としたりする等、補正の方法を選択することができる。

ただし、制御系統Ａ及び制御系統Ｂのなかでも各発振器２７，２８のずれについて公差の大小差があり、ずれの公差の大きい発振器を補正の基準としてしまうと、制御系統Ａ及び制御系統Ｂの処理タイミングがずれの公差の大きい側に揃えられてしまい、モータ制御装置１０の信頼性の低下を招く可能性がある。

例えば、図７に示すように、図６の例の場合に対し、本実施形態では、重畳同期信号Ｓｐｃを補正の基準として、上記同期状態のずれに対して制御系統Ａ及び制御系統Ｂの処理タイミングを一致させる補正をするようにしている。

この場合、同期信号Ｓｐａについて、その立ち下がりが、重畳同期信号Ｓｐｃ（同期信号Ｓｐｂ）の立ち下がりを補正の基準とし、この基準に一致するように、これまでよりも立ち上がりのタイミングを遅らせる（図７中、右側にずらす）ように補正することができる。同じく、同期信号Ｓｐｂについて、その立ち上がりが、重畳同期信号Ｓｐｃ（同期信号Ｓｐａ）の立ち上がりを補正の基準とし、この基準に一致するように、これまでよりも立ち上がりのタイミングを進ませる（図７中、左側にずらす）ように補正することができる。すなわち、各同期信号Ｓｐａ，Ｓｐｂ及び重畳同期信号Ｓｐｃが一致するように、制御系統Ａ及び制御系統Ｂのそれぞれの処理タイミングが補正される。

これにより、制御系統Ａ及び制御系統Ｂのなかに各発振器２７、２８のずれについて公差の大小差があったとしても、ずれの公差の大きい処理タイミングが補正の基準とされないことによって、制御系統Ａ及び制御系統Ｂの処理タイミングがずれの公差の大きい側に揃えられてしまう可能性が低減されるようになる。したがって、モータ制御装置１０の信頼性の低下を抑えることができる。

（４）本実施形態では、上記同期状態のずれを補正する場合、制御系統Ａ及び制御系統Ｂの処理タイミングを一致させる補正の他、処理タイミングにずれを敢えて残すようにすることもできる。

例えば、図８に示すように、図７の補正に対し、同期信号Ｓｐａについて、その立ち下がりが、重畳同期信号Ｓｐｃ（同期信号Ｓｐｂ）の立ち下がりを補正の基準とし、この基準にいくらかのずれである残差ΔＰｒｄａを残して近付くように、これまでよりも立ち上がりのタイミングを遅らせる（図８中、右側にずらす）ように補正することができる。同じく、同期信号Ｓｐｂについて、その立ち上がりが、重畳同期信号Ｓｐｃ（同期信号Ｓｐａ）の立ち上がりを補正の基準とし、この基準にいくらかのずれである残差ΔＰｒｄｂを残して近付くように、これまでよりも立ち上がりのタイミングを進ませる（図８中、左側にずらす）ように補正することができる。すなわち、各同期信号Ｓｐａ，Ｓｐｂ及び重畳同期信号Ｓｐｃが各残差ΔＰｒｄａ，ΔＰｒｄｂを残すように、制御系統Ａ及び制御系統Ｂのそれぞれの処理タイミングを補正することができる。

このように、上記同期状態の検出において、各同期信号Ｓｐａ，Ｓｐｂと、これらによって生成される重畳同期信号Ｓｐｃを用いることによっては、上記同期状態のずれの補正の方法の多様化の観点で有利になる。

（５）制御系統Ａ及び制御系統Ｂは、同期信号生成部、重畳同期信号生成部、同期状態検出部、及び同期信号補正部をそれぞれに有するようにしている。
これにより、制御系統Ａ及び制御系統Ｂがそれぞれ独立して、他の制御系統に対する処理タイミングのずれを検出したり、処理タイミングのずれを補正したりすることができるようになる。これにより、制御系統Ａ及び制御系統Ｂの独立化を促進することができ、制御系統の冗長化の観点で有利になる。

（６）制御系統Ａ及び制御系統Ｂの各同期信号生成部５０ａ，５０ｂ及び各重畳同期信号生成部５１ａ，５１ｂは、共通信号線ＣＬによって電気的に接続されるようにしている。

そのため、制御系統Ａ及び制御系統Ｂの各重畳同期信号生成部５１ａ，５１ｂにおいて、各同期信号生成部５０ａ，５０ｂによって生成される各同期信号Ｓｐａ，Ｓｐｂをほぼ一致するタイミングで取得させることができるようになる。これにより、各同期信号Ｓｐａ，Ｓｐｂの伝達のタイミングのずれが低減され、制御系統Ａ及び制御系統Ｂのそれぞれにおいて重畳同期信号Ｓｐｃが生成される場合であっても、制御系統Ａ及び制御系統Ｂの間における重畳同期信号Ｓｐｃを高い精度で一致させることができる。したがって、上記同期状態の検出精度とともに、処理タイミングの補正の精度を共に高めることができる。

（７）本実施形態では、上記同期状態を検出する際、重畳同期信号Ｓｐｃと各同期信号Ｓｐａ，Ｓｐｂとの相対比であるパルス比を用いるようにしている。この場合、各同期信号Ｓｐａ，Ｓｐｂの各パルス幅Ｐｔａ，Ｐｔｂを変更することによって、上記許容範囲の大きさを変更することができる。

具体的に、図９の上段に示すように、パルス幅Ｐｔａを有する同期信号Ｓｐａについて、上記許容範囲を１割とする場合、当該許容範囲によって許容されるずれは許容幅Ｐｒｍとなる。これに対し、図９の下段に示すように、パルス幅Ｐｔａと比較して小さいパルス幅Ｐｔａ´を有する同期信号Ｓｐａ´について、上記許容範囲を１割とする場合、当該許容範囲によって許容されるずれは許容幅Ｐｒｍと比較して小さい許容幅Ｐｒｍ´となる。なお、同期信号Ｓｐｂについても同様である。

このように、上記同期状態を検出する際、パルス比を用いる場合、パルス幅を変更することによって、上記許容範囲によって許容されるずれの許容幅も変更することができる。この場合、同期信号のパルス幅を連続的に変更することによって、上記許容範囲によって許容されるずれの許容幅も連続的に変更することができる。これにより、例えば、モータ１１の回転数等の駆動の状態や、第１制御演算部２１及び第２制御演算部２２の両演算部３１の制御状態に応じて、上記許容範囲によって許容されるずれの許容幅を変更することができ、モータ１１の駆動の制御の最適化を図ることができる。

なお、上記実施形態は、以下の形態にて実施することもできる。
・各重畳同期信号生成部５１ａ，５１ｂ、各同期状態検出部５２ａ，５２ｂ、及び各同期信号補正部５３ａ，５３ｂの機能は、第１制御演算部２１及び第２制御演算部２２とは異なるＡＳＩＣ（エーシック）等の演算部に持たせるようにしてもよい。この場合には、各同期信号生成部５０ａ，５０ｂの機能についても上記ＡＳＩＣ等の演算部に持たせるようにしてもよい。また、上記ＡＳＩＣ等の演算部は、制御系統Ａ（第１制御演算部２１）及び制御系統Ｂ（第２制御演算部２２）の何れかに属していてもよいし、何れの制御系統にも属していなくてもよい。

・各同期信号Ｓｐａ，Ｓｐｂは、それぞれ異なる信号線を介して各重畳同期信号生成部５１ａ，５１ｂに送信されるようにしてもよい。
・同期状態検出部５２ａでは、同期信号Ｓｐａと同様、同期信号Ｓｐｂについても上記同期状態を検出するようにしてもよい。これは、同期状態検出部５２ｂについても同様である。これにより、上記同期状態の検出について相互監視することができるようになり、モータ制御装置１０の信頼性の向上を図ることができる。

・各同期監視部３７ａ，３７ｂは、イグニッションオンされた後、定期的に上記同期状態を検出するように構成されていてもよい。
・上記同期状態を検出する場合、各同期状態検出部５２ａ，５２ｂは、パルス幅Ｐｔｃと各パルス幅Ｐｔａ，Ｐｔｂの差と閾値とを比較することによって、上記同期状態の補正の必要有無を判断するようにしてもよい。

・閾値Ｐｔｈは、パルス比ではなく、パルス幅の数値として設定されていてもよい。この場合、各同期信号Ｓｐａ，Ｓｐｂのパルス幅Ｐｔａ，Ｐｔｂは、制御系統Ａ及び制御系統Ｂの間における処理タイミングの時間的ずれが閾値Ｐｔｈによって定められる上記許容範囲で、各同期信号Ｓｐａ，Ｓｐｂが重なる幅に設定される。

・制御系統Ａ及び制御系統Ｂの間における処理タイミングを補正する場合、何れかの制御系統の処理タイミングを補正の基準とするようにしてもよい。この場合、状況に応じて、処理タイミングの補正の基準とする制御系統が切り替えられるようにしてもよい。

・各同期監視部３７ａ，３７ｂは、少なくとも上記同期状態を検出する機能を有していればよく、制御系統Ａ及び制御系統Ｂの間における処理タイミングを補正する機能については有していなくてもよい。この場合であっても、上記同期状態の検出精度の低下が抑制されており、これを用いては、フェールの状態への移行の最適化等を実現することができる。

・各同期信号Ｓｐａ，Ｓｐｂは、三角波生成部３４が生成する三角波、ＡＤ変換実行タイミング信号、及び処理タイミング信号（ＰＷＭ信号の出力タイミング）の何れかに基づいて、生成されるものであってもよい。

・フェールでは、モータ１１の制御が停止された制御系統分を残った制御系統で補うように演算部３１がモータ１１の駆動を制御するようにしてもよい。
・モータ制御装置１０では、複数の制御系統が構成されていればよく、３系統や４系統以上の制御系統が構成されていればよい。

・モータ１１は、独立した２つのモータであってもよい。
・上記実施形態は、モータ１１を制御対象とするモータ制御装置１０の替わりに、発電機等、制御信号によって動作するものを制御対象とする電子制御装置として実現することもできる。

１０…モータ制御装置、１１…モータ、１２…ロータ、１３…ステータ、１４…コイル、１４Ａ…第１コイル群、１４Ｂ…第２コイル群、２１…第１制御演算部、２２…第２制御演算部、２３…モータ駆動部、２４…モータ駆動部、３１…演算部、２７，２８…発振器、３２ａ，３２ｂ…クロック発生部、３３…タイマ生成部、３４…三角波生成部、３５…Ａ／Ｄ変換部、３６…モータ駆動指令部、３７ａ，３７ｂ…同期監視部、５０ａ，５０ｂ…同期信号生成部、５１ａ，５１ｂ…重畳同期信号生成部、５２ａ，５２ｂ…同期状態検出部、５３ａ，５３ｂ…同期信号補正部、Ａ，Ｂ…制御系統、ＣＬ…共通信号線、Ｐｔａ，Ｐｔｂ，Ｐｔｃ…パルス幅、Ｓｐａ，Ｓｐｂ…同期信号、Ｓｐｃ…重畳同期信号、ＴＣａ，ＴＣｂ…カウント値。

Claims (6)

1. 制御対象の動作を制御するために制御信号を出力する制御部と、前記制御部の処理タイミングを生成するタイマ生成部とを有する制御系統として、複数の制御系統が構成される電子制御装置において、
   予め定めた幅を有する信号である同期信号を複数の制御系統毎に生成する同期信号生成部と、
   前記複数の制御系統の各同期信号をそれぞれ受信することによって、前記複数の制御系統の各同期信号を重ね合わせた幅として、当該各同期信号の少なくとも何れかが現れている間の幅を有する信号である重畳同期信号を生成する重畳同期信号生成部と、
   前記各同期信号と前記重畳同期信号とに基づいて、前記複数の制御系統の間における処理タイミングのずれである同期状態を検出する同期状態検出部と、
   を備えていることを特徴とする電子制御装置。
2. 前記同期状態検出部の検出結果に基づいて、前記複数の制御系統の処理タイミングの進み又は遅れを補正する同期信号補正部をさらに備えている請求項１に記載の電子制御装置。
3. 前記同期信号補正部は、前記同期状態検出部の検出結果に基づいて、前記重畳同期信号を補正の基準として、前記複数の制御系統の各同期信号が補正されるようにそれぞれについて処理タイミングの進み又は遅れを補正する請求項２に記載の電子制御装置。
4. 前記複数の制御系統は、前記同期信号生成部、前記重畳同期信号生成部、前記同期状態検出部、及び前記同期信号補正部をそれぞれに有するものであり、
   前記同期信号生成部は、自身が属する制御系統の処理タイミングに基づいて、前記同期信号を生成するものである請求項２又は請求項３に記載の電子制御装置。
5. 前記複数の制御系統の各同期信号生成部及び各重畳同期信号生成部は、共通信号線によって電気的に接続されるものである請求項４に記載の電子制御装置。
6. 請求項１〜請求項５のうちいずれか一項に記載の電子制御装置は、モータを制御対象とするモータ制御装置である。

Images