JPS5897942A - 発振装置 - Google Patents
発振装置Info
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- JPS5897942A JPS5897942A JP56196461A JP19646181A JPS5897942A JP S5897942 A JPS5897942 A JP S5897942A JP 56196461 A JP56196461 A JP 56196461A JP 19646181 A JP19646181 A JP 19646181A JP S5897942 A JPS5897942 A JP S5897942A
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- Japan
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Safety Devices In Control Systems (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｌ）発明の技術分計
との発明は双方向性パス伝達の発振装置の並列冗長方式
に係り、特に双方向性のコモンパスのじょう乱を最小限
に抑えると共に、発振装置のライントライバの焼損防止
を行い得る発振装置に関する。
に係り、特に双方向性のコモンパスのじょう乱を最小限
に抑えると共に、発振装置のライントライバの焼損防止
を行い得る発振装置に関する。
コ）従来技術
無停電電源として使用されるインバータ装置等において
は、システムとしての信頼性を向上させる目的から、複
数のインバータ装置を並列接続して成るインバータ装置
が故障した時に、この故障したインバータ装置を並列母
線から切離し、他の健全なインバータ装置により負荷に
安定な電力を供給する方式が一般的となっている。この
インバータ装置の並列運転制御のためには、各インバー
タ装置に共通な基準パルスが必要である。
は、システムとしての信頼性を向上させる目的から、複
数のインバータ装置を並列接続して成るインバータ装置
が故障した時に、この故障したインバータ装置を並列母
線から切離し、他の健全なインバータ装置により負荷に
安定な電力を供給する方式が一般的となっている。この
インバータ装置の並列運転制御のためには、各インバー
タ装置に共通な基準パルスが必要である。
この基準パルスは並列接続される全てのインバータ装ｆ
ｉｌｌＫ対して複数の発掘器を共通、或いは各インバー
タ装置に個別に設けられた発掘器から得られるもので、
この発掘器の基準パルスの送受が並列運転システムの信
頼性を決定する要因の１つとなっている。
ｉｌｌＫ対して複数の発掘器を共通、或いは各インバー
タ装置に個別に設けられた発掘器から得られるもので、
この発掘器の基準パルスの送受が並列運転システムの信
頼性を決定する要因の１つとなっている。
このような並列運転システムにおける発撤器方一式の一
例を第１図に基づいて説明する。第１図において、／／
、コ／はインバータ装置、／！、、２Ｊはその出力、／
３ 、２Ｊは並列運転時の投入、解列な行なうための高
速し中断器、Ｘは並列母線、３１は負荷、桿は基準パル
ス信号、ｊｔ／ 、 ！Ｉ／は冗長発振器である。
例を第１図に基づいて説明する。第１図において、／／
、コ／はインバータ装置、／！、、２Ｊはその出力、／
３ 、２Ｊは並列運転時の投入、解列な行なうための高
速し中断器、Ｘは並列母線、３１は負荷、桿は基準パル
ス信号、ｊｔ／ 、 ！Ｉ／は冗長発振器である。
冗長発振器ｊ／の出力はインバータ装置／／、２／に各
各基率パルス信号Ｑ／とじて与えられ、インバータ装置
／／、Ｊ／の出力／２．ＬＬの電圧位相を決定する。
各基率パルス信号Ｑ／とじて与えられ、インバータ装置
／／、Ｊ／の出力／２．ＬＬの電圧位相を決定する。
冗長発振器ｊ／は周知のものであるがその一例を第１図
に示す。第一図中、第１図と同一機能のものには同一の
番号を付しである。第コ図中弘コは双方向性のコモンバ
ス、４／は基準発振器、ｔコは被同期発振器、４３はラ
イントライバ、４３はラインレシーバ、４ｊ／は被同期
発振器ルーの同期信号である。被同期発振器Ａコは、そ
の発振周波数が周波数精度の高い基準発振器４／の発振
周波数よりも低く設定され、基準発振器４／が万一故障
しても、自身の周波数で動作する発掘器である。また、
その回路は、ユニジャンクシ曹ントランジスタの弛張発
振等を利用した簡単で信頼性の高い回路で構成される。
に示す。第一図中、第１図と同一機能のものには同一の
番号を付しである。第コ図中弘コは双方向性のコモンバ
ス、４／は基準発振器、ｔコは被同期発振器、４３はラ
イントライバ、４３はラインレシーバ、４ｊ／は被同期
発振器ルーの同期信号である。被同期発振器Ａコは、そ
の発振周波数が周波数精度の高い基準発振器４／の発振
周波数よりも低く設定され、基準発振器４／が万一故障
しても、自身の周波数で動作する発掘器である。また、
その回路は、ユニジャンクシ曹ントランジスタの弛張発
振等を利用した簡単で信頼性の高い回路で構成される。
次に動作を簡単に説明する。基準発振器４／の出力は、
被同期発掘器Ａ２、ライントライバＡＪを介してコモン
バス参コに出力され、る。またコモンバス弘コからライ
ンレシーバ４Ｊを介して被同期発振器４Ｊの同期信号４
！ｌを得るようにしておくと、被同期発振器紹は基準発
振器６／とコモンバス輻に接続された他の発振器のうち
最も動作周波数の高い発掘器に同期されることになり、
その出力パルスが断トなっても、他の健全な次に動作周
波数の高い基準発振器４／に回期して運転が継続される
。
被同期発掘器Ａ２、ライントライバＡＪを介してコモン
バス参コに出力され、る。またコモンバス弘コからライ
ンレシーバ４Ｊを介して被同期発振器４Ｊの同期信号４
！ｌを得るようにしておくと、被同期発振器紹は基準発
振器６／とコモンバス輻に接続された他の発振器のうち
最も動作周波数の高い発掘器に同期されることになり、
その出力パルスが断トなっても、他の健全な次に動作周
波数の高い基準発振器４／に回期して運転が継続される
。
次に第１図のライントライバＡ３とラインレシーバ４ｊ
の組合せの一例を第３図に示す。図中第１図、第１図と
同符号のものは同一機能のものであり、４Ｊ／は被同期
発振器Ａ−の出力に相当するライントライバ４３の入力
信号、４３コ、６３Ｊは抵抗、６３りはトランジスタ、
ｂＪ！ｒ 、 ｂ！３はパルストランス、４ｊコはダイ
オード、Ｖｃｏは電源、 ＯＯＭは接地電位である。ラ
イントライバｔ３の入力信号４Ｊ／に１戸のパルスが印
加されると、トランジスタ４３セがＯＮとなす、ハルス
トランス６３！が励磁され、コモンパス弘コ及びライン
レシーバ６ｊの出力に相当する同期信号６ｊｌが出力さ
れる。またライントライバｔ３の入力信号４３／が１０
＠であってもコモンバスｌＩ２に接続された他の発振器
から出力されたパルスがパルストランス６ｊ３を介して
、被同期発振器ルコの同期信号Ａ！／とじて島えられる
。
の組合せの一例を第３図に示す。図中第１図、第１図と
同符号のものは同一機能のものであり、４Ｊ／は被同期
発振器Ａ−の出力に相当するライントライバ４３の入力
信号、４３コ、６３Ｊは抵抗、６３りはトランジスタ、
ｂＪ！ｒ 、 ｂ！３はパルストランス、４ｊコはダイ
オード、Ｖｃｏは電源、 ＯＯＭは接地電位である。ラ
イントライバｔ３の入力信号４Ｊ／に１戸のパルスが印
加されると、トランジスタ４３セがＯＮとなす、ハルス
トランス６３！が励磁され、コモンパス弘コ及びライン
レシーバ６ｊの出力に相当する同期信号６ｊｌが出力さ
れる。またライントライバｔ３の入力信号４３／が１０
＠であってもコモンバスｌＩ２に接続された他の発振器
から出力されたパルスがパルストランス６ｊ３を介して
、被同期発振器ルコの同期信号Ａ！／とじて島えられる
。
３）従来技術の問題点
このような第１図に示す方式は−１基準パルス信号参／
の授受のための配線本数はコモンバス方式を用いること
により最小限となり、信頼度を高くすることができる反
面、７台の発振器のラインドライハロ３０入力信号４３
／が所定時間以上１７１になると、パルスト−ランス４
３！の飽和が生じ、トランジスタ１３亭を焼損してしま
うばかりか、コモンバス弘コが短絡状態となり、並列運
転システムの基準パルス弘ｌの授受ができなくなり、並
列機器間に検流が流れシステム事故に至らしめることに
なる。トランジスタ１３４Ｉが単体不良となり、短絡状
態になると第３図に示すライントライバ６３の方式では
、システム事故に至るが、これを解決するために第参図
に示すライントライバ６３の方式が可能である。
の授受のための配線本数はコモンバス方式を用いること
により最小限となり、信頼度を高くすることができる反
面、７台の発振器のラインドライハロ３０入力信号４３
／が所定時間以上１７１になると、パルスト−ランス４
３！の飽和が生じ、トランジスタ１３亭を焼損してしま
うばかりか、コモンバス弘コが短絡状態となり、並列運
転システムの基準パルス弘ｌの授受ができなくなり、並
列機器間に検流が流れシステム事故に至らしめることに
なる。トランジスタ１３４Ｉが単体不良となり、短絡状
態になると第３図に示すライントライバ６３の方式では
、システム事故に至るが、これを解決するために第参図
に示すライントライバ６３の方式が可能である。
第ダ図中、第３図と同一機能のものには同一符号を付し
である。またＡＪｆ 、 ４３’ｌは抵抗、ＡＪｆはト
ランジスタである。第参図に示すものではトランジスタ
をコケ直列に接続させており、トランジスタがコケ同時
に不良となり、コケ共短絡状態となる確率を低くし、信
頼性を上げている。
である。またＡＪｆ 、 ４３’ｌは抵抗、ＡＪｆはト
ランジスタである。第参図に示すものではトランジスタ
をコケ直列に接続させており、トランジスタがコケ同時
に不良となり、コケ共短絡状態となる確率を低くし、信
頼性を上げている。
しかし、このような第参図に示す方式でも、トランジス
タがコケ共破損することも考えられ、この場合もシステ
ム事故にまで至ることは必至である。
タがコケ共破損することも考えられ、この場合もシステ
ム事故にまで至ることは必至である。
り発明の目的
本発明は上記した従来技術の欠点を解決するためになさ
れたもので、コモンバスに接続されるライントライバの
入力信号がｌ／１になり放しになっても、発振装置異常
わ即刻検出して、その異常検出をした発掻装置を、双方
向性のコモンパスから速やかに解列し、コモンバスのじ
よう乱を最小限に抑えると共に発振装置のライントライ
バの焼損を防止するようにした発振装置を提供すること
を目的とする。
れたもので、コモンバスに接続されるライントライバの
入力信号がｌ／１になり放しになっても、発振装置異常
わ即刻検出して、その異常検出をした発掻装置を、双方
向性のコモンパスから速やかに解列し、コモンバスのじ
よう乱を最小限に抑えると共に発振装置のライントライ
バの焼損を防止するようにした発振装置を提供すること
を目的とする。
ｊ）発明の構成
以上の目的を達成するため、本発明は発振装置のドライ
バに個別に設けられ、該ライントライバが所定時間以上
ＯＮ状態となった場合これを検出し、当該ライントライ
バを停止させるパルス巾異常検出回路を有することを基
本的な特徴とするものである。
バに個別に設けられ、該ライントライバが所定時間以上
ＯＮ状態となった場合これを検出し、当該ライントライ
バを停止させるパルス巾異常検出回路を有することを基
本的な特徴とするものである。
４）発明の実施例
以下図面に基づいて本発明の一実施例な説明する。第３
図中、第１図と同一符号のものは同一機能のものを示し
、４４はパルス検出信号、１７はパルス巾異常検出回路
、７０はライントライバ４３の停止指令を示す。
図中、第１図と同一符号のものは同一機能のものを示し
、４４はパルス検出信号、１７はパルス巾異常検出回路
、７０はライントライバ４３の停止指令を示す。
本発明においては、ライントライバ４３にパルス巾異常
検出回路１７を設けて、異状を検出すると、ラインドラ
イハロ３に停止指令を与え、これによりラインドライハ
ロ３を停止するように構成している。
検出回路１７を設けて、異状を検出すると、ラインドラ
イハロ３に停止指令を与え、これによりラインドライハ
ロ３を停止するように構成している。
第゛６図に、このパルス巾異常検出１路４７の構成の一
例及び第７図にその動作を示す。第６図は第ダ図の方式
に適用した例であり、 Ｗ＃ｅ図と同一機能のものには
同一符号を付しである。
例及び第７図にその動作を示す。第６図は第ダ図の方式
に適用した例であり、 Ｗ＃ｅ図と同一機能のものには
同一符号を付しである。
図中、６りｌ〜６クダは抵抗、４７！と４７４はフォト
カプラ、４７７と６りｔはパルス巾検出信号、４７９〜
４１／はＮＯ’ｌ’回路、４１２はＡＮＤ回路、４１３
はその出力、６ｔｏはデジタルカウンタでありムＮＤ回
路６Ｓコの出力４ｔＪがｌ０１０間り、ロックパルスＡ
ｎをカウントし、所定の値をカウントすると出力１ｆ４
を１１１とする回路、ｔｇｔはフリップフロップ、 ４
１りはそのリセット信号、 ｌ、１９は表示等シーケン
ス信号、４９０はＭＯＴ１ｇｌ路、りＯ７とりＯＪはダ
イオードである。
カプラ、４７７と６りｔはパルス巾検出信号、４７９〜
４１／はＮＯ’ｌ’回路、４１２はＡＮＤ回路、４１３
はその出力、６ｔｏはデジタルカウンタでありムＮＤ回
路６Ｓコの出力４ｔＪがｌ０１０間り、ロックパルスＡ
ｎをカウントし、所定の値をカウントすると出力１ｆ４
を１１１とする回路、ｔｇｔはフリップフロップ、 ４
１りはそのリセット信号、 ｌ、１９は表示等シーケン
ス信号、４９０はＭＯＴ１ｇｌ路、りＯ７とりＯＪはダ
イオードである。
この製作を第７図に基づいて説＠＃すれば、ｔｏは基準
パルス信号弘ｌの正常なパルス幅ｓｔｌはデジタルカウ
ンタｂｔ４Ｉのカウントアウト時間を示す、ここでデジ
タルカウンタｂｉｌｌのカウントアウト時間ｔ、は、ト
ランジスタ！、７１Ｉ、 ４３１がＯＮ状態でもパルス
トランス＆Ｊ１の飽和により破損に至らない時間に設定
される。
パルス信号弘ｌの正常なパルス幅ｓｔｌはデジタルカウ
ンタｂｔ４Ｉのカウントアウト時間を示す、ここでデジ
タルカウンタｂｉｌｌのカウントアウト時間ｔ、は、ト
ランジスタ！、７１Ｉ、 ４３１がＯＮ状態でもパルス
トランス＆Ｊ１の飽和により破損に至らない時間に設定
される。
第７図体）の場合、ライントライバ６３０入力信号４Ｊ
／に異常をきたし、入力信号４３／が８戸のままになっ
たとすると、１０回路４１／の出力が１０１になりムＭ
Ｄ回路４１コの出力４１３によりデジタルカウンタ４１
９が所定時間ｔ、後カウントアウトをし、その出力４１
４によりフリップフロップ４１１を動作させ、ｊｌｏ’
ｒｌ路４テ０を介してトランジスタ４Ｊ参、６３１のベ
ースを１０１にすることによりライントライノ匂３を停
止させる。また第７図（駒の場合、トランジスタ４３ｕ
、 ４３１が正常ならは、フォトカプラ６りｊＫは常
時電圧が印加され、フォトカプラ６７６には周期ＴＩ
−ハルス巾ｔ０の関電田が印加されるため、デジタルカ
ウンタ４１＃はカウントアウトしないが、トランジスタ
６３４ｔが破損して短絡状態になると、フォトカプラ６
り３には電圧が印加されなくなり、デジタルカウンタｔ
ｉｅが所定時間ｔ１後カウントアウトをし、フリップフ
ロップ４１１を動作させ、トランジスタ４３４Ｉ、 ４
３ｔのベースを＠０＠とじ、健全なトランジスタ４３ｇ
によりライントライバ４３を停止させる。
／に異常をきたし、入力信号４３／が８戸のままになっ
たとすると、１０回路４１／の出力が１０１になりムＭ
Ｄ回路４１コの出力４１３によりデジタルカウンタ４１
９が所定時間ｔ、後カウントアウトをし、その出力４１
４によりフリップフロップ４１１を動作させ、ｊｌｏ’
ｒｌ路４テ０を介してトランジスタ４Ｊ参、６３１のベ
ースを１０１にすることによりライントライノ匂３を停
止させる。また第７図（駒の場合、トランジスタ４３ｕ
、 ４３１が正常ならは、フォトカプラ６りｊＫは常
時電圧が印加され、フォトカプラ６７６には周期ＴＩ
−ハルス巾ｔ０の関電田が印加されるため、デジタルカ
ウンタ４１＃はカウントアウトしないが、トランジスタ
６３４ｔが破損して短絡状態になると、フォトカプラ６
り３には電圧が印加されなくなり、デジタルカウンタｔ
ｉｅが所定時間ｔ１後カウントアウトをし、フリップフ
ロップ４１１を動作させ、トランジスタ４３４Ｉ、 ４
３ｔのベースを＠０＠とじ、健全なトランジスタ４３ｇ
によりライントライバ４３を停止させる。
ここでカウントアウト時間ｔ、をｔ、に近づければ、ラ
イントライバ６３が異常をきたしてからの保護動作が速
くなり、確実なものとなる。また、デジタルカウンタ４
を参のクロックパルス４１にの動作周波数を高くすれば
、デジタルカウンタのカウント動作の精度が高くなる。
イントライバ６３が異常をきたしてからの保護動作が速
くなり、確実なものとなる。また、デジタルカウンタ４
を参のクロックパルス４１にの動作周波数を高くすれば
、デジタルカウンタのカウント動作の精度が高くなる。
以上のような構成により、第３図において冗長発樵器３
／が異常なく動作していると、並列運転システムの全て
のインバータ装置が同一の位相基準４４Ｉを得て運転さ
れる。万一ライントライバ４Ｊに異常が生じると、パル
ス巾異常検出回路６りが異富を検出して、異常を生じた
冗長発振器ｊｌを停止し、コモンパス参コから速やかに
解列する。
／が異常なく動作していると、並列運転システムの全て
のインバータ装置が同一の位相基準４４Ｉを得て運転さ
れる。万一ライントライバ４Ｊに異常が生じると、パル
ス巾異常検出回路６りが異富を検出して、異常を生じた
冗長発振器ｊｌを停止し、コモンパス参コから速やかに
解列する。
り） 発明の詳細
な説明したように本発明によれば１発振器のライントラ
イバに起因する発振器の異常を検出して、その異営機出
した発振器のみをインバータ装置を停止することなく、
双方向性のコモンバス輻から速ヤかに解列し、コモンパ
ス≠コのじよう乱を最小限に抑えると共に１発振器のラ
イントライバのパルストランスの飽和によるトランジス
タの焼横を未然（防ぐことが可能となる。
イバに起因する発振器の異常を検出して、その異営機出
した発振器のみをインバータ装置を停止することなく、
双方向性のコモンバス輻から速ヤかに解列し、コモンパ
ス≠コのじよう乱を最小限に抑えると共に１発振器のラ
イントライバのパルストランスの飽和によるトランジス
タの焼横を未然（防ぐことが可能となる。
第１図は並列運テシステムにおける個別冗長発ａＳ制御
方式の従来例のブロック図、第２図は個別冗長発振器の
具体的な一例を示す回路図、第３図はライントライバの
従来例を示す回路図、第参図はライントライバの他の従
来例を示す回路図、艶！図は本発明の一実施例な示すブ
ロック図、第１図はパルス巾異常検出囲路Ｑ、具体的−
與施例をチャート図である。 ／／ｍＪＪ・・・インバータ装置、ｌコ、ｎ・・・出力
、１３゜コ・・・高速し中断器、Ｘ・・・並列母線、３
／・・・負荷、＜４７・・・基準パルス信号、φコ・・
・コモンパス、３／・・・個別冗長発振器、 Ｊ／・・
・基準発機器、ｔコ・・・被同期発振器、４３・・・ラ
イントライバ、４３・・・ラインレ７−バ、４！／・・
・同期信号、６３１・・・入力信号、６３２ 、４３３
、 ！３４゜４３７゛・・・抵抗、４７１ 、４３ｔ
・・・トランジスタ、６！コ・・・ダイオード、４ト・
・パルス検出信号、）７・・・パルス巾異常検出信号、
７０・・・停止指令、Ａ？／ 、 Ａ７Ｊ 、 ＡりＪ
。 ４’ｌ’ｌ川抵抗、６り！ 、 ４７４…フオＦカプラ
、４り７゜１りｔ−・・パルス巾検出信号、４７ｑ、
４１０ 、 ＡＵ 。 ６デＱ 、−、ＮＯ’ｌ’回路、４ｔコ・・・ＡＮＤ回
路、４１３ 、４１４・・・出力、１Ｕ・・・デジタル
カウンタ、４ｒｊ・・・クロックパルス、 Ａｔγ・・
・リセット信号、 ｂｅｔ・・・フリップフロップ、
４１９・・・シーケンス信号、 ’１０／ 、りＯコ
・・・ダイオード。 出願人代理人 猪 股 清格１図 鵬２図 鴨３図 ９ ゛ 鴇４図 ２ 殆５図 も６図 （Ａ） ８８ −（Ｂ） 手続補正書 昭和５７年４月１２日 特許庁長官 島 １）春 樹 殿１、事件の表示 昭和聞年特許願第１９６４６１号 ２、発明の名称 発振装置 ３、補正をする者 事件との関係特許出願人 （３０７）東京芝浦電気株式会社 明細書の「特許請求の範囲」及び「発明の詳細な説明」
の各欄 ８、補正の内容 （１） 明細書中、特許請求の範囲を別紙のとおり訂
正する。 （２）同第２頁第８行の「双方向性バス伝達」を「双方
向性バス伝送」Ｋ訂正する。 （３）同第３頁第１５行の「５１ 、５１は冗長発振器
」を「５１は冗長発振器」Ｋ訂正する。 （４）同第７頁第６行の「発振装置異常わ即刻検出」ｔ
「発振装置異常を即刻検出」に訂正する。 （５）同第９頁第１２行のｌ’−Ｎ０回路」をｌ’−Ｎ
０７回路」ｋ訂正する。 特許請求の範囲 １．基準発振器ど、この基準発振器の出力或いは他の同
期信号和同期して発振する被同期発振器の出力を受けて
パルスを出力線に送出するライントライバと、出力線の
信号を受けて前ｙ被同期発振器へ同期信号を与えるライ
ンレシーバとから構成される装置 し、各々の出力ｉｉｎー共通な信号線で接続し、１つの
発振装置から該共通信号線上κ送り出されたパルスκよ
り他の発振装置内の被同期発振器を同期させるようκし
た双方向性のコモンバス伝送の並列冗長方式の発振器ｔ
Ｋおいて、前記発振装置のラインドライバκ個別κ設け
られ、該ラインドライバが所定時間以上ＯＮ状態となっ
た場合これな検出し、当該ラインドライバを停止させる
パルス巾異常検出回路を有することを特徴とする発振装
置。 ２、パルス巾異常検出回路が、ラインドライバがＯＮ状
態の間クロツクパルスをカウントするデジ、 タルカウ
ンタを有する特許請求の範囲第１ｍＫ記載の発振装置。
方式の従来例のブロック図、第２図は個別冗長発振器の
具体的な一例を示す回路図、第３図はライントライバの
従来例を示す回路図、第参図はライントライバの他の従
来例を示す回路図、艶！図は本発明の一実施例な示すブ
ロック図、第１図はパルス巾異常検出囲路Ｑ、具体的−
與施例をチャート図である。 ／／ｍＪＪ・・・インバータ装置、ｌコ、ｎ・・・出力
、１３゜コ・・・高速し中断器、Ｘ・・・並列母線、３
／・・・負荷、＜４７・・・基準パルス信号、φコ・・
・コモンパス、３／・・・個別冗長発振器、 Ｊ／・・
・基準発機器、ｔコ・・・被同期発振器、４３・・・ラ
イントライバ、４３・・・ラインレ７−バ、４！／・・
・同期信号、６３１・・・入力信号、６３２ 、４３３
、 ！３４゜４３７゛・・・抵抗、４７１ 、４３ｔ
・・・トランジスタ、６！コ・・・ダイオード、４ト・
・パルス検出信号、）７・・・パルス巾異常検出信号、
７０・・・停止指令、Ａ？／ 、 Ａ７Ｊ 、 ＡりＪ
。 ４’ｌ’ｌ川抵抗、６り！ 、 ４７４…フオＦカプラ
、４り７゜１りｔ−・・パルス巾検出信号、４７ｑ、
４１０ 、 ＡＵ 。 ６デＱ 、−、ＮＯ’ｌ’回路、４ｔコ・・・ＡＮＤ回
路、４１３ 、４１４・・・出力、１Ｕ・・・デジタル
カウンタ、４ｒｊ・・・クロックパルス、 Ａｔγ・・
・リセット信号、 ｂｅｔ・・・フリップフロップ、
４１９・・・シーケンス信号、 ’１０／ 、りＯコ
・・・ダイオード。 出願人代理人 猪 股 清格１図 鵬２図 鴨３図 ９ ゛ 鴇４図 ２ 殆５図 も６図 （Ａ） ８８ −（Ｂ） 手続補正書 昭和５７年４月１２日 特許庁長官 島 １）春 樹 殿１、事件の表示 昭和聞年特許願第１９６４６１号 ２、発明の名称 発振装置 ３、補正をする者 事件との関係特許出願人 （３０７）東京芝浦電気株式会社 明細書の「特許請求の範囲」及び「発明の詳細な説明」
の各欄 ８、補正の内容 （１） 明細書中、特許請求の範囲を別紙のとおり訂
正する。 （２）同第２頁第８行の「双方向性バス伝達」を「双方
向性バス伝送」Ｋ訂正する。 （３）同第３頁第１５行の「５１ 、５１は冗長発振器
」を「５１は冗長発振器」Ｋ訂正する。 （４）同第７頁第６行の「発振装置異常わ即刻検出」ｔ
「発振装置異常を即刻検出」に訂正する。 （５）同第９頁第１２行のｌ’−Ｎ０回路」をｌ’−Ｎ
０７回路」ｋ訂正する。 特許請求の範囲 １．基準発振器ど、この基準発振器の出力或いは他の同
期信号和同期して発振する被同期発振器の出力を受けて
パルスを出力線に送出するライントライバと、出力線の
信号を受けて前ｙ被同期発振器へ同期信号を与えるライ
ンレシーバとから構成される装置 し、各々の出力ｉｉｎー共通な信号線で接続し、１つの
発振装置から該共通信号線上κ送り出されたパルスκよ
り他の発振装置内の被同期発振器を同期させるようκし
た双方向性のコモンバス伝送の並列冗長方式の発振器ｔ
Ｋおいて、前記発振装置のラインドライバκ個別κ設け
られ、該ラインドライバが所定時間以上ＯＮ状態となっ
た場合これな検出し、当該ラインドライバを停止させる
パルス巾異常検出回路を有することを特徴とする発振装
置。 ２、パルス巾異常検出回路が、ラインドライバがＯＮ状
態の間クロツクパルスをカウントするデジ、 タルカウ
ンタを有する特許請求の範囲第１ｍＫ記載の発振装置。
Claims (1)
- 【特許請求の範囲】 へ基準発掻器と、この基準発振器の出力或いは他の同期
信号に同期して発振する被同期発振器の出力を受けてパ
ルスを出力線に送出するライントライバと、出力線の信
号を受けて前期被同期発振器へ同期信号を与えるライン
レシーバとから構Ｆ１１される発振装置を２台以上複数
台設置し、各々の出力線を共通な信号線で接続し、７つ
の発振装置から該共通信号線上に送り出されたパルスに
より他の発振装置内の被同期発振器を同期させるように
した双方向性のコモンパス伝送の並列冗長方式の発振装
置において、前記発掘装置のライントライバに個別に設
けられ、誼ライントライバが所定時間以上ＯＮ状態とな
った場合これを検出し、当骸ライントライバを停止させ
るパルス巾異常検出回路を有することを特徴とする発振
装置。 コ、パルス巾異常検出回路が、ライントライバがＯＮ
状態の間クロックパルスをカウントするデジタルカウン
タを有する特許請求の範囲第１項に記載の発振装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196461A JPS5897942A (ja) | 1981-12-07 | 1981-12-07 | 発振装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196461A JPS5897942A (ja) | 1981-12-07 | 1981-12-07 | 発振装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897942A true JPS5897942A (ja) | 1983-06-10 |
| JPH029738B2 JPH029738B2 (ja) | 1990-03-05 |
Family
ID=16358187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56196461A Granted JPS5897942A (ja) | 1981-12-07 | 1981-12-07 | 発振装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897942A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603243A (ja) * | 1983-06-21 | 1985-01-09 | Toho Seisakusho:Kk | 送受信装置 |
| JP2007104482A (ja) * | 2005-10-06 | 2007-04-19 | Fuji Electric Systems Co Ltd | 信号伝送回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6747024B2 (ja) * | 2016-04-06 | 2020-08-26 | 株式会社ジェイテクト | 電子制御装置及びモータ制御装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51114804A (en) * | 1975-03-31 | 1976-10-08 | Xerox Corp | Data communication system |
| JPS53123601A (en) * | 1977-04-04 | 1978-10-28 | Mitsubishi Electric Corp | Data transmission system |
| JPS568947A (en) * | 1979-07-04 | 1981-01-29 | Nippon Signal Co Ltd:The | Information transmitter |
| JPS5690655A (en) * | 1979-12-25 | 1981-07-22 | Fuji Electric Co Ltd | Wire transmission system |
-
1981
- 1981-12-07 JP JP56196461A patent/JPS5897942A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51114804A (en) * | 1975-03-31 | 1976-10-08 | Xerox Corp | Data communication system |
| JPS53123601A (en) * | 1977-04-04 | 1978-10-28 | Mitsubishi Electric Corp | Data transmission system |
| JPS568947A (en) * | 1979-07-04 | 1981-01-29 | Nippon Signal Co Ltd:The | Information transmitter |
| JPS5690655A (en) * | 1979-12-25 | 1981-07-22 | Fuji Electric Co Ltd | Wire transmission system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603243A (ja) * | 1983-06-21 | 1985-01-09 | Toho Seisakusho:Kk | 送受信装置 |
| JP2007104482A (ja) * | 2005-10-06 | 2007-04-19 | Fuji Electric Systems Co Ltd | 信号伝送回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029738B2 (ja) | 1990-03-05 |
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