SU1091168A1 - Устройство дл управлени переключением резервных блоков - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПЕР ВКЛЮЧЕН И E/VI РЕЗЕРВНЫХ БЛОКОВ, содержащее основной и резервный блоки, блоки встроенного контрол , коммутаторы, шину синхронизации, соединенную с синхровходами коммутатора, шину начальной установки, соединенную с входами начальной установки коммутатора, отличающеес  тем,- что, с целью повышени  его надежности, в него введены блок контрол  по модулю два, первый элемент И, элемент задержки, индикатор отказа устройства . Коммутатор выполнен из подблоков по числу выходов устройства, а каждый подблок коммутатора содержит индикаторы отказов основного и резервного блоков, два триггера, четыре элемента И, элемент ИЛИ и элемент сложени  по модулю два, первый вход которого соединен с выходом основного блока, а второй вход - с выходом резервного блока, выход - с первым входом второго элемента И и с первым входом третьего элемента И, а второй вход третьего элемента И соединен с инверсИым выходом блока контрол  по модулю два, пр мой выход которого содинен с вторым входом второго элемента И, третьи входы второго и третьего элементов И соединены с шиной синхронизации, выход третьего элемента И соединен с первым входом первого триггера , второй вход которого соединен с шиной начальной установки в «1, первый выход первого триггера соединен с четвертым входом второго элемента И, а второй выход - с входом индикатора отказа резервного блока, выход второго элемента И соединен с первым входом первого триггера, второй вход которого содинен с шиной начальной установки в «I, первый выход второго триггера соединен с первым входом четвертого элемента И, второй вход-кото (Л рого подсоединен к выходу основного блока, выход четвертого элемента И соединен с первым входом элемента ИЛИ, второй выход второго триггера соединен с индикатором отказа соответствующего выхода основного блока и с первым входом п того элемента И, второй вход которого соединен с выходом резервного блока, выход п того элемента И соединен с вторым входом элесо мента ИЛИ, выход которого соединен с соответствующей выходной шиной устройства, шина синхронизации соединена с входом элемента задержки, выход которого соео: динен с, вторым входом первого элемента И, 00 выход которого соединен с входом индикатора отказа устройства, а второй вход-с пр мым выходом блока контрол  по модулю два.

Description

Изобретение относитс  к вычислительной технике и автоматике и может быть использовано дл  построени  высоконадежных цифровых устройств.

Известно устройство дл  указани  неисправности в дублированных дискретных автоматах, содержащее резервируемые блоки , схему сравнени , блок коммутации и логические схемы управлени  выходными сигналами , причем выходы резервируемых блоков соединены с входами схемы сравнени  блока коммутации и логических схем управлени , выход схемы сравнени  соединен с входом блока коммутации, выходы блока коммутации соединен с входами логических схем управлени  1.

Недостаток данного устройства состоит в том, что при независимой реализации выходных сигналов резервируемых блоков искажение одного выходного сигнала любого из блоков вызывает отключение всего блока. Устройство переходит в неработоспособное состо ние при возникновении хрт  бы по одному отказу в каждом из резервируемых блоков.

Известно т-акже устройство дл  предотвращени  неправильного срабатывани  логических cjjeM, содержащих два идентичных логических Ълока, эталонную схему, детектор несовпадени  выходных сигналов логических схем, элементы И, ИЛИ, причем выходы логических схем соединены с входами элементов И и детектора, выход эталонной схемы соединен с входом детектора, выходы детектора соединены с входами элементов И, . выходы которых соединены с входами элемента ИЛИ 2.

Недостаток данного устройства состоит в том, что в случае независимой реализации выходных сигналов в каждой из логических схем оно переходит в неработоспособное состо ние, когда при наличии хот  бы одного отказа в одной логической схеме возникает первый отказ в другой логической схеме.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство с трехкратным мажоритарным резервированием - троирована  мажоритарна  структура (ТМС), состо ща  из трех идентичных блоков и восстанавливающих органов, причем одноименные выходы резервируемых блоков соединены с входами соответствующего восстанавливающего органа 3.

Недостаток этого устройства состоит в том, что дл  исправлени  любых однократных отказов по каждой выходу при независимой реализации выходных функций требуетс  исходное оборудование.

Недостаток данной структуры состоит в том, что при независимой реализации выходных сигналов она не сохран ет работоспособность при произвольных одиночных отказах в каждом из резервируемых устройств, т. е. после отключени  первого устройства любой отказ во второй устройстве приведет к отказу всей структуры, а при наличии отказа во втором устройстве любой отказ в первом устройстве приводит к отказу всей структуры.

Цель изобретени  - повыщение надежности устройства дл  управлени  переключением резервных блоков.

Поставленна  цель достигаетс  тем,- что в устрой.ство дл  управлени  переключением резервных блоков, содержащее основной и резервный блоки встроенного контрол , коммутаторы, шину синхронизации, соединенную с синхровходами коммутатора, щину начальной установки, соединенную с входами начальной установки коммутатора,

введены блок контрол  по модулю два, первый элемент И, элемент задержки, индикатор отказа устройства. Коммутатор выполнен из подблоков по числу выходов устройства , а каждый подблок коммутатора содержит индикаторы отказов основного и резервного блоков, два триггера, четыре элемента И, элемент ИЛИ и элемент сложени  по модулю два, первый вход которого соединен с выходом основного блока, а второй вход - с выходом резервного блока, выходс первым входом второго элемента И и с первым входом третьего элемента И, а второй вход третьего элемента И соединен с инверсным выходом блока контрол  по модулю два, пр мой выход которого соединен с вторым входом второго элемента И, третьи входы второго и третьего элементов И соединены с щиной синхронизации, выход третьего элемента И соединен с первым входом первого триггера, второй вход которого соединен с щиной начальной установки в «1, первый выход первого триггера соединен с четвертым входом второго элемента И, а второй выход - с входом индикатора отказа резервного блока, выход второго элемента И соединен с первым входом первого триггера, второй вход которого соединен с

щиной начальной установки в «1, первый выход второго триггера соединен с первым входом четвертого элемента И, второй вход которого подсоединен к выходу основного блока, выход четвертого элемента И соединен с первым входом элемента ИЛИ, второй выход второго триггера соединен с индикатором отказа соответствующего выхода основного блока и с первым входом п того элемента И, второй вход которого соединен с выходом резервного блока, выход п того элемента И соединен с вторым входом элемента ИЛИ, ВЫХО.Д которого соединен с соответствующей выходной щиной устройства, щина синхронизации соединена с входом элемента задержки, выход которого соединен с вторым входом первого элемента И, выход которого соединен с входом индикатора отказа устройства, а второй вход - с пр мым выходом блока контрол  по модулю два. На фиг. 1 приведена блок-схема устройства; на фиг. 2 - подблок коммутатора, функциональна  схема. Устройство, (фиг. 1) содержит основной и резервный блоки 1, блоки 2 встроенного контрол , коммутатор 3 (состо щий из подблоков 3i З.П коммутации), блок 4 контрол  по модулю два с пр мым 5 и инверсным 6 выходами, входные 7 и выходные 8 шины устройства, выходные шины 9 основного и резервного блоков и блоков 2 встроенного контрол , шину 10 начальной установки , шину 11 синхронизации,первый элемент И 12, элемент 13 задержки, индикатор 14 отказа устройства.. Каждый подблок коммутатора 3 (фиг. 2) содержит первый триггер 15, элемент 16 сложени  по модулю два, второй триггер 17, второй 18 и третий 19 элементы И, индикаторы 20 отказов основного и резервного блоков , четвертый элемент И 21, п тый элемент И 22 и элемент ИЛИ 23. Выходна  функци  блока 2 встроенного контрол  удовлетвор ет условию им fl. + f, +... + fnЕсли блоки 1  вл ютс  автоматами без пам ти, то функци  Г определ етс  путем указанного выше преобразовани  над функци ми fi, f, ..., fs- Если же блоки 1  вл ютс  синхронными автоматами с пам тью, то задание на построение блоков 2 сводитс  к нахождению такого автомата с пам тью, выходной сигнал которого был бы равен сумме по модулю два выходных Сигналов блока 1 на всем множестве рабочих входных наборов и множестве допустимых состо ний схем, пам ти блока 1. При наличии цепей начальной установки такой автомат всегда можно синхронизировать с автоматом блока 1. , На пр мой выходе 5 блока 4 контрол  .по модулю два реализуетс  функци  SM fi + i 2+- + . .§ йа инверсном выходе 6 - функци  SM инверсна  функ1цил SM. Предлагаемое устройство строитс  на на основе известного метода обработки данных, представленных в виде .двух идентичных слоев, каждое из которых имеет информационные разр ды и один контрольный разр д контрольной суммы по модулю два, модифицированного с учетом особенности функционировани  ненадежных дискретных устройств. Поток отказов  вл етс  простейшим и, следовательно, обладает свойством ординарности. Допустим, за интервал времени t (при At/t-O, где t - интервал времени, на котором определ етс  надежность ) с веро тностью единицы по вл ютс  входные наборы, на которых про вл ютс  все одиночные отказы. Вследствие ординарности потока отказов за малое врем  д t наиболее веро тным  вл етс  по вление одиночных отказов, что дает возможность обнаруживать и обрабатывать их последовательно . Устройство работает следующим образом. В начальный момент времени основной и резервный блоки 1  вл ютс  исправными, по шине 10 первые и вторые триггеры рсех подблоков коммутатора 3 устанавливаютс  в единичное состо ние. В результате начальной установки к выходным шинам 8 подключаютс  выходы основного блока, так как в исходном состо нии блоки 1 исправны и функций к-цудовлетвор ет условию (1), то сигнал SM 0, а сигнал SM 1. Работа устройства синхронизирована, входные сигналы на шинах 7 могут измен тьс  только в фиксированные моменты времени ti, в моменты времени (ti + 1з). на шину 11 коммутатора поступает синхрониЗирующий сигнал, который синхронизирует переключение триггеров коммутатора. Интервал t3 выбираетс  достаточным дл  завершени  переходных процессов в блоках 1 и установки новых значений сигналов на выходах 5 и 6 блока 4, что защищает коммутатор от ложных срабатываний. Отказ в основном блоке 1 приводит к искажению одного из выходных сигналов fj, блок 4 контрол  по модулю два вы вл ет ошибку и формирует сигналы SM 1 и SM 0. При поступлении очередного синхроимпульса коммутатор отключает от вь ходной шины 8 отказавший выход основного блока 1 и подключает идентичный выход резервного блока 1. После произведенного пepeключejiи  сигнал SM станет равен нулю, а сигнал SM - единице. Если первоначально возникает отказ в резервном блоке 1, вызвавший искажение вы ходного сигнала fi , то сигналы SM и SM не изм-еН етс , так как данный выход резервного блока не подсоединен к выходным шинам. Подблок коммутатора, соединенный с i-ми выходами, основного и, резервного блоков, вы вл ет рассогласование сигналов f/ и fj блокирует возможное подключение i-ro выхода, резервного блока 1 к выходной шине в случае последующего отказа i-ro выхода основного блока 1. В случае отказа обоих одноименных выходов основного и резервного блоков сигнал SM устанавливаетс  в единицу и не сбрасываетс  переключением соответствующего подблока коммутатора. Поэтому при по влении на выходе элемента 13 задержанного сигнала синхроимпульса сигнал SM через элемент И 12 включает индикатор 14. Тем самым обнаруживаетс  любой двукратный отказ, привод щий к искажению одноименных выходных сигналов основного и резервного блоков.

Подблок коммутатора 3 (фиг. 2) работает следующим образом.

После подачи по шине 10 сигнала начальной установки триггеры 15 и 17 устанавливаютс  в единичное состо ние. Триггер 15 сигналов с единичного выхода обеспечивает подключение выхода основного блока через элемент И 21 к выходной шине 8. Элемент И 22блокирован и выходной сигнал резервного блока на выходную шину 8 не поступает . Входные сигналы подблока коммутатора fi и ff совпадают, поэтому выходной сигнал схемы сложени  по модулю два равен нулю.

При по влении первого отказа в резервном блоке сигнал на выходной шине остаетс  верным, выходные сигналы блока контрол  по модулю два не измен ют своего значени . Однако из-за возникаюш,его рассогласовани  одной пары сигналов на шине 9 выходной сигнал соответствующего элемента 16 станет равным единице и поступит на элемент И 18. Так как сигнал выхода 6 равен единице, то выходной сигнал элемента 16 в момент поступлени  на шину 11 синхронизирующего импульса переводит триггер 17 в нулевое состо ние, при этом включаетс  индикатор 20 отказа данного выхода резервного блока 1 и блокируетс  элемент И 19, чем предотвращаетс  срабатывание триггера 15 при последующем равенстве единице сигнала на выходе 5, вызванного дальнейщими отказами других выходов основного блока. При по влении первого отказа в основном блоке сигнал на выходе данного подблока коммутатора искажаетс , что вызывает формирование на выходах блока 4 сигналов SM 1

и SM О, а также установку сигнала элемента 16 в значение единица. В результате очередной синхроимпульс на шине 11 через элементы И 19 поступает на второй вход 5 триггера 15 и переключает его в нулевое состо ние. Нулевой сигнал с пр мого выхода триггера 15 блокирует элемент-И 21, отключа  от выходной шины выход основного блока. Единичный сигнал с инверсного выхода триггера 15 разблокирует элемент И 22 и подключает к выходной щине выход резервного блока, кроме того выдаетс  сигнал на блок 20 индикации отказа выхода основного блока.

Переключени , вызванные первым отка15 зом, привод т либо к переключению триггера 15, если отказ произошел в основном блоке, либо к переключению триггера 17 и блокировке элемента И 19, если отказ произошел в резервном блоке. Поэтому следующцй отказ в оставшемс  исправным блоке

20 не вызовет переключений, измен ющих выходной сигнал fjj вследствие этого сигнал SM не будет установлен в нулевое состо ние, и будет зафиксирован отказ резервируемого устройства.

25 Таким образом, добавление по одному контрольному разр ду обеспечивает независимую коммутацию по каждой паре идентичных выходных сигналов основного и резервного блоков. Отказ избыточного устройства при абсолютно надежных коммутаторе

30 и блоке контрол  по модулю два наступает только при отказах хот  бы в одной паре идентичных выходов. Веро тность этого отказа значительно ниже веро тности наличи  в основном и резервном блоках, котора   вл етс  веро тностью безотказной ра35 боты прототипа.

Фиг.

«N4

Claims (1)

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПЕРЕКЛЮЧЕНИЕМ РЕЗЕРВНЫХ БЛОКОВ, содержащее основной и резервный блоки, блоки встроенного контроля, коммутаторы, шину синхронизации, соединенную с синхровходами коммутатора, шину начальной установки, соединенную с входами начальной установки коммутатора, отличающееся тем; что, с целью повышения его надежности, в него введены блок контроля по модулю два, первый элемент И, элемент задержки, индикатор отказа устройства. Коммутатор выполнен из подблоков по числу выходов устройства, а каждый подблок коммутатора содержит индикаторы отказов основного и резервного блоков, два триггера, четыре элемента И, элемент ИЛИ и элемент сложения по модулю два, первый вход которого соединен с' выходом основного блока, а второй вход — с выходом резервного блока, выход — с первым входом второго элемента И и с первым входом третьего элемента И, а второй вход третьего элемента И соединен с инверсным выходом блока контроля по модулю два, прямой выход которого содинен с вторым входом второго элемента И, третьи входы второго и третьего элементов И соединены с шиной синхронизации, выход третьего элемента И соединен с первым входом первого триггера, второй вход которого соединен с шиной начальной установки в «1», первый выход первого триггера соединен с четвертым входом второго элемента И, а второй выход — с входом индикатора отказа резервного блока, выход второго элемента И соединен с первым входом первого триггера, второй вход которого содинен с шиной начальной установки в «I», первый выход вто- е рого триггера соединен с первым входом ¹⁰ четвертого элемента И, второй вход- которого подсоединен к выходу основного блока, выход четвертого элемента И соединен с первым входом элемента ИЛИ, второй выход второго триггера соединен с индикатором отказа соответствующего выхода основного блока и с первым входом пятого элемента И, второй вход которого соединен с выходом резервного блока, выход пятого элемента И соединен с вторым входом элемента ИЛИ, выход которого соединен с соответствующей выходной шиной устройства, шина синхронизации соединена с входом элемента задержки, выход которого соединен с, вторым входом первого элемента И, выход которого соединен с входом индикатора отказа устройства, а второй вход-с прямым выходом блока контроля по модулю два.